JP2001311926A - アクティブマトリクス型液晶表示パネルの製造方法 - Google Patents
アクティブマトリクス型液晶表示パネルの製造方法Info
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- JP2001311926A JP2001311926A JP2000129660A JP2000129660A JP2001311926A JP 2001311926 A JP2001311926 A JP 2001311926A JP 2000129660 A JP2000129660 A JP 2000129660A JP 2000129660 A JP2000129660 A JP 2000129660A JP 2001311926 A JP2001311926 A JP 2001311926A
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Abstract
(57)【要約】
【課題】 液晶表示パネル複数個分に対応する大きさの
ガラス基板の非パネル形成領域に形成されたオーバーコ
ート膜にピンホール等の欠陥部があっても、当該欠陥部
下の配線に断線が生じないようにする。 【解決手段】 非パネル形成領域４におけるオーバーコ
ート膜３６の上面全体にＩＴＯ膜からなる保護膜４３を
画素電極７の形成と同時に形成する。この結果、非パネ
ル形成領域４におけるオーバーコート膜３６にピンホー
ル等の欠陥部があっても、当該欠陥部上に保護膜４３が
存在することにより、画素電極７を形成する際のＩＴＯ
のエッチング液がオーバーコート膜３６の当該欠陥部に
染み込むことがなく、ひいてはＡｌ系金属からなる引き
回し線１７（２２）にＡｌ−ＩＴＯ電池反応による断線
が生じないようにすることができる。
ガラス基板の非パネル形成領域に形成されたオーバーコ
ート膜にピンホール等の欠陥部があっても、当該欠陥部
下の配線に断線が生じないようにする。 【解決手段】 非パネル形成領域４におけるオーバーコ
ート膜３６の上面全体にＩＴＯ膜からなる保護膜４３を
画素電極７の形成と同時に形成する。この結果、非パネ
ル形成領域４におけるオーバーコート膜３６にピンホー
ル等の欠陥部があっても、当該欠陥部上に保護膜４３が
存在することにより、画素電極７を形成する際のＩＴＯ
のエッチング液がオーバーコート膜３６の当該欠陥部に
染み込むことがなく、ひいてはＡｌ系金属からなる引き
回し線１７（２２）にＡｌ−ＩＴＯ電池反応による断線
が生じないようにすることができる。
Description
【０００１】
【発明の属する技術分野】この発明はアクティブマトリ
クス型液晶表示パネルの製造方法に関する。
クス型液晶表示パネルの製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示パネル
を製造する場合、生産性の向上を図るために、液晶表示
パネルのベースとなるガラス基板として、液晶表示パネ
ル複数個分に対応する大きさのものを用意し、所定の工
程までは複数個分を一括して製造し、その後各単体に分
断して製造することがある。
を製造する場合、生産性の向上を図るために、液晶表示
パネルのベースとなるガラス基板として、液晶表示パネ
ル複数個分に対応する大きさのものを用意し、所定の工
程までは複数個分を一括して製造し、その後各単体に分
断して製造することがある。
【０００３】図２はこのような従来例を説明するために
示すもので、液晶表示パネル複数個分に対応する大きさ
のガラス基板上に画素電極等が形成された状態における
等価回路的平面図を示したものである。液晶表示パネル
複数個分に対応する大きさのガラス基板１は、最終的に
は一点鎖線で示すカットライン２に沿って切断されるこ
とにより、各単体に分断されるようになっている。この
場合、カットライン２で囲まれた領域はパネル形成領域
３となっており、その周囲は非パネル形成領域４となっ
ている。また、パネル形成領域３のうち二点鎖線で囲ま
れた領域は表示領域５となっており、その周囲は非表示
領域６となっている。
示すもので、液晶表示パネル複数個分に対応する大きさ
のガラス基板上に画素電極等が形成された状態における
等価回路的平面図を示したものである。液晶表示パネル
複数個分に対応する大きさのガラス基板１は、最終的に
は一点鎖線で示すカットライン２に沿って切断されるこ
とにより、各単体に分断されるようになっている。この
場合、カットライン２で囲まれた領域はパネル形成領域
３となっており、その周囲は非パネル形成領域４となっ
ている。また、パネル形成領域３のうち二点鎖線で囲ま
れた領域は表示領域５となっており、その周囲は非表示
領域６となっている。
【０００４】表示領域５には、マトリクス状に配置され
た複数の画素電極７と、これらの画素電極７にそれぞれ
接続されたスイッチング素子としての薄膜トランジスタ
８と、行方向に延ばされ、薄膜トランジスタ８に走査信
号を供給するための複数の走査信号ライン９と、列方向
に延ばされ、薄膜トランジスタ８にデータ信号を供給す
るための複数のデータ信号ライン１０とが設けられてい
る。非パネル形成領域４には静電気防止リング１１が格
子状に設けられている。
た複数の画素電極７と、これらの画素電極７にそれぞれ
接続されたスイッチング素子としての薄膜トランジスタ
８と、行方向に延ばされ、薄膜トランジスタ８に走査信
号を供給するための複数の走査信号ライン９と、列方向
に延ばされ、薄膜トランジスタ８にデータ信号を供給す
るための複数のデータ信号ライン１０とが設けられてい
る。非パネル形成領域４には静電気防止リング１１が格
子状に設けられている。
【０００５】走査信号ライン９の左端部は、非表示領域
６の点線で示す半導体チップ搭載エリア１２内に設けら
れた出力側接続パッド１３に接続されている。出力側接
続パッド１３は引き回し線１４を介して静電気防止リン
グ１１に接続されている。データ信号ライン１０の上端
部は、非表示領域６の点線で示す半導体チップ搭載エリ
ア１５内に設けられた出力側接続パッド１６に接続され
ている。出力側接続パッド１６は引き回し線１７を介し
て静電気防止リング１１に接続されている。半導体チッ
プ搭載エリア１２、１５内に設けられた入力側接続パッ
ド１８、１９は、非表示領域６の所定の箇所に設けられ
た外部接続端子２０に引き回し線２１を介して接続され
ている。外部接続端子２０は引き回し線２２を介して静
電気防止リング１１に接続されている。
６の点線で示す半導体チップ搭載エリア１２内に設けら
れた出力側接続パッド１３に接続されている。出力側接
続パッド１３は引き回し線１４を介して静電気防止リン
グ１１に接続されている。データ信号ライン１０の上端
部は、非表示領域６の点線で示す半導体チップ搭載エリ
ア１５内に設けられた出力側接続パッド１６に接続され
ている。出力側接続パッド１６は引き回し線１７を介し
て静電気防止リング１１に接続されている。半導体チッ
プ搭載エリア１２、１５内に設けられた入力側接続パッ
ド１８、１９は、非表示領域６の所定の箇所に設けられ
た外部接続端子２０に引き回し線２１を介して接続され
ている。外部接続端子２０は引き回し線２２を介して静
電気防止リング１１に接続されている。
【０００６】次に、この液晶表示パネルの一部の具体的
な構造について図３を参照して説明する。ガラス基板１
の上面にはＡｌ（アルミニウム）やＡｌ合金等のＡｌ系
金属からなる薄膜トランジスタ８のゲート電極Ｇが形成
されている。この場合、図２に示す走査信号ライン９、
出力側接続パッド１３、引き回し線１４、静電気防止リ
ング１１は、ゲート電極Ｇと同一の材料によってゲート
電極Ｇの形成と同時に形成される。
な構造について図３を参照して説明する。ガラス基板１
の上面にはＡｌ（アルミニウム）やＡｌ合金等のＡｌ系
金属からなる薄膜トランジスタ８のゲート電極Ｇが形成
されている。この場合、図２に示す走査信号ライン９、
出力側接続パッド１３、引き回し線１４、静電気防止リ
ング１１は、ゲート電極Ｇと同一の材料によってゲート
電極Ｇの形成と同時に形成される。
【０００７】ゲート電極Ｇ等を含むガラス基板１の上面
全体には窒化シリコンからなるゲート絶縁膜３１が形成
されている。ゲート絶縁膜３１の上面の所定の箇所でゲ
ート電極Ｇに対応する部分には真性アモルファスシリコ
ンからなる半導体薄膜３２が形成されている。半導体薄
膜３２の上面中央部には窒化シリコンからなるチャネル
保護膜３３が形成されている。チャネル保護膜３３の上
面両側およびその両側における半導体薄膜３２の上面に
はｎ型アモルファスシリコンからなるオーミックコンタ
クト層３４、３５が形成されている。オーミックコンタ
クト層３４、３５の上面にはＣｒ（クロム）からなるド
レイン電極Ｄおよびソース電極Ｓが形成されている。
全体には窒化シリコンからなるゲート絶縁膜３１が形成
されている。ゲート絶縁膜３１の上面の所定の箇所でゲ
ート電極Ｇに対応する部分には真性アモルファスシリコ
ンからなる半導体薄膜３２が形成されている。半導体薄
膜３２の上面中央部には窒化シリコンからなるチャネル
保護膜３３が形成されている。チャネル保護膜３３の上
面両側およびその両側における半導体薄膜３２の上面に
はｎ型アモルファスシリコンからなるオーミックコンタ
クト層３４、３５が形成されている。オーミックコンタ
クト層３４、３５の上面にはＣｒ（クロム）からなるド
レイン電極Ｄおよびソース電極Ｓが形成されている。
【０００８】ドレイン電極Ｄの上面およびゲート絶縁膜
３１の上面の所定の箇所にはＡｌ系金属からなるデータ
信号ライン１０が形成されている。この場合、図２に示
す出力側接続パッド１６、引き回し線１７、入力側接続
パッド１８、１９、引き回し線２１、外部接続端子２
０、引き回し線２２は、データ信号ライン１０と同一の
材料によってデータ信号ライン１０の形成と同時に形成
される。また、引き回し線１７、２２の各一端部は、ゲ
ート絶縁膜３１に形成されたコンタクトホール（図示せ
ず）を介して静電気防止リング１１に接続される。
３１の上面の所定の箇所にはＡｌ系金属からなるデータ
信号ライン１０が形成されている。この場合、図２に示
す出力側接続パッド１６、引き回し線１７、入力側接続
パッド１８、１９、引き回し線２１、外部接続端子２
０、引き回し線２２は、データ信号ライン１０と同一の
材料によってデータ信号ライン１０の形成と同時に形成
される。また、引き回し線１７、２２の各一端部は、ゲ
ート絶縁膜３１に形成されたコンタクトホール（図示せ
ず）を介して静電気防止リング１１に接続される。
【０００９】データ信号ライン１０等を含むゲート絶縁
膜３１の上面全体には窒化シリコンからなるオーバーコ
ート膜（絶縁膜）３６が形成されている。オーバーコー
ト膜３６の上面の所定の箇所にはＩＴＯ（インジウム−
錫酸化物）からなる画素電極７がオーバーコート膜３６
の所定の箇所に形成されたコンタクトホール３７を介し
てソース電極Ｓに接続されて形成されている。なお、図
２に示す出力側接続パッド１３、１６、入力側接続パッ
ド１８、１９、外部接続端子２０は、オーバーコート膜
３６に形成された開口部（図示せず）を介して露出され
ている。そして、上記のような断面構造を有する液晶表
示パネルでは、画素電極７を構成するＩＴＯが薄膜トラ
ンジスタ８のトップ側に位置しているため、ＴＯＰ−Ｉ
ＴＯ構造といわれることがある。
膜３１の上面全体には窒化シリコンからなるオーバーコ
ート膜（絶縁膜）３６が形成されている。オーバーコー
ト膜３６の上面の所定の箇所にはＩＴＯ（インジウム−
錫酸化物）からなる画素電極７がオーバーコート膜３６
の所定の箇所に形成されたコンタクトホール３７を介し
てソース電極Ｓに接続されて形成されている。なお、図
２に示す出力側接続パッド１３、１６、入力側接続パッ
ド１８、１９、外部接続端子２０は、オーバーコート膜
３６に形成された開口部（図示せず）を介して露出され
ている。そして、上記のような断面構造を有する液晶表
示パネルでは、画素電極７を構成するＩＴＯが薄膜トラ
ンジスタ８のトップ側に位置しているため、ＴＯＰ−Ｉ
ＴＯ構造といわれることがある。
【００１０】ここで、静電気防止リング１１の役目につ
いて説明する。カットライン２に沿って切断する前の状
態において、例えば配向膜をラビング処理するときに静
電気が発生した場合には、パネル形成領域３内のすべて
の配線が非パネル形成領域４の静電気防止リング１１に
接続されているので、静電気防止リング１１を接地して
おくと、発生した静電気を速やかに除去することができ
る。そして、カットライン２に沿って切断すると、引き
回し線１４、１７、２２が切断され、パネル形成領域３
内のすべての配線が静電気防止リング１１から分断され
る。
いて説明する。カットライン２に沿って切断する前の状
態において、例えば配向膜をラビング処理するときに静
電気が発生した場合には、パネル形成領域３内のすべて
の配線が非パネル形成領域４の静電気防止リング１１に
接続されているので、静電気防止リング１１を接地して
おくと、発生した静電気を速やかに除去することができ
る。そして、カットライン２に沿って切断すると、引き
回し線１４、１７、２２が切断され、パネル形成領域３
内のすべての配線が静電気防止リング１１から分断され
る。
【００１１】
【発明が解決しようとする課題】ところで、従来のこの
ような液晶表示パネルでは、窒化シリコンからなるオー
バーコート膜３６をプラズマＣＶＤにより成膜している
が、プラズマＣＶＤ装置内における成膜条件は、中央部
と周辺部とでは相違するため、周辺部側に位置する非パ
ネル形成領域４に形成されるオーバーコート膜３６にピ
ンホール等の欠陥部が発生することがある。このような
場合には、画素電極７を形成する際のＩＴＯのエッチン
グ液がオーバーコート膜３６の当該欠陥部に染み込んで
Ａｌ系金属からなる引き回し線１７、２２と接触する
と、Ａｌ−ＩＴＯ電池反応により、引き回し線１７、２
２、およおび出力側接続パッド１３、１６、入力側接続
パッド１８、１９、外部接続端子２０等が溶解して断線
または浸食されて不良となることがある。この発明の課
題は、非パネル形成領域におけるオーバーコート膜等の
絶縁膜に欠陥部があっても、配線や端子部に断線が生じ
ないようにすることである。
ような液晶表示パネルでは、窒化シリコンからなるオー
バーコート膜３６をプラズマＣＶＤにより成膜している
が、プラズマＣＶＤ装置内における成膜条件は、中央部
と周辺部とでは相違するため、周辺部側に位置する非パ
ネル形成領域４に形成されるオーバーコート膜３６にピ
ンホール等の欠陥部が発生することがある。このような
場合には、画素電極７を形成する際のＩＴＯのエッチン
グ液がオーバーコート膜３６の当該欠陥部に染み込んで
Ａｌ系金属からなる引き回し線１７、２２と接触する
と、Ａｌ−ＩＴＯ電池反応により、引き回し線１７、２
２、およおび出力側接続パッド１３、１６、入力側接続
パッド１８、１９、外部接続端子２０等が溶解して断線
または浸食されて不良となることがある。この発明の課
題は、非パネル形成領域におけるオーバーコート膜等の
絶縁膜に欠陥部があっても、配線や端子部に断線が生じ
ないようにすることである。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、パネル形成領域およびその周囲の非パネル形成領域
を有する基板上に絶縁膜が設けられ、前記パネル形成領
域および前記非パネル形成領域における前記絶縁膜下に
Ａｌ系金属からなる配線が設けられ、前記パネル形成領
域における前記絶縁膜上にＩＴＯからなる画素電極が設
けられたアクティブマトリクス型液晶表示パネルの製造
に際し、前記絶縁膜上にＩＴＯ膜を成膜し、このＩＴＯ
膜をエッチングして、前記パネル形成領域における前記
絶縁膜上に前記画素電極を形成するとともに、前記非パ
ネル形成領域における前記絶縁膜上の全体に保護膜を形
成し、その後前記非パネル形成領域に対応する部分を切
断して除去するようにしたものである。この請求項１に
記載の発明によれば、非パネル形成領域における絶縁膜
上の全体にＩＴＯ膜からなる保護膜を形成しているの
で、非パネル形成領域における絶縁膜に欠陥部があって
も、当該欠陥部下の配線に断線が生じないようにするこ
とができる。この場合、非パネル形成領域における絶縁
膜上の全体にＩＴＯ膜からなる保護膜を形成しても、そ
の後非パネル形成領域に対応する部分を切断して除去し
ているので、別に問題はない。請求項２に記載の発明
は、請求項１に記載の発明において、前記絶縁膜に形成
された開口部を介して露出されたＡｌ系金属からなる接
続パッド上およびその周囲における前記絶縁膜上に前記
ＩＴＯ膜を島状に残存させて上層接続パッドを形成する
ようにしたものである。請求項３に記載の発明は、請求
項２に記載の発明において、前記接続パッドをデータ信
号ラインに接続したものである。請求項４に記載の発明
は、請求項２に記載の発明において、前記接続パッドを
走査信号ラインに接続したものである。
は、パネル形成領域およびその周囲の非パネル形成領域
を有する基板上に絶縁膜が設けられ、前記パネル形成領
域および前記非パネル形成領域における前記絶縁膜下に
Ａｌ系金属からなる配線が設けられ、前記パネル形成領
域における前記絶縁膜上にＩＴＯからなる画素電極が設
けられたアクティブマトリクス型液晶表示パネルの製造
に際し、前記絶縁膜上にＩＴＯ膜を成膜し、このＩＴＯ
膜をエッチングして、前記パネル形成領域における前記
絶縁膜上に前記画素電極を形成するとともに、前記非パ
ネル形成領域における前記絶縁膜上の全体に保護膜を形
成し、その後前記非パネル形成領域に対応する部分を切
断して除去するようにしたものである。この請求項１に
記載の発明によれば、非パネル形成領域における絶縁膜
上の全体にＩＴＯ膜からなる保護膜を形成しているの
で、非パネル形成領域における絶縁膜に欠陥部があって
も、当該欠陥部下の配線に断線が生じないようにするこ
とができる。この場合、非パネル形成領域における絶縁
膜上の全体にＩＴＯ膜からなる保護膜を形成しても、そ
の後非パネル形成領域に対応する部分を切断して除去し
ているので、別に問題はない。請求項２に記載の発明
は、請求項１に記載の発明において、前記絶縁膜に形成
された開口部を介して露出されたＡｌ系金属からなる接
続パッド上およびその周囲における前記絶縁膜上に前記
ＩＴＯ膜を島状に残存させて上層接続パッドを形成する
ようにしたものである。請求項３に記載の発明は、請求
項２に記載の発明において、前記接続パッドをデータ信
号ラインに接続したものである。請求項４に記載の発明
は、請求項２に記載の発明において、前記接続パッドを
走査信号ラインに接続したものである。
【００１３】
【発明の実施の形態】次に、この発明の一実施形態にお
けるアクティブマトリクス型液晶表示パネルの製造方法
について、図１を参照して説明する。この図において、
図２および図３と同一部分には同一の符号を付し、その
説明を適宜省略する。この実施形態において液晶表示パ
ネルを製造する場合、画素電極７を形成するためのＩＴ
Ｏ膜を成膜する前に、つまりオーバーコート膜３６をプ
ラズマＣＶＤにより成膜した後に、薄膜トランジスタ８
のソース電極Ｓに対応する部分におけるオーバーコート
膜３６にコンタクトホール３７を形成する。また、この
コンタクトホール３７の形成と同時に、走査信号ライン
の一端部に接続された出力側接続パッド１３に対応する
部分におけるオーバーコート膜３６およびゲート絶縁膜
３１にコンタクトホール４１を形成し、またデータ信号
ラインの一端部に接続された出力側接続パッド１６に対
応する部分におけるオーバーコート膜３６にコンタクト
ホール４２を形成する。
けるアクティブマトリクス型液晶表示パネルの製造方法
について、図１を参照して説明する。この図において、
図２および図３と同一部分には同一の符号を付し、その
説明を適宜省略する。この実施形態において液晶表示パ
ネルを製造する場合、画素電極７を形成するためのＩＴ
Ｏ膜を成膜する前に、つまりオーバーコート膜３６をプ
ラズマＣＶＤにより成膜した後に、薄膜トランジスタ８
のソース電極Ｓに対応する部分におけるオーバーコート
膜３６にコンタクトホール３７を形成する。また、この
コンタクトホール３７の形成と同時に、走査信号ライン
の一端部に接続された出力側接続パッド１３に対応する
部分におけるオーバーコート膜３６およびゲート絶縁膜
３１にコンタクトホール４１を形成し、またデータ信号
ラインの一端部に接続された出力側接続パッド１６に対
応する部分におけるオーバーコート膜３６にコンタクト
ホール４２を形成する。
【００１４】次に、上面全体にＩＴＯ膜を成膜する。次
いでこの成膜されたＩＴＯ膜上にフォトレジスト（図示
せず）を被着し、所定のマスクを用いて露光し、フォト
レジストのエッチング液により現像してパターン形成さ
れるべきＩＴＯ膜上のみにフォトレジストを残存する。
そして、この残存されたフォトレジストをマスクとして
ＩＴＯのエッチング液を用いてオーバーコート膜３６上
に成膜されたＩＴＯ膜をエッチングし、図１に示すよう
な形状にパターニングする。このパターニングにより、
コンタクトホール３７を介してソース電極Ｓに接続され
る画素電極７が形成され、この画素電極７の形成と同時
に、非パネル形成領域４におけるオーバーコート膜３６
の上面全体を覆う保護膜４３が形成され、またコンタク
トホール４１、４２内における外部接続パッド１３、１
６の上面およびその周囲におけるオーバーコート膜３６
の上面に上層接続パッド４４、４５が形成される。
いでこの成膜されたＩＴＯ膜上にフォトレジスト（図示
せず）を被着し、所定のマスクを用いて露光し、フォト
レジストのエッチング液により現像してパターン形成さ
れるべきＩＴＯ膜上のみにフォトレジストを残存する。
そして、この残存されたフォトレジストをマスクとして
ＩＴＯのエッチング液を用いてオーバーコート膜３６上
に成膜されたＩＴＯ膜をエッチングし、図１に示すよう
な形状にパターニングする。このパターニングにより、
コンタクトホール３７を介してソース電極Ｓに接続され
る画素電極７が形成され、この画素電極７の形成と同時
に、非パネル形成領域４におけるオーバーコート膜３６
の上面全体を覆う保護膜４３が形成され、またコンタク
トホール４１、４２内における外部接続パッド１３、１
６の上面およびその周囲におけるオーバーコート膜３６
の上面に上層接続パッド４４、４５が形成される。
【００１５】上記の方法においては、フォトレジストを
現像する際には、オーバーコート膜３６上全面がＩＴＯ
膜によって覆われているため、オーバーコート膜３６に
ピーンホール等の欠陥部があってもフォトレジストのエ
ッチング液がその欠陥部に接触することはない。また、
ＩＴＯ膜をエッチングする際には、図１に示す画素電極
７、非パネル形成領域４、上層接続パッド４４、４５上
にはフォトレジストが残存されているので、非パネル形
成領域４におけるオーバーコート膜３６にピンホール等
の欠陥部Ｐがあっても、ＩＴＯのエッチング液が欠陥部
Ｐに接触することはない。この結果、画素電極７を形成
する際のＩＴＯのエッチング液がオーバーコート膜３６
の欠陥部Ｐに染み込むことがなく、ひいてはＡｌ系金属
からなる引き回し線および各接続パッドや各端子にＡｌ
−ＩＴＯ電池反応による断線等の不良が生じないように
することができる。なお、非パネル形成領域４における
オーバーコート膜３６上に残存された保護膜４３は、こ
の後、カットライン２に沿って切断される。但し、保護
膜４３は、仮に欠陥部Ｐ内にＩＴＯが埋入されていたと
しても液晶表示装置の機能を阻害するものではないか
ら、例えば静電気防止用等のために一部を残存させても
よい。
現像する際には、オーバーコート膜３６上全面がＩＴＯ
膜によって覆われているため、オーバーコート膜３６に
ピーンホール等の欠陥部があってもフォトレジストのエ
ッチング液がその欠陥部に接触することはない。また、
ＩＴＯ膜をエッチングする際には、図１に示す画素電極
７、非パネル形成領域４、上層接続パッド４４、４５上
にはフォトレジストが残存されているので、非パネル形
成領域４におけるオーバーコート膜３６にピンホール等
の欠陥部Ｐがあっても、ＩＴＯのエッチング液が欠陥部
Ｐに接触することはない。この結果、画素電極７を形成
する際のＩＴＯのエッチング液がオーバーコート膜３６
の欠陥部Ｐに染み込むことがなく、ひいてはＡｌ系金属
からなる引き回し線および各接続パッドや各端子にＡｌ
−ＩＴＯ電池反応による断線等の不良が生じないように
することができる。なお、非パネル形成領域４における
オーバーコート膜３６上に残存された保護膜４３は、こ
の後、カットライン２に沿って切断される。但し、保護
膜４３は、仮に欠陥部Ｐ内にＩＴＯが埋入されていたと
しても液晶表示装置の機能を阻害するものではないか
ら、例えば静電気防止用等のために一部を残存させても
よい。
【００１６】また、この実施形態では、コンタクトホー
ル４１、４２内における外部接続パッド１３、１６の上
面およびその周囲におけるオーバーコート膜３６の上面
にＩＴＯ膜を島状に残存させて上層接続パッド４４、４
５を形成しているので、外部接続パッド１３、１６がＩ
ＴＯのエッチング液と接触することがなく、ひいてはＡ
ｌ系金属からなる外部接続パッド１３、１６にＡｌ−Ｉ
ＴＯ電池反応による溶解が生じないようにすることがで
きる。
ル４１、４２内における外部接続パッド１３、１６の上
面およびその周囲におけるオーバーコート膜３６の上面
にＩＴＯ膜を島状に残存させて上層接続パッド４４、４
５を形成しているので、外部接続パッド１３、１６がＩ
ＴＯのエッチング液と接触することがなく、ひいてはＡ
ｌ系金属からなる外部接続パッド１３、１６にＡｌ−Ｉ
ＴＯ電池反応による溶解が生じないようにすることがで
きる。
【００１７】なお、上記実施形態おいては、画素電極７
をオーバーコート膜３６上に形成する場合で説明した
が、この発明は、画素電極を中間の絶縁膜上に形成する
場合にも適用可能である。
をオーバーコート膜３６上に形成する場合で説明した
が、この発明は、画素電極を中間の絶縁膜上に形成する
場合にも適用可能である。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、非パネル形成領域における絶縁膜上の全体にＩＴＯ
膜からなる保護膜を形成しているので、非パネル形成領
域における絶縁膜に欠陥部があっても、当該欠陥部下の
配線に断線が生じないようにすることができる。この場
合、非パネル形成領域における絶縁膜上の全体にＩＴＯ
膜からなる保護膜を形成しても、その後非パネル形成領
域に対応する部分を切断して除去しているので、別に問
題はない。
ば、非パネル形成領域における絶縁膜上の全体にＩＴＯ
膜からなる保護膜を形成しているので、非パネル形成領
域における絶縁膜に欠陥部があっても、当該欠陥部下の
配線に断線が生じないようにすることができる。この場
合、非パネル形成領域における絶縁膜上の全体にＩＴＯ
膜からなる保護膜を形成しても、その後非パネル形成領
域に対応する部分を切断して除去しているので、別に問
題はない。
【図１】この発明の一実施形態における液晶表示パネル
の製造方法を説明するために示す要部の断面図。
の製造方法を説明するために示す要部の断面図。
【図２】従来例を説明するために示すもので、液晶表示
パネル複数個分に対応する大きさのガラス基板上に画素
電極等が形成された状態における等価回路的平面図。
パネル複数個分に対応する大きさのガラス基板上に画素
電極等が形成された状態における等価回路的平面図。
【図３】図２に示す液晶表示パネルの具体的な構造の一
部の断面図。
部の断面図。
１ ガラス基板 ２ カットライン ３ パネル形成領域 ４ 非パネル形成領域 ７ 画素電極 ８ 薄膜トランジスタ １３、１６ 出力側接続パッド ３６ オーバーコート膜 ４３ 保護膜 ４４、４５ 上層接続パッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H088 FA06 FA07 FA14 HA02 HA04 HA05 HA08 MA20 2H092 GA39 HA04 HA06 JB57 KA05 KB24 MA08 MA17 NA15 NA29 5C094 AA42 AA43 AA46 BA03 BA43 CA19 DA13 DB02 EA04 EA05 EA10 EB02 FA01 FA02 FB12 GB10 5G435 AA17 BB12 BB15 CC09 EE41 GG31 HH02 KK05
Claims (4)
- 【請求項１】 パネル形成領域およびその周囲の非パネ
ル形成領域を有する基板上に絶縁膜が設けられ、前記パ
ネル形成領域および前記非パネル形成領域における前記
絶縁膜下にＡｌ系金属からなる配線が設けられ、前記パ
ネル形成領域における前記絶縁膜上にＩＴＯからなる画
素電極が設けられたアクティブマトリクス型液晶表示パ
ネルの製造に際し、前記絶縁膜上にＩＴＯ膜を成膜し、
このＩＴＯ膜をエッチングして、前記パネル形成領域に
おける前記絶縁膜上に前記画素電極を形成するととも
に、前記非パネル形成領域における前記絶縁膜上の全体
に保護膜を形成し、その後前記非パネル形成領域に対応
する部分を切断して除去することを特徴とするアクティ
ブマトリクス型液晶表示パネルの製造方法。 - 【請求項２】 請求項１に記載の発明において、前記絶
縁膜に形成された開口部を介して露出されたＡｌ系金属
からなる接続パッド上およびその周囲における前記絶縁
膜上に前記ＩＴＯ膜を島状に残存させて上層接続パッド
を形成することを特徴とするアクティブマトリクス型液
晶表示パネルの製造方法。 - 【請求項３】 請求項２に記載の発明において、前記接
続パッドはデータ信号ラインに接続されていることを特
徴とするアクティブマトリクス型液晶表示パネルの製造
方法。 - 【請求項４】 請求項２に記載の発明において、前記接
続パッドは走査信号ラインに接続されていることを特徴
とするアクティブマトリクス型液晶表示パネルの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000129660A JP3873164B2 (ja) | 2000-04-28 | 2000-04-28 | アクティブマトリクス型液晶表示パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000129660A JP3873164B2 (ja) | 2000-04-28 | 2000-04-28 | アクティブマトリクス型液晶表示パネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001311926A true JP2001311926A (ja) | 2001-11-09 |
| JP3873164B2 JP3873164B2 (ja) | 2007-01-24 |
Family
ID=18638898
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000129660A Expired - Fee Related JP3873164B2 (ja) | 2000-04-28 | 2000-04-28 | アクティブマトリクス型液晶表示パネルの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3873164B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276029A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 読取装置 |
| US8148665B2 (en) * | 2004-08-31 | 2012-04-03 | Lg Display Co., Ltd. | Apparatus and method for soft baking photoresist on substrate |
-
2000
- 2000-04-28 JP JP2000129660A patent/JP3873164B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276029A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 読取装置 |
| US8148665B2 (en) * | 2004-08-31 | 2012-04-03 | Lg Display Co., Ltd. | Apparatus and method for soft baking photoresist on substrate |
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|---|---|
| JP3873164B2 (ja) | 2007-01-24 |
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