JP2001311758A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
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- JP2001311758A JP2001311758A JP2000131733A JP2000131733A JP2001311758A JP 2001311758 A JP2001311758 A JP 2001311758A JP 2000131733 A JP2000131733 A JP 2000131733A JP 2000131733 A JP2000131733 A JP 2000131733A JP 2001311758 A JP2001311758 A JP 2001311758A
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Abstract
(57)【要約】
【課題】 半導体リレーを用いることで、信頼性の高い
ＩＣ試験装置を提供すること及び、半導体リレーがＯＦ
Ｆ時に端子に電圧を印加し、出力端子間容量を抑えるこ
とで、高速な試験を可能とする半導体集積回路試験装置
を提供する。 【解決手段】 ドライバ１は、被測定デバイス２にＩＣ
試験信号を出力する。コンパレータ８は、ＩＣ試験信号
に基づいて被測定デバイス２から出力される出力信号の
電圧レベルを、予め設定されている電圧値と比較する。
メカニカルリレー４は、ドライバ１の出力端子及びコン
パレータ８の入力端子と、被測定デバイス２の端子との
間に介挿されている。ＤＣユニット３は、被測定デバイ
ス２の出力電圧測定，電流印加電圧測定及び電圧印加電
流測定を行うＤＣテスト（直流精度試験）を行う。半導
体リレー５及び半導体素子リレー６は、各々ＤＣユニッ
ト３と被測定デバイス２の端子との間に介挿されてい
る。
ＩＣ試験装置を提供すること及び、半導体リレーがＯＦ
Ｆ時に端子に電圧を印加し、出力端子間容量を抑えるこ
とで、高速な試験を可能とする半導体集積回路試験装置
を提供する。 【解決手段】 ドライバ１は、被測定デバイス２にＩＣ
試験信号を出力する。コンパレータ８は、ＩＣ試験信号
に基づいて被測定デバイス２から出力される出力信号の
電圧レベルを、予め設定されている電圧値と比較する。
メカニカルリレー４は、ドライバ１の出力端子及びコン
パレータ８の入力端子と、被測定デバイス２の端子との
間に介挿されている。ＤＣユニット３は、被測定デバイ
ス２の出力電圧測定，電流印加電圧測定及び電圧印加電
流測定を行うＤＣテスト（直流精度試験）を行う。半導
体リレー５及び半導体素子リレー６は、各々ＤＣユニッ
ト３と被測定デバイス２の端子との間に介挿されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ測定のユニッ
トを被測定デバイスと接続状態又は非測定状態とするリ
レーに半導体リレーを使用したＩＣ試験装置に関する。
トを被測定デバイスと接続状態又は非測定状態とするリ
レーに半導体リレーを使用したＩＣ試験装置に関する。
【０００２】
【従来の技術】従来のＩＣ試験装置の従来例を図３に示
す。図３は、従来例によるＩＣ試験装置の構成を示すブ
ロック図である。図において、ドライバ１は、被測定デ
バイス２にＩＣ試験信号を出力する。コンパレータ８
は、上記ＩＣ試験信号に基づき、被測定デバイス２から
出力される出力信号を、比較判定レベルと比較して、良
否の判定を行う。
す。図３は、従来例によるＩＣ試験装置の構成を示すブ
ロック図である。図において、ドライバ１は、被測定デ
バイス２にＩＣ試験信号を出力する。コンパレータ８
は、上記ＩＣ試験信号に基づき、被測定デバイス２から
出力される出力信号を、比較判定レベルと比較して、良
否の判定を行う。
【０００３】ＤＣユニットは、被測定デバイス２のＤＣ
テスト（高精度な直流試験）のときに、出力電圧測定、
電流印加電圧測定、電圧印加電流測定を行う。メカニカ
ルリレー４は、ドライバ１と被測定デバイス２との接続
をＯＮ／ＯＦＦする。メカニカルリレー９及び１０は、
ＤＣユニット３と被測定デバイス２との間の接続をＯＮ
／ＯＦＦする。ここで、被測定デバイス２とメカニカル
リレー１０との間には、例えば、線路に容量の影響を減
少させるために、数十ＫΩの抵抗値の抵抗７が介挿され
ている。
テスト（高精度な直流試験）のときに、出力電圧測定、
電流印加電圧測定、電圧印加電流測定を行う。メカニカ
ルリレー４は、ドライバ１と被測定デバイス２との接続
をＯＮ／ＯＦＦする。メカニカルリレー９及び１０は、
ＤＣユニット３と被測定デバイス２との間の接続をＯＮ
／ＯＦＦする。ここで、被測定デバイス２とメカニカル
リレー１０との間には、例えば、線路に容量の影響を減
少させるために、数十ＫΩの抵抗値の抵抗７が介挿され
ている。
【０００４】次に、上述した従来例によるＩＣ試験装置
の動作を説明する。被測定デバイス２のファンクション
テストを行うとき、メカニカルリレー４はＯＮ状態とさ
れ、メカニカルリレー９及びメカニカルリレー１０はＯ
ＦＦ状態とされる。ドライバ１がＩＣ試験信号を被測定
デバイス２に出力し、これに対する出力信号をコンパレ
ータ８に出力し、コンパレータ８は比較判定レベルと比
較し、良否を判定する。このときドライバ１は終端レベ
ルとなる。
の動作を説明する。被測定デバイス２のファンクション
テストを行うとき、メカニカルリレー４はＯＮ状態とさ
れ、メカニカルリレー９及びメカニカルリレー１０はＯ
ＦＦ状態とされる。ドライバ１がＩＣ試験信号を被測定
デバイス２に出力し、これに対する出力信号をコンパレ
ータ８に出力し、コンパレータ８は比較判定レベルと比
較し、良否を判定する。このときドライバ１は終端レベ
ルとなる。
【０００５】被測定デバイス２のＤＣテストを行うと
き、メカニカルリレー４はＯＦＦ状態とされ、メカニカ
ルリレー９及びメカニカルリレー１０はＯＮ状態とされ
る。そして、被測定デバイス２の出力電圧測定、電流印
加電圧測定、電圧印加電流測定が、ＤＣユニット３によ
り行われる。すなわち、ＤＣユニット３のフォース端子
から所定の電圧を印加し、この印可した場所と同一点の
点Ａにおいてセンシングして、ＤＣユニット３のセンス
端子にフィードバックすることにより、線路２０におけ
る電圧降下を解消している。
き、メカニカルリレー４はＯＦＦ状態とされ、メカニカ
ルリレー９及びメカニカルリレー１０はＯＮ状態とされ
る。そして、被測定デバイス２の出力電圧測定、電流印
加電圧測定、電圧印加電流測定が、ＤＣユニット３によ
り行われる。すなわち、ＤＣユニット３のフォース端子
から所定の電圧を印加し、この印可した場所と同一点の
点Ａにおいてセンシングして、ＤＣユニット３のセンス
端子にフィードバックすることにより、線路２０におけ
る電圧降下を解消している。
【０００６】
【発明が解決しようとする課題】上記のような回路構成
では、メカニカルリレー９及びメカニカルリレー１０
は、ＤＣテスト毎にＯＮ／ＯＦＦの動作が繰り返される
ため、接触抵抗が大きくなるなど接点障害等により、寿
命が短く、信頼性が悪くなる。これにより、ＩＣ試験装
置の故障率も使用されるメカニカルリレーの信頼性に依
存して、寿命が短く、信頼性が低下してしまう問題があ
った。
では、メカニカルリレー９及びメカニカルリレー１０
は、ＤＣテスト毎にＯＮ／ＯＦＦの動作が繰り返される
ため、接触抵抗が大きくなるなど接点障害等により、寿
命が短く、信頼性が悪くなる。これにより、ＩＣ試験装
置の故障率も使用されるメカニカルリレーの信頼性に依
存して、寿命が短く、信頼性が低下してしまう問題があ
った。
【０００７】本発明はこのような背景の下になされたも
ので、ＤＣテスト毎にＯＮ／ＯＦＦの動作が繰り返され
たとしても、寿命が長く、かつ、信頼性の向上が可能な
ＩＣ試験装置を提供する事にある。
ので、ＤＣテスト毎にＯＮ／ＯＦＦの動作が繰り返され
たとしても、寿命が長く、かつ、信頼性の向上が可能な
ＩＣ試験装置を提供する事にある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
半導体集積回路試験装置において、被測定デバイスの端
子に試験信号を与えるドライバと、この試験信号により
前記被試験デバイスが出力する出力信号の電圧を、予め
設定されている比較判定の電圧レベルとを比較するコン
パレータと、前記測定デバイスが挿入されるソケットの
端子と、前記ドライバ及び前記コンパレータとの間に介
挿されるメカニカルリレーと、少なくとも出力電圧測
定，電流印加電圧測定及び電圧印加電流測定を含む、被
測定デバイスのＤＣテストを行うＤＣユニットと、前記
測定デバイスが挿入されるソケットの端子と、前記ＤＣ
ユニットとの間に介挿される半導体リレーとを具備する
ことを特徴とする。
半導体集積回路試験装置において、被測定デバイスの端
子に試験信号を与えるドライバと、この試験信号により
前記被試験デバイスが出力する出力信号の電圧を、予め
設定されている比較判定の電圧レベルとを比較するコン
パレータと、前記測定デバイスが挿入されるソケットの
端子と、前記ドライバ及び前記コンパレータとの間に介
挿されるメカニカルリレーと、少なくとも出力電圧測
定，電流印加電圧測定及び電圧印加電流測定を含む、被
測定デバイスのＤＣテストを行うＤＣユニットと、前記
測定デバイスが挿入されるソケットの端子と、前記ＤＣ
ユニットとの間に介挿される半導体リレーとを具備する
ことを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の半
導体試験装置において、前記ＤＣユニットがＤＣテスト
を行わないとき、接続されている前記半導体リレーの端
子に所定の電圧を印加することを特徴とする。請求項３
記載の発明は、請求項２記載の半導体集積回路試験装置
において、前記所定の電圧が前記半導体リレーの端子間
の耐圧未満であることを特徴とする。
導体試験装置において、前記ＤＣユニットがＤＣテスト
を行わないとき、接続されている前記半導体リレーの端
子に所定の電圧を印加することを特徴とする。請求項３
記載の発明は、請求項２記載の半導体集積回路試験装置
において、前記所定の電圧が前記半導体リレーの端子間
の耐圧未満であることを特徴とする。
【００１０】請求項４記載の発明は、請求項１から請求
項３のいずれかに記載の半導体集積回路試験装置におい
て、半導体リレーがフォトモスリレーであることを特徴
とする。請求項５記載の発明は、請求項１から請求項４
のいずれかに記載の半導体集積回路試験装置において、
前記コンパレータが、前記出力電圧の電圧が「Ｈ」の論
理レベル、または「Ｌ」の論理レベルであるか否かの判
定を行うことを特徴とする。
項３のいずれかに記載の半導体集積回路試験装置におい
て、半導体リレーがフォトモスリレーであることを特徴
とする。請求項５記載の発明は、請求項１から請求項４
のいずれかに記載の半導体集積回路試験装置において、
前記コンパレータが、前記出力電圧の電圧が「Ｈ」の論
理レベル、または「Ｌ」の論理レベルであるか否かの判
定を行うことを特徴とする。
【００１１】上記課題を解決するために、請求項１記載
の発明では、メカニカルリレーの代わりに、寿命が半永
久である半導体リレーを使用した構成を特徴としてい
る。また、請求項２記載の発明のように、前記半導体リ
レーがＯＦＦ状態のときにＤＣユニットから所定の電圧
レベルを半導体リレーの端子に印加することによって、
半導体リレーの端子間の容量負荷による影響、すなわ
ち、前記試験信号及び前記出力信号の波形のなまりを防
止する。
の発明では、メカニカルリレーの代わりに、寿命が半永
久である半導体リレーを使用した構成を特徴としてい
る。また、請求項２記載の発明のように、前記半導体リ
レーがＯＦＦ状態のときにＤＣユニットから所定の電圧
レベルを半導体リレーの端子に印加することによって、
半導体リレーの端子間の容量負荷による影響、すなわ
ち、前記試験信号及び前記出力信号の波形のなまりを防
止する。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路試験装置の構成例を示すブロック図
である。この図において、上述した従来例と同様な構成
については、同一の符号を付して説明を省略する。
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路試験装置の構成例を示すブロック図
である。この図において、上述した従来例と同様な構成
については、同一の符号を付して説明を省略する。
【００１３】制御回路２０は、ＣＰＵ，少なくとも、メ
モリ及び記憶装置で構成され、記憶装置に記憶されてい
る試験プログラムに従い、半導体集積回路試験装置の動
作の制御を行う。ドライバ１は、被測定デバイス２が挿
入されるソケット３０の端子３０ａにＩＣ（集積回路）
試験信号を出力する。ここで、端子３０ａは、ソケット
３０に挿入されている被測定デバイス（半導体集積回
路）２の端子２ａ（例えば、入出力端子）と接触してお
り、電気的に接続状態となっている。
モリ及び記憶装置で構成され、記憶装置に記憶されてい
る試験プログラムに従い、半導体集積回路試験装置の動
作の制御を行う。ドライバ１は、被測定デバイス２が挿
入されるソケット３０の端子３０ａにＩＣ（集積回路）
試験信号を出力する。ここで、端子３０ａは、ソケット
３０に挿入されている被測定デバイス（半導体集積回
路）２の端子２ａ（例えば、入出力端子）と接触してお
り、電気的に接続状態となっている。
【００１４】コンパレータ８は、上記ＩＣ試験信号に基
づいて被測定デバイス２から出力される出力信号の電圧
レベルを、予め設定されている比較判定の「Ｈ」の論理
レベルである「Ｈ」レベル電圧及び「Ｌ」の論理レベル
である「Ｌ」レベル電圧と比較する。また、コンパレー
タ８は、例えば、この出力信号の電圧レベルが上記
「Ｈ」レベル電圧以上であれば、「Ｈ」レベルの結果信
号を出力し、出力信号の電圧レベルが「Ｌ」レベル電圧
以下であれば、「Ｌ」レベルの結果信号を出力し、いず
れの場合でもない電圧レベルであればエラーを示す結果
信号を出力する。
づいて被測定デバイス２から出力される出力信号の電圧
レベルを、予め設定されている比較判定の「Ｈ」の論理
レベルである「Ｈ」レベル電圧及び「Ｌ」の論理レベル
である「Ｌ」レベル電圧と比較する。また、コンパレー
タ８は、例えば、この出力信号の電圧レベルが上記
「Ｈ」レベル電圧以上であれば、「Ｈ」レベルの結果信
号を出力し、出力信号の電圧レベルが「Ｌ」レベル電圧
以下であれば、「Ｌ」レベルの結果信号を出力し、いず
れの場合でもない電圧レベルであればエラーを示す結果
信号を出力する。
【００１５】メカニカルリレー４は、ドライバ１の出力
端子及びコンパレータ８の入力端子と、端子３０ａとの
間に介挿されており、被測定デバイス２が正常動作する
か否かの試験であるファンクションテストを行うとき、
制御回路２０によりオン状態（導通状態）とされ、被測
定デバイス２のＤＣテストを行うとき、制御回路２０に
よりオフ状態（非導通状態）とされる。
端子及びコンパレータ８の入力端子と、端子３０ａとの
間に介挿されており、被測定デバイス２が正常動作する
か否かの試験であるファンクションテストを行うとき、
制御回路２０によりオン状態（導通状態）とされ、被測
定デバイス２のＤＣテストを行うとき、制御回路２０に
よりオフ状態（非導通状態）とされる。
【００１６】ＤＣユニット３は、少なくとも、被測定デ
バイス２の出力電圧測定，電流印加電圧測定及び電圧印
加電流測定を含むＤＣテストを行う。半導体リレー５及
び半導体素子リレー６は、例えばフォトＭＯＳリレーで
あり、各々ＤＣユニット３と配線５０の点Ａとの間に介
挿されている。ここで、半導体リレー６と配線５０の点
Ａとの間には、抵抗７が介挿されている。ここで、点Ａ
は端子３０ａと接続された配線５０のＤＣユニット３に
よる測定点である。また、半導体リレー５及び半導体素
子リレー６は、被測定デバイス２のＤＣテストを行うと
き、テストの種類に応じて、同時または何れか一方を、
制御回路２０によりオン状態（導通状態）とされ、被測
定デバイス２のファンクションテストを行うとき、制御
回路２０によりオフ状態（非導通状態）とされる。
バイス２の出力電圧測定，電流印加電圧測定及び電圧印
加電流測定を含むＤＣテストを行う。半導体リレー５及
び半導体素子リレー６は、例えばフォトＭＯＳリレーで
あり、各々ＤＣユニット３と配線５０の点Ａとの間に介
挿されている。ここで、半導体リレー６と配線５０の点
Ａとの間には、抵抗７が介挿されている。ここで、点Ａ
は端子３０ａと接続された配線５０のＤＣユニット３に
よる測定点である。また、半導体リレー５及び半導体素
子リレー６は、被測定デバイス２のＤＣテストを行うと
き、テストの種類に応じて、同時または何れか一方を、
制御回路２０によりオン状態（導通状態）とされ、被測
定デバイス２のファンクションテストを行うとき、制御
回路２０によりオフ状態（非導通状態）とされる。
【００１７】ここで、出力電圧測定は、例えば、半導体
素子リレー６のみをＯＮ状態とし、端子２ａを出力状態
とし、被測定デバイス２の他の端子に信号を与えること
により、配線５０の点Ａにおいて、被測定デバイス２の
端子２ａから出力される「Ｈ」の論理レベル及び「Ｌ」
の論理レベルの電圧値をＤＣユニット３のセンス端子に
より測定する。
素子リレー６のみをＯＮ状態とし、端子２ａを出力状態
とし、被測定デバイス２の他の端子に信号を与えること
により、配線５０の点Ａにおいて、被測定デバイス２の
端子２ａから出力される「Ｈ」の論理レベル及び「Ｌ」
の論理レベルの電圧値をＤＣユニット３のセンス端子に
より測定する。
【００１８】また、電流印加電圧測定は、例えば、半導
体素子リレー５及び半導体素子リレー６を同時にＯＮ状
態とし、端子２ａを出力状態とし、ＤＣユニット３のフ
ォース端子から点Ａに対して定電流を流し、点Ａにおけ
る電圧値をＤＣユニット３のセンス端子において測定す
る。さらに、電圧印加電流測定は、例えば、端子２ａを
入力状態とし、ＤＣユニット３のフォース端子から点Ａ
に対して定電圧を印加し、このフォース端子から出力さ
れる電流値を測定する。
体素子リレー５及び半導体素子リレー６を同時にＯＮ状
態とし、端子２ａを出力状態とし、ＤＣユニット３のフ
ォース端子から点Ａに対して定電流を流し、点Ａにおけ
る電圧値をＤＣユニット３のセンス端子において測定す
る。さらに、電圧印加電流測定は、例えば、端子２ａを
入力状態とし、ＤＣユニット３のフォース端子から点Ａ
に対して定電圧を印加し、このフォース端子から出力さ
れる電流値を測定する。
【００１９】また、半導体リレー５及び半導体リレー６
として使用されるフォトＭＯＳリレーは、端子に電圧を
加えると各々出力端子間容量Ｃ５及び出力端子間容量Ｃ
６の容量値が低下する特性を有している。この半導体リ
レー５（光ＭＯＳリレー又はフォトＭＯＳリレー）は、
フォトダイオードの発光する光により、ＭＯＳ（金属／
酸化膜／半導体）構造のフォトトランジスタを駆動する
構成となっており、出力端子に電圧が印可されると、端
子５ａ（出力端子）に接続されたフォトトランジスタの
拡散層における空乏層が伸び、出力端子間容量の容量値
が減少する。
として使用されるフォトＭＯＳリレーは、端子に電圧を
加えると各々出力端子間容量Ｃ５及び出力端子間容量Ｃ
６の容量値が低下する特性を有している。この半導体リ
レー５（光ＭＯＳリレー又はフォトＭＯＳリレー）は、
フォトダイオードの発光する光により、ＭＯＳ（金属／
酸化膜／半導体）構造のフォトトランジスタを駆動する
構成となっており、出力端子に電圧が印可されると、端
子５ａ（出力端子）に接続されたフォトトランジスタの
拡散層における空乏層が伸び、出力端子間容量の容量値
が減少する。
【００２０】この出力端子間容量Ｃ５及び出力端子間容
量Ｃ６の容量値と端子に印加する電圧（ＯＦＦ電圧）の
電圧値との関係を示すグラフを図２に示す。図２は、一
般的に使用されるフォトＭＯＳリレーに対応する一例と
して示す。図２において、縦軸は出力端子間容量の容量
値を示し、横軸は端子に印加する電圧の電圧値を示して
いる。 ここで、図２は、半導体リレー５がＯＦＦ時の
とき、ＯＦＦ電圧を加えていくと、ＯＦＦ電圧の電圧値
に対応して、出力端子間容量の容量値が減少（低下）す
ることを示している。
量Ｃ６の容量値と端子に印加する電圧（ＯＦＦ電圧）の
電圧値との関係を示すグラフを図２に示す。図２は、一
般的に使用されるフォトＭＯＳリレーに対応する一例と
して示す。図２において、縦軸は出力端子間容量の容量
値を示し、横軸は端子に印加する電圧の電圧値を示して
いる。 ここで、図２は、半導体リレー５がＯＦＦ時の
とき、ＯＦＦ電圧を加えていくと、ＯＦＦ電圧の電圧値
に対応して、出力端子間容量の容量値が減少（低下）す
ることを示している。
【００２１】メカニカルリレー（電磁リレー）から半導
体リレーに変えることにより、半導体リレー５の出力端
子間容量Ｃ５が配線５０に負荷容量として付くため、ド
ライバ１から出力されるＩＣ試験信号の出力波形がなま
ってしまい、出力波形の立ち上がり時間が遅くなってし
まう。この結果、高い周波数のＩＣ試験信号が出力され
る場合、上記出力波形のディレイにより、コンパレータ
８において正常な測定が行えなくなることが考えられ
る。
体リレーに変えることにより、半導体リレー５の出力端
子間容量Ｃ５が配線５０に負荷容量として付くため、ド
ライバ１から出力されるＩＣ試験信号の出力波形がなま
ってしまい、出力波形の立ち上がり時間が遅くなってし
まう。この結果、高い周波数のＩＣ試験信号が出力され
る場合、上記出力波形のディレイにより、コンパレータ
８において正常な測定が行えなくなることが考えられ
る。
【００２２】このため、上述した半導体リレーの電気的
特性を利用し、ＤＣユニット３からＯＦＦ電圧を半導体
リレー５に印加して、配線５０に付く半導体リレー５の
出力端子間容量Ｃ５を低下させ、出力端子間容量Ｃ５の
上記出力波形に対する影響を少なくすることで、ドライ
バ１からのＩＣ試験信号の出力波形の立ち上がり時間が
遅れることを防止する。このとき、端子５ａに印加する
ＯＦＦ電圧は、ファンクションテストのとき、ドライバ
１から配線５０に出力されるＩＣ試験信号の電圧との電
位差が、半導体リレー５の端子５ａ及び端子５ｂ間の耐
圧未満であり、最も出力端子間容量Ｃ５の容量値が小さ
くなる値が好ましい。
特性を利用し、ＤＣユニット３からＯＦＦ電圧を半導体
リレー５に印加して、配線５０に付く半導体リレー５の
出力端子間容量Ｃ５を低下させ、出力端子間容量Ｃ５の
上記出力波形に対する影響を少なくすることで、ドライ
バ１からのＩＣ試験信号の出力波形の立ち上がり時間が
遅れることを防止する。このとき、端子５ａに印加する
ＯＦＦ電圧は、ファンクションテストのとき、ドライバ
１から配線５０に出力されるＩＣ試験信号の電圧との電
位差が、半導体リレー５の端子５ａ及び端子５ｂ間の耐
圧未満であり、最も出力端子間容量Ｃ５の容量値が小さ
くなる値が好ましい。
【００２３】すなわち、半導体リレー５及び半導体リレ
ー６がオフ状態となるファンクションテストのとき、Ｄ
Ｃユニット３は半導体リレー５の端子５ａにＯＦＦ電圧
を印加し、配線５０に対する負荷容量である出力端子間
容量Ｃ５の容量値を低下させる。これにより、ドライバ
１から出力されるＩＣ試験信号の立ち上がり時間の遅れ
が出力端子間容量Ｃ５により増加することを防止する。
ー６がオフ状態となるファンクションテストのとき、Ｄ
Ｃユニット３は半導体リレー５の端子５ａにＯＦＦ電圧
を印加し、配線５０に対する負荷容量である出力端子間
容量Ｃ５の容量値を低下させる。これにより、ドライバ
１から出力されるＩＣ試験信号の立ち上がり時間の遅れ
が出力端子間容量Ｃ５により増加することを防止する。
【００２４】また、半導体リレー６の出力端子間容量Ｃ
６の容量値は、端子３０ａと半導体リレー６との間に介
挿される抵抗７の抵抗値が大きい（数十ＫΩ）ため影響
はない。すなわち、抵抗７が介挿されており、直接的に
出力端子間容量Ｃ６が配線５０に接続されていないた
め、抵抗７により配線５０から出力端子間容量Ｃ６に流
れる電流が制限され、容量負荷として出力端子間容量Ｃ
６は無視できる。このため、半導体リレー６の端子６ａ
には、ファンクションテストのとき、半導体リレー６が
オフ状態の場合に、ＯＦＦ電圧を印加する必要がない。
６の容量値は、端子３０ａと半導体リレー６との間に介
挿される抵抗７の抵抗値が大きい（数十ＫΩ）ため影響
はない。すなわち、抵抗７が介挿されており、直接的に
出力端子間容量Ｃ６が配線５０に接続されていないた
め、抵抗７により配線５０から出力端子間容量Ｃ６に流
れる電流が制限され、容量負荷として出力端子間容量Ｃ
６は無視できる。このため、半導体リレー６の端子６ａ
には、ファンクションテストのとき、半導体リレー６が
オフ状態の場合に、ＯＦＦ電圧を印加する必要がない。
【００２５】また、半導体集積回路試験においては、装
置メカニカルリレー４を半導体リレーに変えると、配線
５０にこの半導体リレーの出力端子間容量が負荷として
付くため、負荷容量の増加が抑えられずに、ドライバ１
からのＩＣ試験信号の出力波形の立ち上がり時間が遅く
なり、被測定デバイス２に悪影響を及ぼしてしまう。上
述したように、装置メカニカルリレー４は、半導体リレ
ーに変更しない。
置メカニカルリレー４を半導体リレーに変えると、配線
５０にこの半導体リレーの出力端子間容量が負荷として
付くため、負荷容量の増加が抑えられずに、ドライバ１
からのＩＣ試験信号の出力波形の立ち上がり時間が遅く
なり、被測定デバイス２に悪影響を及ぼしてしまう。上
述したように、装置メカニカルリレー４は、半導体リレ
ーに変更しない。
【００２６】上述した構成により、半導体リレ−５及び
半導体リレ−６は、機械的な接点部分が無いため、部品
としての信頼性が高く、被測定デバイス２のＤＣテスト
を行う毎に、何回もＯＮ／ＯＦＦを繰り返したとして
も、劣化することがない。このように、一般に寿命が半
永久的と言われている半導体リレーを用いることによ
り、高信頼性の半導体集積回路試験装置を提供すること
ができる。
半導体リレ−６は、機械的な接点部分が無いため、部品
としての信頼性が高く、被測定デバイス２のＤＣテスト
を行う毎に、何回もＯＮ／ＯＦＦを繰り返したとして
も、劣化することがない。このように、一般に寿命が半
永久的と言われている半導体リレーを用いることによ
り、高信頼性の半導体集積回路試験装置を提供すること
ができる。
【００２７】すなわち、上記一実施形態の構成による半
導体集積回路試験装置では、寿命が短いメカニカルリレ
ーを半永久である半導体リレーに換えることで、半導体
集積回路試験装置の信頼性を向上させることができ、か
つ、ファンクションテスト時に、ＩＣ試験信号に影響が
ある半導体リレー５の出力端子間容量Ｃ５をＤＣユニッ
ト３からＯＦＦ電圧を印加することで抑えることができ
るため、ＩＣ試験信号の試験波形が遅延されることはな
い。このため、本発明の半導体集積回路試験装置では、
立ち上がり時間の早いＩＣ試験信号を被測定デバイス２
に伝達でき、周波数の高いＩＣ試験信号による試験が可
能となる。
導体集積回路試験装置では、寿命が短いメカニカルリレ
ーを半永久である半導体リレーに換えることで、半導体
集積回路試験装置の信頼性を向上させることができ、か
つ、ファンクションテスト時に、ＩＣ試験信号に影響が
ある半導体リレー５の出力端子間容量Ｃ５をＤＣユニッ
ト３からＯＦＦ電圧を印加することで抑えることができ
るため、ＩＣ試験信号の試験波形が遅延されることはな
い。このため、本発明の半導体集積回路試験装置では、
立ち上がり時間の早いＩＣ試験信号を被測定デバイス２
に伝達でき、周波数の高いＩＣ試験信号による試験が可
能となる。
【００２８】次に、図１を参照し、一実施形態の動作例
を説明する。ファンクションテストのとき、制御回路２
０は、メカニカルリレー４をオン状態とし、半導体リレ
ー５及び半導体リレー６をオフ状態とする。また、制御
装置２０は、ＤＣユニット３に制御信号を出力し、ＤＣ
ユニット３に対してフォース端子から半導体リレー５の
端子５ａにＯＦＦ電圧を印可させる。これにより、出力
端子間容量Ｃ６の容量値は低下する。
を説明する。ファンクションテストのとき、制御回路２
０は、メカニカルリレー４をオン状態とし、半導体リレ
ー５及び半導体リレー６をオフ状態とする。また、制御
装置２０は、ＤＣユニット３に制御信号を出力し、ＤＣ
ユニット３に対してフォース端子から半導体リレー５の
端子５ａにＯＦＦ電圧を印可させる。これにより、出力
端子間容量Ｃ６の容量値は低下する。
【００２９】そして、制御回路２０は、ドライバ１に被
測定デバイス２に対してＩＣ試験信号を出力させる。こ
れにより、被測定デバイス２は、入力されるＩＣ試験信
号に基づき、出力信号を出力する。そして、コンパレー
タ８は、入力される上記出力信号の論理的な信号レベル
を判定して、この出力信号の電圧レベルが上記「Ｈ」レ
ベル電圧以上であれば、「Ｈ」レベルの結果信号を出力
し、出力信号の電圧レベルが「Ｌ」レベル電圧以下であ
れば、「Ｌ」レベルの結果信号を出力し、いずれの場合
でもない電圧レベルであればエラーを示す結果信号を出
力する。
測定デバイス２に対してＩＣ試験信号を出力させる。こ
れにより、被測定デバイス２は、入力されるＩＣ試験信
号に基づき、出力信号を出力する。そして、コンパレー
タ８は、入力される上記出力信号の論理的な信号レベル
を判定して、この出力信号の電圧レベルが上記「Ｈ」レ
ベル電圧以上であれば、「Ｈ」レベルの結果信号を出力
し、出力信号の電圧レベルが「Ｌ」レベル電圧以下であ
れば、「Ｌ」レベルの結果信号を出力し、いずれの場合
でもない電圧レベルであればエラーを示す結果信号を出
力する。
【００３０】次に、制御回路２０は、コンパレータ８か
ら出力される上記結果信号を、図示しない記憶部に記憶
されている、所定のＩＣ試験信号が入力されたときに被
測定デバイス２が出力するはずである値（「Ｈ」レベル
か「Ｌ」レベルかの期待値）と比較し、被測定デバイス
が正常に動作しているか否かの判定を行う。
ら出力される上記結果信号を、図示しない記憶部に記憶
されている、所定のＩＣ試験信号が入力されたときに被
測定デバイス２が出力するはずである値（「Ｈ」レベル
か「Ｌ」レベルかの期待値）と比較し、被測定デバイス
が正常に動作しているか否かの判定を行う。
【００３１】また、ＤＣテストのとき、制御回路２０
は、メカニカルリレー４をオフ状態とし、半導体リレー
５及び半導体リレー６において、ＤＣテストの種類に応
じて同時にまたは何れか一方をオン状態とする。また、
制御装置２０は、ＤＣユニット３に制御信号を出力し、
上述したＤＣテストを順次行う。
は、メカニカルリレー４をオフ状態とし、半導体リレー
５及び半導体リレー６において、ＤＣテストの種類に応
じて同時にまたは何れか一方をオン状態とする。また、
制御装置２０は、ＤＣユニット３に制御信号を出力し、
上述したＤＣテストを順次行う。
【００３２】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
【００３３】
【発明の効果】以上述べたように、本発明によれば、機
械的なＯＮ／ＯＦＦ動作を行うため、リレーの接点の劣
化により寿命が短いメカニカルリレーを、メカニカルリ
レーの接点に対応する構成が無く、電気的にＯＮ／ＯＦ
Ｆを行うため寿命が半永久である半導体リレーに換える
ことで、半導体集積回路試験装置の信頼性が向上する。
また、ＤＣユニットから半導体リレーに電圧を印加する
ことで、半導体リレーの端子間容量の容量値が低下する
ため、高周波による試験の場合でもドライバの出力波形
がなまることが無いため、ＩＣ試験信号を被測定デバイ
スに高速に伝達でき、高速試験を行うことが可能とな
る。
械的なＯＮ／ＯＦＦ動作を行うため、リレーの接点の劣
化により寿命が短いメカニカルリレーを、メカニカルリ
レーの接点に対応する構成が無く、電気的にＯＮ／ＯＦ
Ｆを行うため寿命が半永久である半導体リレーに換える
ことで、半導体集積回路試験装置の信頼性が向上する。
また、ＤＣユニットから半導体リレーに電圧を印加する
ことで、半導体リレーの端子間容量の容量値が低下する
ため、高周波による試験の場合でもドライバの出力波形
がなまることが無いため、ＩＣ試験信号を被測定デバイ
スに高速に伝達でき、高速試験を行うことが可能とな
る。
【図１】 本発明の一実施形態によるＩＣ試験装置の構
成例を示すブロック図である。
成例を示すブロック図である。
【図２】 半導体リレーのＯＦＦ電圧と出力端子間容量
との関係を示すグラフである。
との関係を示すグラフである。
【図３】 従来例によるＩＣ試験装置の構成を示すブロ
ック図である。
ック図である。
１ ドライバ ２ 被測定デバイス ３ ＤＣユニット ４，９，１０ メカニカルリレー ５，６ 半導体リレー ７ 抵抗 ８ コンパレータ ２０ 制御回路 ３０ ソケット ５０ 配線
Claims (5)
- 【請求項１】 被測定デバイスの端子に試験信号を与え
るドライバと、 この試験信号により前記被試験デバイスが出力する出力
信号の電圧を、予め設定されている比較判定の電圧レベ
ルとを比較するコンパレータと、 前記測定デバイスが挿入されるソケットの端子と、前記
ドライバ及び前記コンパレータとの間に介挿されるメカ
ニカルリレーと、 少なくとも出力電圧測定，電流印加電圧測定及び電圧印
加電流測定を含む、被測定デバイスのＤＣテストを行う
ＤＣユニットと、 前記測定デバイスが挿入されるソケットの端子と、前記
ＤＣユニットとの間に介挿される半導体リレーとを具備
することを特徴とする半導体集積回路試験装置。 - 【請求項２】 前記ＤＣユニットがＤＣテストを行わな
いとき、接続されている前記半導体リレーの端子に所定
の電圧を印加することを特徴とする請求項１記載の半導
体試験装置。 - 【請求項３】 前記所定の電圧が前記半導体リレーの端
子間の耐圧未満であることを特徴とする請求項２記載の
半導体集積回路試験装置。 - 【請求項４】 半導体リレーがフォトモスリレーである
ことを特徴とする請求項１から請求項３のいずれかに記
載の半導体集積回路試験装置。 - 【請求項５】 前記コンパレータが、前記出力電圧の電
圧が「Ｈ」の論理レベル、または「Ｌ」の論理レベルで
あるか否かの判定を行うことを特徴とする請求項１から
請求項４のいずれかに記載の半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131733A JP2001311758A (ja) | 2000-04-28 | 2000-04-28 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131733A JP2001311758A (ja) | 2000-04-28 | 2000-04-28 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001311758A true JP2001311758A (ja) | 2001-11-09 |
Family
ID=18640574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000131733A Withdrawn JP2001311758A (ja) | 2000-04-28 | 2000-04-28 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001311758A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006250941A (ja) * | 2005-03-11 | 2006-09-21 | Agilent Technol Inc | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
| JP2011002329A (ja) * | 2009-06-18 | 2011-01-06 | Yokogawa Electric Corp | 半導体試験装置 |
-
2000
- 2000-04-28 JP JP2000131733A patent/JP2001311758A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006250941A (ja) * | 2005-03-11 | 2006-09-21 | Agilent Technol Inc | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
| JP4624944B2 (ja) * | 2005-03-11 | 2011-02-02 | ヴェリジー（シンガポール） プライベート リミテッド | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
| JP2011002329A (ja) * | 2009-06-18 | 2011-01-06 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |