JP2001298370A - 符号化装置 - Google Patents

符号化装置

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JP2001298370A
JP2001298370A JP2000111751A JP2000111751A JP2001298370A JP 2001298370 A JP2001298370 A JP 2001298370A JP 2000111751 A JP2000111751 A JP 2000111751A JP 2000111751 A JP2000111751 A JP 2000111751A JP 2001298370 A JP2001298370 A JP 2001298370A
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Kazuhiro Okabayashi
和宏 岡林
Minoru Okamoto
稔 岡本
Masayuki Yamasaki
雅之 山▲さき▼
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】 【課題】 畳み込み符号の処理を少ないステップ数で効
率良く実行する。 【解決手段】 演算データを格納するシフトレジスタ１
８０を入力とする演算用のシフトレジスタ１６０と、ビ
ット選択用の入力レジスタ１４０とを入力とする論理積
とその出力を入力とする排他的論理和からなる排他的論
理和回路１７０を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主に通信で用いら
れる畳み込み符号を効率処理する符号化装置に関するも
のである。
【０００２】
【従来の技術】近年、移動体通信においてDSP（ディジ
タル信号処理プロセッサ）による信号処理が必須であ
る。移動体通信ではビット誤りが発生するため誤り訂正
処理が必要であり、畳み込み符号が用いられることが多
い。
【０００３】畳み込み符号は、入力ビットとそれに先行
するビットとのmod２の加算によって生成される。畳み
込み符号器の構成の一例を図３に示す。
【０００４】先行するビットがK-１個の場合、拘束長Ｋ
であり1ビットの入力データに対しｎ個の符号が生成さ
れる場合、符号化率は1/nとなる。図３は、拘束長４、
符号化率1/2である。
【０００５】畳み込み符号を生成するには、入力データ
と先行するK-1ビットに対して排他的論理和をとるが、
畳み込み符号回路を備えない従来のDSPによってプログ
ラム処理した場合、データ1ビット符号化するには数ス
テップかかる。
【０００６】また、近年シャノン（Shannon）限界にせ
まる新しい符号化方式としてターボ符号が着目されてい
る。ターボ符号の構成例を図4に示す。ターボ符号はイ
ンタリーバ４０３と図5に示すような再帰的畳み込み符
号回路（ＲＳＣ）４０１、４０２によって構成される。
【０００７】また、特開平１１−４６１４８号公報には
図7、図８に示す畳み込み符号、ターボ符号を高速に処
理する演算器が公開されている。図８は図7の多入力排
他的論理和回路７８０の一構成例である。
【０００８】この装置は、畳み込み符号を実現するため
のビット選択データを格納するレジスタ７６０の各ビッ
トをビット選択回路７７０の入力とし、ビット選択回路
７７０の各ビットを、多入力排他的論理和回路７８０を
構成する3入力1出力セレクタ７８１のセレクト信号とす
る。
【０００９】先行するビットを格納するシフトレジスタ
７４０の各ビットは、多入力排他的論理和回路７８０の
入力となる。多入力排他的論理和回路７８０の出力は、
符号化データでありシフトレジスタ７９０に格納され
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ビット選択回路７７０が必要であるとと
もに、排他的論理和を演算する回路７８０は1ビット処
理に排他的論理和（７８２）1個と3入力セレクタ（７８
１）１個からなる単位構成ブロック７８３で構成され、
拘束長Kの場合、この単位構成ブロック７８３をK-1個カ
スケード接続することによって符号化を行う。
【００１１】このような構成の場合、拘束長Kが大きく
なると回路規模が増大するとともに、カスケード接続で
あるため、ゲート段数が多くなり高速処理にむいていな
い。
【００１２】本発明はかかる点に鑑み、小さい回路構成
で畳み込み処理を高速に処理することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明（請求項１）の符号化装置は、被符号化データ
を保持する第１のシフトレジスタと、生成多項式を保持
する第１のレジスタと、前記第１のシフトレジスタの各
ビットと前記第１のレジスタの各ビットの論理積をそれ
ぞれ求める複数の第１の演算手段と、前記複数の第１の
演算手段の出力に対して排他的論理和を求める複数の第
２の演算手段とを備えたことを特徴とする。
【００１４】また、本発明（請求項２）においては、被
符号化データを保持するメモリと、前記メモリが出力す
る被符号化データの一部を保持する第２のシフトレジス
タとを備え、前記第２のシフトレジスタの最上位ビット
を前記第１のシフトレジスタの最下位ビットに接続する
ことを特徴とする。
【００１５】また、本発明（請求項３）は、前記第２の
演算手段の出力を前記メモリに格納することを特徴とす
る。
【００１６】また、本発明（請求項４）は、前記第２の
演算手段の出力を前記第２のシフトレジスタに格納する
ことを特徴とする。
【００１７】また、本発明（請求項５）は、前記第１の
レジスタを算術論理演算器に出力することを特徴とす
る。
【００１８】また、本発明（請求項６）は、前記第１の
レジスタと異なる生成多項式を保持する第２のレジスタ
と、前記第１シフトレジスタの各ビットと前記第２のレ
ジスタの各ビットの論理積をそれぞれ求める複数の第３
の演算手段と、前記複数の第３の演算手段の出力に対し
て排他的論理和を求める複数の第４の演算手段とを備え
たことを特徴とする。
【００１９】また、本発明（請求項７）の符号化方法
は、生成多項式を第１のレジスタに格納する第１のステ
ップと、前記第１のレジスタの各ビットと被符号化デー
タの各ビットの論理積をそれぞれ計算する第２のステッ
プと、前記第２のステップの複数の計算結果に対して排
他的論理和を計算する第３のステップを含むことを特徴
とする。
【００２０】また、本発明（請求項８）は、前記第１の
ステップとは異なる生成多項式を第２のレジスタに格納
する第４のステップと、前記第２のレジスタの各ビット
と被符号化データの各ビットの論理積をそれぞれ計算す
る第５のステップを含むことを特徴とする。
【００２１】また、本発明（請求項９）のディジタル信
号処理プロセッサは、前記符号化方法を実現する命令を
備えたことを特徴とする。
【００２２】また、本発明（請求項１０）のディジタル
信号処理プロセッサは、前記符号化装置の構成を１チッ
プに内蔵したことを特徴とする。
【００２３】本発明は上記した構成によって畳み込み符
号化を効率良く実行する。
【００２４】
【発明の実施の形態】以下、本発明（請求項１）の一実
施形態について図面を用いて説明する。
【００２５】図１は、本発明（請求項１）の一実施形態
に係る畳み込み符号化回路の構成図を示すものである。
図２は図３に示す畳み込み符号を実現する一構成例であ
り、以下にその動作を説明する。
【００２６】アドレスカウンタ１２０（Ｐ０とする）に
データの先頭アドレス、アドレスカウンタ１２０（Ｐ１
とする）に符号化データＸ１を格納する先頭アドレスを
設定する。
【００２７】先行するデータを格納するシフトレジスタ
１６０を初期化するためb'000（以降b'は2進数を表すも
のとする）を格納する。
【００２８】汎用DSPの演算器に備える入力レジスタ１
４０の各ビットは排他的論理和回路１７０を構成する論
理積１７１の入力に接続する。図3の符号化データＸ１
を生成する生成多項式b'1011を入力レジスタ１４０に格
納する。
【００２９】データメモリ１１０からアドレスカウンタ
１２０（Ｐ０）が示すアドレスからデータを読み出し、
データバス１３０介してシフトレジスタ１８０に格納す
る。シフトレジスタ１８０のＭＳＢはシフトレジスタ１
６０のＬＳＢの入力データとなる。アドレスカウンタ１
２０（Ｐ０）のアドレスをインクリメントする。
【００３０】シフトレジスタ１８０のＭＳＢが入力デー
タとなり、入力レジスタ１４０とシフトレジスタ１６０
のそれぞれのビットは論理積１７１の入力となり論理積
１７１の出力が排他的論理和１７２の入力となる。排他
的論理和回路１７０の出力は入力データの畳み込み符号
Ｘ１となる。論理積１７１、排他的論理和１７２は並列
に接続する。
【００３１】シフトレジスタ１６０をＭＳＢ方向に1ビ
ットシフトする。シフトレジスタ１６０のＬＳＢには、
シフトレジスタ１８０のＭＳＢのデータを格納し、シフ
トレジスタ１８０はＭＳＢ方向に1ビットシフトする。
【００３２】シフトレジスタ１８０のＬＳＢには符号Ｘ
１を格納する。もしくは符号Ｘ１を、アドレスカウンタ
１２０（Ｐ１）が示すデータメモリ１１０に格納する。
【００３３】データメモリ１１０に格納する形式は、一
例としてデータメモリ１１０が１ワード１６ビットであ
る場合、上位１５ビットは０、ＬＳＢに符号Ｘ１を格納
する。符号をデータメモリ１１０に格納した場合は、ア
ドレスカウンタ１２０（Ｐ１）をインクリメントする。
【００３４】上述のようにシフトレジスタ１６０、１８
０を同時に1ビットシフトすると、シフトレジスタ１８
０のＭＳＢは次の入力データとなり、排他的論理和１７
０の出力は入力データに対する符号Ｘ１を出力する。シ
フトレジスタ１６０、１８０を1ビットシフトすること
で、順次畳み込み符号Ｘ１を生成する。
【００３５】入力レジスタ１８０のデータを全てシフト
アウト後、シフトレジスタ１８０に符号を格納した場合
は、データメモリ１１０に格納し、アドレスカウンタ１
２０（Ｐ０）に示すデータメモリ１１０から新たなデー
タを、シフトレジスタ１８０に格納する。以上の動作を
繰り返すことで符号Ｘ１を生成する。
【００３６】図３の符号Ｘ２を生成する場合は、符号Ｘ
２を生成する生成多項式b'1001を入力レジスタ１４０に
格納する以外は、符号Ｘ１の時と同様である。
【００３７】このように、生成多項式の係数を入力レジ
スタ１４０に格納することにより、任意の畳み込み符号
に対応することができる。
【００３８】本発明（請求項１）の実施形態により、図
４、図５に示すターボ符号における再帰的組織畳み込み
符号（ＲＳＣ）４０１、４０２を構成する一例を図６に
示す。
【００３９】アドレスカウンタ６２０（Ｐ０とする）に
データの先頭アドレス、アドレスカウンタ６２０（Ｐ１
とする）に符号化データＸ１を格納する先頭アドレスを
設定する。
【００４０】先行するデータを格納するシフトレジスタ
６６０を初期化するためb'000を格納する。
【００４１】汎用DSPの演算器に備える入力レジスタ６
４０、６４１の各ビットは、排他的論理和回路６７０、
６７３を構成する論理積６７１の入力に接続する。図
４、図５の符号化データＸ１を生成するビット選択デー
タb'1011を入力レジスタ６４０、ｂ'１０１を入力レジ
スタ６４１に格納する。
【００４２】データメモリ６１０からアドレスカウンタ
６２０（Ｐ０）が示すアドレスからデータを読み出し、
データバス６３０を介してシフトレジスタ６８０に格納
する。シフトレジスタ６８０のＭＳＢは入力データであ
り、排他的論理和６７４の入力に接続し、排他的論理和
６７４の出力はシフトレジスタ６６０のＬＳＢに接続す
る。アドレスカウンタ６２０（Ｐ０）のアドレスをイン
クリメントする。
【００４３】シフトレジスタ６８０のＭＳＢが入力デー
タとなり、入力レジスタ６４０、６４１とシフトレジス
タ６６０のそれぞれのビットは論理積６７１の入力とな
り、論理積６７１の出力が排他的論理和６７２の入力と
なる。
【００４４】排他的論理和回路６７０の出力は、入力デ
ータの再帰的組織畳み込み符号Ｘ１となる。論理積６７
１、排他的論理和６７２は並列に接続する。
【００４５】シフトレジスタ６６０をＭＳＢ方向に1ビ
ットシフトする。シフトレジスタ６６０のＬＳＢには、
排他的論理和６７４の出力を格納し、シフトレジスタ６
８０はＭＳＢ方向に1ビットシフトする。シフトレジス
タ６８０のＬＳＢには符号Ｘ１を格納する。もしくは符
号Ｘ１を、アドレスカウンタ６２０（Ｐ１）が示すデー
タメモリ６１０に格納する。
【００４６】データメモリ６１０に格納する形式は、一
例としてデータメモリ６１０が１ワード１６ビットであ
る場合、上位１５ビットは０、ＬＳＢに符号Ｘ１を格納
する。符号をデータメモリ６１０に格納した場合は、ア
ドレスカウンタ６２０（Ｐ１）をインクリメントする。
【００４７】上述のようにシフトレジスタ６６０、６８
０を同時に1ビットシフトすると、シフトレジスタ６８
０のＭＳＢは次の入力データとなり、排他的論理和６７
０の出力は入力データに対する符号Ｘ１を出力する。シ
フトレジスタ６６０、６８０を1ビットシフトすること
で、順次再帰的組織畳み込み符号Ｘ１を生成する。
【００４８】入力レジスタ６８０のデータを全てシフト
アウト後、シフトレジスタ６８０に符号を格納した場合
は、データメモリ６１０に格納し、アドレスカウンタ６
２０（Ｐ０）に示すデータメモリ６１０から新たなデー
タを、シフトレジスタ６８０に格納する。以上の動作を
繰り返すことで符号Ｘ１を生成する。
【００４９】図４の符号Ｘ２を生成する場合も符号Ｘ１
の時と同様である。
【００５０】このように、生成多項式の係数を入力レジ
スタ６４０、６４１に格納することにより、任意の再起
的組織畳み込み符号に対応することができる。
【００５１】以上のように本実施形態の畳み込み符号回
路は、入力レジスタ１４０、６４０、６４１の各ビット
とシフトレジスタ１６０、６７０の各ビットを論理積１
７１、６７１の入力とすることでビット選択を実現する
ことで、図8の単位構成７８３をカスケード接続する構
成に比べて回路規模を削減でき、排他的論理和１７１、
６７１、論理積１７１、６７１を並列に接続することで
ゲート段数が減少し、データ処理を高速化している。
【００５２】また、シフトレジスタ１８０、１６０、６
８０、６６０を同時に1ビットシフトする命令を備える
ことで畳み込み符号を1ステップで生成する。
【００５３】尚、ディジタル信号処理プロセッサは、図
２または図６に示す構成を１チップに内蔵しても良い。
【００５４】
【発明の効果】以上のように本発明によれば、畳み込み
符号の処理を小さい回路規模、少ないステップ数で効率
良く実行することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る畳み込み符号回路の
構成図
【図２】図１の排他的論理和回路の一例を示す概略図
【図３】畳み込み符号回路のブロック図
【図４】ターボ符号回路のブロック図
【図５】ターボ符号回路のＲＳＣ回路のブロック図
【図６】本発明による再帰的組織畳み込み符号を実現す
る排他的論理和回路の一例を示す概略図
【図７】従来の畳み込み符号回路の構成を示すブロック
図
【図８】従来の畳み込み符号回路の一例を示す概略図
【符号の説明】
１１０，６１０ データメモリ １２０，６２０ アドレスカウンタ １３０，６３０ データバス １４０，６４０，６４１ 入力レジスタ １５０ 演算器 １６０，１８０，６６０，６８０ シフトレジスタ １７０，６７０，６７３ 排他的論理和回路 １７１，６７１ 論理積 １７２，６７２，６７４ 排他的論理和
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山▲さき▼ 雅之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B001 AA10 AB03 AC01 AD06 AE02 5J065 AA01 AB01 AC02 AD10 AE06 AF01 AF03 AG06 AH04 AH05 AH06 AH09

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】被符号化データを保持する第１のシフトレ
    ジスタと、生成多項式を保持する第１のレジスタと、前
    記第１のシフトレジスタの各ビットと前記第１のレジス
    タの各ビットの論理積をそれぞれ求める複数の第１の演
    算手段と、前記複数の第１の演算手段の出力に対して排
    他的論理和を求める複数の第２の演算手段とを備えたこ
    とを特徴とする符号化装置。
  2. 【請求項２】被符号化データを保持するメモリと、前記
    メモリが出力する被符号化データの一部を保持する第２
    のシフトレジスタとを備え、前記第２のシフトレジスタ
    の最上位ビットを前記第１のシフトレジスタの最下位ビ
    ットに接続することを特徴とする請求項１記載の符号化
    装置。
  3. 【請求項３】前記第２の演算手段の出力を前記メモリに
    格納することを特徴とする請求項２記載の符号化装置。
  4. 【請求項４】前記第２の演算手段の出力を前記第２のシ
    フトレジスタに格納することを特徴とする請求項２記載
    の符号化装置。
  5. 【請求項５】前記第１のレジスタを算術論理演算器に出
    力することを特徴とする請求項２記載の符号化装置。
  6. 【請求項６】前記第１のレジスタと異なる生成多項式を
    保持する第２のレジスタと、前記第１シフトレジスタの
    各ビットと前記第２のレジスタの各ビットの論理積をそ
    れぞれ求める複数の第３の演算手段と、前記複数の第３
    の演算手段の出力に対して排他的論理和を求める複数の
    第４の演算手段とを備えたことを特徴とする請求項２記
    載の符号化装置。
  7. 【請求項７】生成多項式を第１のレジスタに格納する第
    １のステップと、前記第１のレジスタの各ビットと被符
    号化データの各ビットの論理積をそれぞれ計算する第２
    のステップと、前記第２のステップの複数の計算結果に
    対して排他的論理和を計算する第３のステップを含むこ
    とを特徴とする符号化方法。
  8. 【請求項８】前記第１のステップとは異なる生成多項式
    を第２のレジスタに格納する第４のステップと、前記第
    ２のレジスタの各ビットと被符号化データの各ビットの
    論理積をそれぞれ計算する第５のステップを含むことを
    特徴とする請求項７記載の符号化方法。
  9. 【請求項９】請求項８に記載の符号化方法を実現する命
    令を備えたことを特徴とするディジタル信号処理プロセ
    ッサ。
  10. 【請求項１０】請求項２記載の符号化装置の構成を１チ
    ップに内蔵したことを特徴とするディジタル信号処理プ
    ロセッサ。
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