JP2001290519A - シーケンス制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】応答特性が速く信頼性の高いシーケンス制御装
置を提供する。 【解決手段】プラントの状態信号を入力して実行する予
め定めた論理演算を、複数の論理素子の接続を任意に行
えるプログラマブルロジックデバイス１０１で行うよう
にした。ロジックデバイス１０１は１チップにロジック
要素（論理モジュール）を内臓した複数個のマクロセル
が実装されており、ロジック作成ツール７０からロジッ
クデータ（論理演算データ）を書き込むことにより複数
個のマクロセルの配線を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発電プラント、上
水プラント、加速器プラントなどのプラントをシーケン
ス制御するシーケンス制御装置に関する。

【０００２】

【従来の技術】良く知られているように、発電プラン
ト、上水プラント、加速器プラントなどのプラントをシ
ーケンス制御するのにシーケンス制御装置が用いられて
いる。従来,シーケンス制御装置はハードワイヤードの
リレーシーケンスで構成したものが用いられている。し
かし、リレーシーケンスは信頼性が高いけれども小型化
に限界があり、また、リレーの動作時間の関係で応答性
も遅いという欠点を有する。このことを解決するために
コンピュータなどのディジタル演算装置を用いたシーケ
ンス制御装置が開発され既に実用に供されている。この
シーケンス制御装置は、プラントからの状態信号を入出
力インターフェースにおいて中央演算処理装置（ディジ
タル演算装置）で処理できる形に信号処理を行い、中央
演算処理装置が予め記憶装置に格納されているシーケン
スプログラムを実行してプラントへ制御信号を出力して
シーケンス制御を行っている。

【０００３】このようなシーケンス制御については、例
えば、雑誌「プログラマブルコントローラを用いたシー
ケンス制御」（近代図書発行、１９８４年） に記載さ
れている。

【０００４】

【発明が解決しようとする課題】従来技術のシーケンス
制御装置、即ち、プログラマブルロジックコントローラ
（PLC）は、中央演算処理装置と記憶装置の間の伝送時
間を必要とするために応答特性に限界がある。従来のシ
ーケンス制御装置の応答特性は速くて１ｍ秒程度であ
る。

【０００５】ところが、最近のプラント、特に加速器プ
ラントでは1μ秒オーダの応答特性が要求されている。
このため、従来のシーケンス制御装置ではプラント制御
の性能を確保することが困難になっている。

【０００６】また、従来のPLCは、ディジタル演算装
置、メモリ装置、入出力装置と構成要素が多く、リレー
によるハードウェア構成に比べ信頼性が低下する。これ
まで、信頼性を確保するため、２重化、３重化すること
で、信頼性をあげる工夫がされていたが、非常にコスト
の高いものとなっている。

【０００７】このため、応答特性が速く信頼性の高いシ
ーケンス制御装置の開発が強く要望されている。

【０００８】本発明は上記点に対処して成されたもの
で、その目的とするところは応答特性が速く信頼性の高
いシーケンス制御装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の特徴とするとこ
ろは、プラントの状態信号を入力して実行する予め定め
た論理演算を、複数の論理素子の接続を任意に行えるプ
ログラマブルロジックデバイスで行うようにしたことに
ある。

【００１０】本発明は、シーケンス制御の論理演算を複
数の論理素子を有するプログラマブルロジックデバイス
で行うようにしているので、応答特性が速く信頼性の高
いシーケンス制御を行うことができる。

【００１１】

【発明の実施の形態】以下、本発明の実施例について図
を参照して説明する。

【００１２】図１に本発明の一実施例を示す。図１にお
いて、シーケンスロジック制御演算部用基板（以後、ロ
ジック基板と称する）１０は、２個の入力用コネクタ１
０ａと２個の出力用コネクタ１０ｂを設けられている。
入力基板２０および出力基板３０は、ロジック基板１０
の入力コネクタ１０ａと出力コネクタ１０ｂにケーブル
でそれぞれ接続される。また、入力基板２０、出力基板
３０は、外部との取り合い用入力端子台（図示せず）あ
るいは出力端子台（図示せず）にそれぞれ接続される。

【００１３】ロジック基板１０は、ＥＥＰＲＯＭやＳＲ
ＡＭで構成される１チップのロジックデバイス１０１、
Dual Port RAM （２ポートRAM）１０２、ISP（in syste
m program）のためのコネクタ１０３を有する。Dual Po
rt RAM １０２は、ロジックデバイス１０１の入出力状
態変化時の入出力状態データおよび入出力状態の現在値
データを書き込み、それらのデータをBUSインターフェ
ース４０経由で、中央演算処理装置５０が読み込み、そ
の読み込みデータをネットワークインターフェース８０
経由で、上位計算機システム６０に送信する。但し、中
央演算処理装置５０が何らかの故障でダウンしたとして
もロジックデバイス１０１の動作には何ら影響がない構
成にしている。

【００１４】上位計算機システム６０では、中央演算処
理装置５０から送られたデータを、モニタに表示するこ
とにより、ロジックデバイス１０１の状態を監視するこ
とができる。また、上位計算機システム６０は、状態変
化データを記録しロジックデバイス１０１の動作履歴を
とることにより、ロジックデバイス１０１の動作解析が
可能である。

【００１５】ロジック基板１０は、ISP（in system pro
gram）のためのコネクタ１０３により、予めロジック作
成ツール７０で作成したロジックデバイス１０１で実行
するロジックデータ（論理演算データ）を書き込むこと
ができる構成にしている。これにより、基板製作後にロ
ジックデバイス１０１のロジックを簡単に変更できる。

【００１６】図２にロジックデバイス１０１の詳細を示
す。ロジックデバイス１０１は高集積半導体である１チ
ップのＥＥＰＲＯＭやＳＲＡＭで構成される。このよう
なロジックデバイスについては、例えば、雑誌「ＤＥＳ
ＩＧＮ ＷＡＶＥ」Ｎｏ．２２、p２２〜３３（１９９
９年）に記載されている。

【００１７】図２において、ロジックデバイス１０１の
各ピンに入力点と出力点を割り当て、各入力点用のピン
と入力基板２０からの入力点信号を接続する。同様に、
出力点用のピンと出力基板３０への出力信号を接続す
る。

【００１８】ロジックデバイス１０１のロジックは一例
を示しいる。ロジックデバイス１０１の複数の入力点か
らAND素子 １０１A、OR素子１０１O、TPU（タイマ）１
０１Tのグラフィカルなロジック要素によりロジックを
構成し、複数の出力点のシーケンス制御信号（ＯＮ／Ｏ
ＦＦ信号）を出力する。実際、ロジックデバイス１０１
のメーカから提供されるロジック作成ツール７０では、
この様なグラフィカルな記述をすることにより、ロジッ
クデバイス１０１のロジックデータを作成することが可
能である。

【００１９】ロジックデバイス１０１は１チップにロジ
ック要素（論理モジュール）を内臓した複数個のマクロ
セルが実装されており、ロジック作成ツール７０からロ
ジックデータ（論理演算データ）を書き込むことにより
複数個のマクロセルの配線を行うことができる。

【００２０】ロジック基板１０にクロック信号を生成す
るクロック発生デバイス１０４が設けられており、その
クロック信号をロジックデバイス１０１に与える。ロジ
ックデバイス１０１は、そのクロック信号を用いること
によりロジックデバイス１０１のマクロ機能として、タ
イマー機能を作成することが可能である。ここで、TPU
１０１Tは、タイマの機能を持ち、TPU０．１Sは入力信
号がONして、０．１秒後に出力信号がONすることを表し
ている。

【００２１】電源投入検出回路１０５は、電源投入時に
ＲＥＳＥＴ信号をロジックデバイス１０１に与え、ロジ
ック内のすべてのホールド回路１０１Ｈを図２に示すよ
うに、リセットする事ができる。

【００２２】図３にロジックデバイス１０１を１個だけ
用いた場合のロジック基板１０の内部構成を示す。

【００２３】図３において、ロジックデバイス１０１の
入力用ピンおよび出力用ピンそれぞれを、ロジック基板
１０の入力コネクタ１０ａ、出力コネクタ１０ｂの各入
出力点信号と接続する。また、それぞれの入出力信号
は、同時にDual Port RAMコントローラ １０６と接続さ
れる。

【００２４】Dual Port RAMコントローラ １０６は、Du
al Port RAM１０２ に入出力状態を書き込み、ＢＵＳ
インターフェース４０経由で中央演算処理装置５０から
の要求で、ＢＵＳインターフェースコントローラ１０７
を介して、Dual Port RAM１０２から入出力状態データ
を読み込み、中央演算処理装置５０にデータを送信す
る。

【００２５】図３にも示すように、ロジック書き込み用
コネクタ１０３から、予め作成されたロジックデバイス
１０１用のロジックデータ（論理演算データ）を書き込
むことで、簡単にロジックの変更ができる構成にしてい
る。

【００２６】図４にロジックデバイス１０１を３個使っ
た場合のロジック基板１０の構成を示す。

【００２７】図４において、ロジック基板１０には３個
の高集積半導体ロジックデバイス１０１１，１０１２、
１０１３が設けられ、それぞれには、同じロジック（論
理演算）をコネクタ１０３のから、図１に示す汎用のロ
ジック作成ツール７０で作成したロジックを書き込む。
各ロジックデバイス１０１１，１０１２、１０１３は、
出力結果を多数決論理演算部１０８１、１０８２に出力
する。多数決論理演算部１０８１、１０８２では、各出
力点毎に下記のような演算を行い、出力結果を出力コネ
クタ１０ｂに出力する。

【００２８】「出力結果」 ０，０，０ −＞０ 正常 全てのロジックデバイスか
ら同じ０が出力された。 ０，０，１ −＞０ 異常 ３番目のロジックデバイス
が違った出力をした。 ０，１，０ −＞０ 異常 ２番目のロジックデバイス
が違った出力をした。 ０，１，１ −＞１ 異常 １番目のロジックデバイス
が違った出力をした。 １，０，０ −＞０ 異常 １番目のロジックデバイス
が違った出力をした。 １，０，１ −＞１ 異常 ２番目のロジックデバイス
が違った出力をした。 １，１，０ −＞１ 異常 ３番目のロジックデバイス
が違った出力をした。 １，１，１ −＞１ 正常 全てのロジックデバイスか
ら同じ１が出力された。

【００２９】多数決論理演算部１０８１、１０８２で
は、出力結果が異常な場合、状態変化データとして、Du
al Port RAM １０２にその時の入出力状態データを記憶
することにより、中央演算処理装置５０でデータを読み
込み、論理異常発生したかどうかを判定することができ
る。

【００３０】図５に入力基板２０の一例詳細構成図を示
す。

【００３１】図５において、入力基板２０は複数の入力
信号処理回路２００を実装されている。図５では１信号
分（ch1）を示している。入力信号処理回路２００は、
プラント信号入力端子２１からのプラント状態信号を取
り込み、状態信号に応じた処理を実行する。このような
信号処理回路２００は、通常、１基板あたり４０回路程
設けられる。

【００３２】図５に示す実施例では、２種類の入力信号
処理方式を選択できるようになっている。具体的には、
μ秒あるいはそれより短い時間差を問題とするような高
速のシーケンスロジック用処理とそれより遅い信号処理
である。

【００３３】さて、入力端子２１に取り込まれたプラン
トの状態信号（オンオフ信号）は切換回路２０１でA系
統とB系統のいずれかの系統の回路に送られる。高速のA
系統側においては、状態信号は高速信号用変換回路２０
２Aにおいて絶縁やレベル変換が行われる。高速信号用
変換回路２０２Aの絶縁は光カプラを用いて行われ、ま
た、高速の信号インターフェースとして、１０m〜１０
００mという比較的長距離を平衡型のドライバ・レシー
バで送受信するRS422規格の取合い方式を適用して規格
に適合した信号レベル変換が行われる。

【００３４】高速信号用変換回路２０２Aでレベル変換
された状態信号は、高速信号用フィルタ２０３Aに与え
られる。高速信号用フィルタ２０３Aは、信号の高速性を
損わない程度のフィルタ処理（μ秒以下）を実行する。

【００３５】一方、低速のB系統側においては、状態信
号は低速信号用変換回路２０２Bで絶縁やレベル変換が
行われる。低速信号用変換回路２０２Bの絶縁は高速系
統側の高速信号用変換回路２０２Aと同様に光カプラを
用いて行われ、また、低速の信号インターフェースとし
て、種々の機器との信号取合いに適した無電圧接点方式
を適用して必要な電圧供給を含めた信号取合いとレベル
変換が行われる。

【００３６】低速信号用変換回路２０２Bでレベル変換
された状態信号は、低速信号用フィルタ２０３Bに入力
される。低速信号用フィルタ２０３Bは、扱う信号に応
じたフィルタ処理（数m秒程度）を実行する。

【００３７】以上のような各処理を行った後に選択回路
２０４で信号を選択し、ロジック基板１０への信号出力
端子（コネクタ）２２を介してロジック基板１０に状態
信号を与える。異常検出回路２３は当該出力端子（コネ
クタ）２２の接続における不具合を電圧信号の有無によ
り検出するために設けられている。

【００３８】図６に出力基板３０の一例詳細構成図を示
す。

【００３９】図６において、出力基板３０は複数の出力
信号処理回路３００を実装されている。図６では１信号
分（ch1）を示している。出力信号処理回路３００は、
ロジック基板１０からのシーケンス制御するためのプラ
ント制御信号（オンオフ信号）を信号入力端子３１に取
り込み、制御信号に応じた処理を実行する。このような
信号処理回路３００は、通常、１基板あたり４０回路程
設けられる。

【００４０】異常検出回路３３は当該入力端子（コネク
タ）３１の接続における不具合を電圧信号の有無により
検出するために設けられている。異常検出回路３３の異
常検出信号は、外部すなわちプラント側に取出すことが
できるようにし、図示しないインターロック回路でロジ
ックシステム全体の異常を監視することが可能となる。

【００４１】出力信号処理回路３００は、入力信号処理
回路２００の入力処理と同様に２種類の出力信号処理方
式を選択できる。入力端子３１に取り込まれたロジック
基板１０からの制御信号は切換回路３０１でA系統とB系
統のいずれかの回路に送られる。

【００４２】高速のA系統側においては、制御信号は高
速信号用変換回路３０２Aでレベル変換を行われる。高
速信号用変換回路３０２Aにおける高速の信号インター
フェースとして、入力側と同様RS422規格の取合い方式
規格に適合した信号レベル変換が行われる。高速信号用
変換回路３０２Aでレベル変換された制御信号は選択回
路３０４に入力される。

【００４３】一方、低速のB系統側においては、ロジッ
ク基板１０からの制御信号は低速信号用変換回路３０２
Bで絶縁やレベル変換を行われる。低速信号用変換回路
３０２Bでは、低速の信号インターフェースとして種々
の機器との信号取合いに適したオープンコレクタ方式を
によるレベル変換が行われる。低速信号用変換回路３０
２Bでレベル変換された制御信号は選択回路３０４に入
力される。

【００４４】以上のような各処理を行った後に選択回路
２０４で制御信号（オンオフ信号）を選択し、信号出力
端子３２を介してプラントを構成する各機器に与えられ
る。制御信号（オンオフ信号）は、通常、プラントを構
成する各機器にインターロック信号として与えられる。

【００４５】異常検出回路３３は、入力側と同様に当該
出力端子（コネクタ）３２の接続における不具合を電圧
信号の有無により検出する。

【００４６】以上のようにしてプラントのシーケンス制
御を行うのであるが、シーケンス制御の論理演算を複数
の論理素子を有するプログラマブルロジックデバイスで
行うようにしているので、応答特性が速く信頼性の高い
シーケンス制御を行うことができる。プログラマブルロ
ジックデバイスは、μ秒程度の高速でロジック処理を行
えるので、高速性を充分に確保できる。

【００４７】また、論理演算の変更、つまり複数の論理
素子の配線変更はロジック作成ツールのプログラム変更
によって簡単に行えるので、現地調整を容易に行えると
いう効果も奏することもできる。

【００４８】なお、上述の実施例は、３個の高集積半導
体ロジックデバイスの多数決論理より制御信号を出力す
るようにしているので、単品の不良でも正常に動作する
ため、信頼性が高いものとなる。

【００４９】また、ロジック基板に２個の入力用コネク
タ１０ａと２個の出力用コネクタ１０ｂを設けているの
で、複数のロジックデバイスにある論理モジュールを組
み合わせることが可能となり、拡張性のあるシーケンス
制御装置を実現できる。

【００５０】

【発明の効果】本発明によれば、シーケンス制御の論理
演算を複数の論理素子を有するプログラマブルロジック
デバイスで行うようにしているので、応答特性が速く信
頼性の高いシーケンス制御を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】ロジックデバイスの一例詳細構成図である。

【図３】本発明の実施例でロジックデバイス１個のとき
の構成図である。

【図４】本発明の実施例におけるロジックデバイス３個
のときのロジック基板の構成図である。

【図５】入力基板の一例構成図である。

【図６】出力基板の一例構成図である。

【符号の説明】

１０…ロジック基板、２０…入力基板、３０…出力基
板、４０…ＢＵＳインターフェース、５０…中央演算処
理装置、６０…上位計算機システム、７０…ロジック作
成ツール、１０１…ロジックデバイス、１０２…Dual P
ort RAM、１０３…ロジック書き込み用コネクタ、１０
４…クロック発生デバイス、１０５…電源投入検出回
路、１０６…Dual Port RAMコントローラ、１０７…Ｂ
ＵＳインターフェースコントローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 尚英 茨城県日立市大みか町五丁目２番１号 株 式会社日立情報制御システム内 (72)発明者 長井 靖博 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 Ｆターム(参考） 5H209 CC07 DD04 EE05 GG04 JJ05 SS02 SS04 TT04 5H220 AA02 BB03 BB09 CC03 CC05 CX01 EE07 FF02 FF03 JJ12 JJ16 KK01 LL04 MM08

Claims (9)

【特許請求の範囲】
1. 【請求項１】プラントの状態信号を入力して予め定めた
   論理演算を実行し前記プラントを制御するものであっ
   て、前記論理演算は、複数の論理素子の接続を任意に行
   えるプログラマブルロジックデバイスで実行するように
   構成したことを特徴とするシーケンス制御装置。
2. 【請求項２】プラントの状態信号を入力して予め定めた
   論理演算を実行し前記プラントをシーケンス制御するも
   のであって、前記論理演算は、複数の論理素子を有し、
   これら論理素子の接続をプログラムの書込みにより任意
   に行えるプログラマブルロジックデバイスで実行するよ
   うに構成したことを特徴とするシーケンス制御装置。
3. 【請求項３】プラントの状態を示す複数の状態信号を入
   力して予め定めた論理演算を実行し前記プラントをシー
   ケンス制御するものであって、前記論理演算は、複数の
   論理モジュールをチップに実装し、これら論理モジュー
   ルの配線をプログラムの書込みにより任意に行えるプロ
   グラマブルロジックデバイスで実行するように構成した
   ことを特徴とするシーケンス制御装置。
4. 【請求項４】プラントの状態を示す複数のオンオフ信号
   を入力して予め定めた論理演算を実行し前記プラントを
   シーケンス制御するものであって、前記論理演算は、前
   記複数のオンオフ信号をそれぞれ入力する複数の入力点
   を有するチップに複数の論理モジュールを実装し、これ
   ら論理モジュールの配線をプログラムの書込みにより任
   意に行えるプログラマブルロジックデバイスで実行する
   ように構成したことを特徴とするシーケンス制御装置。
5. 【請求項５】プラントの状態を示す複数のオンオフ信号
   を入力して予め定めた論理演算を実行し前記プラントを
   シーケンス制御するものであって、前記論理演算は、前
   記複数のオンオフ信号をそれぞれ入力する複数の入力ピ
   ンを有する１チップに論理モジュールを内臓した複数個
   のマクロセルを実装し、これら複数個のマクロセルの配
   線をロジック作成ツールによるプログラムの書込みによ
   り行うプログラマブルロジックデバイスで実行するよう
   に構成したことをことを特徴とするシーケンス制御装
   置。
6. 【請求項６】プラントの状態を示す複数のオンオフ信号
   を入力して予め定めた論理演算を実行し前記プラントを
   オンオフ制御するものであって、前記論理演算は、前記
   複数のオンオフ信号をそれぞれ入力する複数の入力ピン
   および前記プラントに制御信号を出力する複数の出力ピ
   ンを有する１チップＥＥＰＲＯＭに論理モジュールを内
   臓した複数個のマクロセルを実装し、これら複数個のマ
   クロセルの配線をロジック作成ツールによるプログラム
   の書込みによりにより行うプログラマブルロジックデバ
   イスで実行するように構成したことをことを特徴とする
   シーケンス制御装置。
7. 【請求項７】プラントの状態信号を入力して予め定めた
   論理演算を実行し前記プラントをシーケンス制御するも
   のであって、前記プラントの状態信号を取込む入力イン
   ターフェース用の入力手段と、複数の論理素子を有し、
   これら論理素子の接続をプログラムの書込みにより任意
   に行え、前記論理演算を実行するプログラマブルロジッ
   クデバイス手段と、前記プログラマブルロジックデバイ
   ス手段から得られる前記プラントの制御信号を出力する
   出力インターフェース用の出力手段とを具備することを
   特徴とするシーケンス制御装置。
8. 【請求項８】プラントの状態を示す複数のオンオフ信号
   を入力して状態信号を入力して予め定めた論理演算を実
   行し前記プラントをシーケンス制御するものであって、
   前記プラントの状態信号を取込む入力インターフェース
   用の入力基板と、前記複数のオンオフ信号をそれぞれ入
   力する複数の入力ピンおよび前記プラントに制御信号を
   出力する複数の出力ピンを有する１チップに論理モジュ
   ールを内臓した複数個のマクロセルを実装し、これら複
   数個のマクロセルの配線をプログラムの書込みにより行
   い前記論理演算を実行するプログラマブルロジックデバ
   イスを取付けられているロジック基板と、前記プログラ
   マブルロジックデバイスから得られる前記プラントの制
   御信号を出力する出力インターフェース用の出力基板と
   を具備することを特徴とするシーケンス制御装置。
9. 【請求項９】請求項８において、前記ロジック基板は、
   同一の論理演算を行う複数個の１チップロジックデバイ
   スと、前記複数個の１チップロジックデバイスが出力す
   る前記プラントの制御信号の多数決論理演算を行う多数
   決論理演算手段とを取付けられていることをことを特徴
   とするシーケンス制御装置。