JP2001284402A - 半導体装置およびその製造方法 - Google Patents
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Abstract
が解析されることを確実に阻止することが可能な(半導
体素子に関する機密情報を確実に保持することができ
る)半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置1は、集積回路を備えるチッ
プ2が平坦な状態となるように基板3に固定(フリップ
チップ実装)されていると共に、平坦な状態においての
み、正常に動作するようになっている。チップ2は、裏
面2aが加工されることによってストレスが付与されて
おり、チップ2が基板3から取り外されたときに、上記
ストレスによって該チップ2が変形するようになってい
る。チップ2の厚さは50μm以下であることがより好
ましく、30μm〜50μmの範囲内であることがさら
に好ましい。
Description
子が基板から取り外されたときに、該半導体素子に湾曲
等の変形を与えることによってトランジスタや集積回路
の電気特性に変化等が生じることを利用して、半導体素
子の特性や回路の解析を防止することができる半導体装
置、およびその製造方法に関するものである。
路)或いはLSI(大規模集積回路)等の回路構成とを
設けてなる半導体素子チップ(半導体素子、以下、単に
チップと記す)は、外部環境から該チップを保護する観
点や、チップの使用時におけるハンドリングを可能にす
る観点から、基板に固定されると共に、プラスチック製
のパッケージ内等に封止され、半導体装置とされてい
る。
る上記半導体装置の構成について、一例を挙げて以下に
説明する。図17に示すように、該半導体装置101は
パッケージ型であり、エポキシ系樹脂からなるパッケー
ジ108内にチップ102を封止してなっている。上記
チップ102は、ガラス繊維にエポキシ系樹脂を含浸さ
せてなるガラスエポキシ基板(以下、単に基板と記す)
103上に、異方性導電性接着剤105を介して固定さ
れている。また、チップ102の表面に形成されたパッ
ド部107のバンプ104は、基板103上に形成され
た銅箔からなる配線部106に接続されている。従っ
て、半導体装置101はフリップチップ実装型の構成を
備えている。
製造方法について、以下に説明する。先ず、チップ10
2のパッド部107の位置に合うようにして、配線部1
06から外部への出力配線が形成された基板103を製
造する。一方、チップ102表面のパッド部107に、
金からなるバンプ104を形成する。次に、上記基板1
03上に異方性導電性接着剤105を塗布した後、該基
板103の配線部106と、チップ102のバンプ10
4との位置合わせを行いながら重ね合わせることによ
り、基板103上にチップ102を載置する。その後、
200℃程度に加熱しながら両者を押圧(圧着)する
と、異方性導電性接着剤105の熱凝固によってチップ
102が基板103上に固定される。次いで、エポキシ
系樹脂によってチップ102を封止することにより、パ
ッケージ108を形成する。
0μm以上である。該チップ102は、通常、その電気
特性が損なわれないように、基板103上に平坦な(フ
ラットな)状態となるように固定されている。
して、例えば、特開平11−238750号公報に
は、チップ表面のパッド部にバンプを形成する際に、パ
ッド部を構成する金属とバンプを構成する金属との密着
性を向上させるための手法を採用することにより、信頼
性の高いフリップチップ実装型の半導体装置を製造する
方法が開示されている。また、例えば、特開昭64−
15957号公報には、半導体パッケージにNMOS
(N型金属酸化物半導体)素子のチップを封止する際
に、該チップに機械的圧力(応力)が付与されるよう
に、チップと共に気体や液体を封止する方法が開示され
ており、これにより、電流値を増加させてNMOS素子
の性能を向上させることができる。
はないが、上記の公報の技術に関連する技術として、
例えば特開平5−93659号公報等には、各種の抵
抗素子に応力を加えることを利用したひずみセンサが開
示されている。このようなひずみセンサは、ガラス層の
ひずみにより電気抵抗が変化することを利用するもので
ある。
ケージ型の半導体装置101においては、該半導体装置
101内に封止されているチップ102の集積回路が解
析されるおそれがある。チップ102を解析するために
は、該チップ102を観察することができるように、先
ず、パッケージ108を開封する必要がある。上述した
ように、チップ102の表面側には、異方性導電性接着
剤105を介して基板103が固定されている。また、
チップ102を封止する際には、該チップ102の裏面
側を覆うようにしてエポキシ系樹脂が塗布等されてパッ
ケージ108が形成されている。従って、パッケージ1
08を単に開封しただけでは、チップ102の裏面側し
か観察することができないので、集積回路の解析が不可
能となっている。
03を構成するエポキシ系樹脂や異方性導電性接着剤1
05等は、発煙硝酸や硫酸等を用いたエッチャントで除
去することが可能である。それゆえ、エッチャントによ
り上記エポキシ系樹脂等が剥離(除去)されてしまえ
ば、チップ102が単体として得られることになり、表
面側から観察することは勿論のこと、チップ102にプ
ローブを直接、接触させて電気特性を測定するといった
回路の解析まで、あらゆる解析が可能になってしまう。
103上に平坦な状態となるように固定されているチッ
プ102、即ち、パッケージされているチップ102の
厚さは200μm以上であるので、解析を行うために単
体として取り出した場合においても、チップ102は平
坦な状態を保持する。それゆえ、チップ102の集積回
路は、パッケージされていたときと同等の電気特性を示
して正常に動作する。
成やパッケージ方法では、エポキシ系樹脂等を剥離して
チップ102を単体として取り出すことにより、集積回
路等の解析を容易に行うことができるので、機密情報を
保持することができないという問題点を有している。
頼性や性能を向上させることに関して考慮がなされてお
り、同様に上記の公報ではパッケージ内でチップに圧
力を加えることによって性能を向上させることに関して
考慮がなされている。しかしながら、これら公報におい
ては、上述したチップの解析を阻止することに関しては
何ら考慮がなされていない。それゆえ、これら公報に記
載の技術では、チップを単体として取り出して集積回路
等の解析を行うことは容易である。尚、上記の公報に
記載の技術は、ひずみセンサに関するものであり、技術
分野が基本的に異なる上に、上述したチップの解析を阻
止することに関しては開示も示唆も全くなされていな
い。
のであり、その目的は、基板に固定されている半導体素
子の集積回路が解析されることを確実に阻止することが
可能な半導体装置およびその製造方法、即ち、半導体素
子に関する機密情報を確実に保持することができる半導
体装置およびその製造方法を提供することにある。
上記の課題を解決するために、集積回路を備える半導体
素子が基板に固定されてなる半導体装置において、上記
半導体素子は、平坦な状態となるように固定されている
と共に、平坦な状態においてのみ、正常に動作するよう
になっていることを特徴としている。
な状態においてのみ、正常に動作するようになってい
る。そのため、例えば半導体素子が基板から取り外され
る等して、平坦な状態が維持できなくなった場合には、
該半導体素子は、その電気特性に変化(変動)等が生じ
て正常に動作しなくなる。それゆえ、半導体素子の集積
回路が解析されることを確実に阻止することができるの
で、半導体素子に関する機密情報を確実に保持すること
ができる。
するために、上記の構成に加えて、上記半導体素子が基
板にフリップチップ実装されていることを特徴としてい
る。
路を解析するためには、半導体素子を基板から取り外さ
なければならない。ところが、基板から取り外される
と、半導体素子は、平坦な状態を維持できなくなるの
で、その電気特性に変化等が生じて正常に動作しなくな
る。それゆえ、半導体素子に関する機密情報を確実に保
持することができる。
するために、上記の構成に加えて、上記半導体素子は、
少なくともその裏面の一部が加工されることによってス
トレスが付与されており、半導体素子が基板から取り外
されたときに、上記ストレスによって該半導体素子の少
なくとも一部が変形するようになっていることを特徴と
している。
から取り外されたときに、ストレスによってその少なく
とも一部が変形するようになっている。それゆえ、電気
特性に変化等が生じるので、機密情報をより確実に保持
することができる。
するために、上記の構成に加えて、上記加工部位におけ
る半導体素子の厚さが50μm以下であることを特徴と
している。
以上の厚さを有する半導体素子は、基板から取り外され
たときに、薄層化された加工部位がストレスによってよ
り一層変形し易くなっている。それゆえ、機密情報をよ
り一層確実に保持することができる。
するために、上記の構成に加えて、上記半導体素子は、
トランジスタが密集して設けられたトランジスタ部を有
しており、上記ストレスによって該トランジスタ部の少
なくとも一部が凸状または凹状に変形するようになって
いることを特徴としている。
から取り外されたときに、ストレスによってトランジス
タ部の少なくとも一部が凸状または凹状に変形するよう
になっている。それゆえ、電気特性に変化等が生じるの
で、機密情報をより確実に保持することができる。
するために、上記の構成に加えて、上記半導体素子は、
平坦な状態においてのみ生じる平坦部位の電気特性を検
知して、集積回路の動作を制御する検知手段を備えてい
ることを特徴としている。
から取り外されて平坦な状態が維持できなくなると、そ
の電気特性に変化等が生じる。従って、検知手段が電気
特性の変化を検知することにより、集積回路の動作を制
御しなくなるので、該半導体素子は、正常に動作しなく
なる。それゆえ、半導体素子の集積回路が解析されるこ
とをより一層確実に阻止することができるので、機密情
報をより一層確実に保持することができる。
課題を解決するために、集積回路を備える半導体素子を
平坦な状態となるように基板に固定した後、半導体素子
が基板から取り外されたときに少なくともその一部が変
形するように、該半導体素子の少なくとも裏面の一部を
加工することによってストレスを付与することを特徴と
している。
板から取り外されたときに少なくともその一部が変形す
るように、ストレスが付与されている。そのため、半導
体素子は、基板から取り外されて平坦な状態が維持でき
なくなると、その電気特性に変化等が生じて正常に動作
しなくなる。それゆえ、半導体素子の集積回路が解析さ
れることを確実に阻止することができるので、半導体素
子に関する機密情報を確実に保持することができる半導
体装置を製造することができる。
課題を解決するために、上記の構成に加えて、上記加工
を、ダイシングによる研削、サンドブラストによる研
削、紙やすりによる研削、および、レーザービームの照
射による研削からなる群より選ばれる少なくとも一種の
手法で行うことを特徴としている。
導体素子にストレスを付与することができる。従って、
機密情報を確実に保持することができる半導体装置を容
易に製造することができる。
課題を解決するために、上記の構成に加えて、上記加工
部位における半導体素子の厚さを50μm以下にするこ
とを特徴としている。
以上の厚さを有する半導体素子における、薄層化された
加工部位を、ストレスによってより一層変形し易くする
ことができる。それゆえ、機密情報をより確実に保持す
ることができる半導体装置を容易に製造することができ
る。
積回路を備える半導体素子が、例えばパッケージ内にお
いて、平坦な状態となるように基板に固定されていると
共に、平坦な状態においてのみ、正常に動作するように
なっている。上記半導体素子は、少なくともその裏面の
一部が加工されることによってストレス(静的応力)が
付与されており、半導体素子が基板から取り外されたと
きに、上記ストレスによって該半導体素子の少なくとも
一部が変形するようになっている。従って、該半導体素
子は、例えば単体として取り出されることによって平坦
な状態が維持できなくなった場合には、その電気特性に
変化等が生じて正常に動作しなくなる。そして、本発明
にかかる半導体装置は、半導体素子が基板から取り外さ
れたときに、該半導体素子に湾曲等の変形を与えること
によってトランジスタや集積回路の電気特性に変化等が
生じることを利用して、半導体素子の特性や回路の解析
を防止するようになっている。本発明にかかる半導体装
置は、外部回路に実装されることによって使用される。
即ち、本発明は、トランジスタやIC(集積回路)、L
SI(大規模集積回路)等を変形させると、その電気特
性が変化する現象を、解析を防止すること等に幅広く利
用することを目的とするものであり、従って下記実施の
形態において述べるセンサや実装方法は、その一例に過
ぎない。尚、本発明において、「半導体素子が基板から
取り外された」状態とは、半導体素子の少なくとも一部
が基板から剥離した状態を示す。
ついて図1ないし図7に基づいて説明すれば、以下の通
りである。尚、本発明はこの形態に限定されるものでは
ない。
半導体装置1はパッケージ型であり、例えばエポキシ系
樹脂からなるパッケージ8内にシリコンからなる半導体
素子チップ(半導体素子、以下、単にチップと記す)2
を封止してなっている。上記チップ2は、例えばガラス
繊維にエポキシ系樹脂を含浸させてなるガラスエポキシ
基板(以下、単に基板と記す)3上に、異方性導電性接
着剤5を介して固定されている。また、チップ2の表面
に形成されたパッド部7のバンプ4は、基板3上に形成
された銅箔からなる配線部6に接続されている。従っ
て、半導体装置1はフリップチップ実装型の構成を備え
ている。上記チップ2の裏面2aには、チップ2がパッ
ケージ8から取り出されたときに、つまり、チップ2が
基板3から取り外されたときに、該チップ2が変形する
ように、所定の加工が施されることによって、その全面
にストレスが付与されている。尚、パッケージ8や基板
3、異方性導電性接着剤5等の材質は、特に限定される
ものではない。また、パッケージ8は必要に応じて設け
ればよい。即ち、半導体装置1はパッケージ型でなくて
もよい。さらに、半導体装置1の構成は、フリップチッ
プ実装型でなくてもよい。
ンジスタが密集して設けられているトランジスタ部21
と、トランジスタの電気特性を検知する検知手段が設け
られているセンサー部22と、IC(集積回路)或いは
LSI(大規模集積回路)等の回路構成が設けられてい
るLSI部23とを有している。トランジスタ部21に
設けられているトランジスタとしては、例えば、NMO
S(N型金属酸化物半導体)型の構成を備えたトランジ
スタが挙げられるが、特に限定されるものではない。同
様に、LSI部23に設けられている具体的な回路構成
は、特に限定されるものではない。尚、センサー部22
に設けられている検知手段については後述する。
般的に200μm以上の厚さを有する従来の半導体素子
と比較して、全体的に薄層化している。それゆえ、チッ
プ2は、基板3から取り外されたときに、加工部位であ
る裏面2aに付与されたストレスによって、より変形し
易くなっている。上記チップ2は、取り外されたときに
充分な変形が生じるように所定のストレスを付与するこ
とができ、かつ、平坦な状態のときに該チップ2上に設
けられているトランジスタやLSI等の機能に悪影響を
及ぼさない程度の厚さに薄層化されていればよく、従っ
て、その厚さは特に限定されるものではない。しかしな
がら、より具体的には、シリコンの強度から考慮して、
チップ2の厚さは50μm以下であることがより好まし
く、30μm〜50μmの範囲内であることがさらに好
ましい。チップ2の薄層化が上記範囲内でなされれば、
平坦な状態のときにトランジスタやLSI等の機能に悪
影響を及ぼすこと無く、かつ、基板3から取り外された
ときにチップ2に湾曲等の変形を確実に生じさせること
ができる。
少なくともトランジスタ部21とLSI部23との間に
配置されている。この理由は、後述するように、センサ
ー部22に設けられている検知手段が、トランジスタと
LSIとを電気的に接続するように設けられているため
である。上記検知手段は、トランジスタ部21が平坦な
状態においてのみ生じるトランジスタの特性、即ち、平
坦部位の電気特性を検知して、LSI部23のLSIの
動作を制御する一方、トランジスタ部21が変形する
(平坦な状態でなくなる)と、その電気特性の変化(変
動)を検知して、LSI部23のLSIの動作を制御し
なくなる機能を有している。尚、センサー部22の配設
位置は、トランジスタ部21とLSI部23との間に限
定されるものではなく、トランジスタ部21とLSI部
23を電気的に接続することができる配設位置であれば
よい。従って、トランジスタ部21、センサー部22お
よびLSI部23の位置関係は、特に限定されるもので
はない。
生ずるトランジスタの特性の変動について説明する。例
えば、トランジスタがNMOS型トランジスタであると
して、電流が流れる方向に対して垂直、かつチップ2表
面に対して垂直に、凸状に湾曲変形させるような応力
(外力)をトランジスタ部21に加えるとする。このと
き、湾曲面の半径をrとすると、r=10mmとなるよ
うにトランジスタ部21を湾曲させた状態で動作させれ
ば、チャネル電流が10%増加する。本実施の形態にお
いては、トランジスタ部21の湾曲変形に伴って生じる
トランジスタの上記電流値の変動を検知手段で検知し
て、LSIの動作の制御に利用する。
等のアナログ回路が挙げられる。このオペアンプは、ト
ランジスタ部21が平坦な状態から変形した場合に生じ
るトランジスタの特性の変動を検知するようになってい
る。該オペアンプとしては、具体的には、例えば、図3
に示すように、抵抗器RとコンパレーターCpとを備え
た構成の変形センサー25が挙げられる。検知手段とし
ての変形センサー25の構成の一例について、以下に説
明する。
はトランジスタ24に接続されており、他端はアース
(接地)されている。コンパレーターCpは、2つの入
力端子と1つの出力端子とを有している。入力端子の一
方は抵抗器Rとトランジスタ24とを接続する配線に接
続されており、入力端子の他方には所定電圧V2 が予め
印加されている。また、出力端子は、LSI部23(図
2)のLSI26に接続されている。上記所定電圧V2
は、トランジスタ部21(図2)が平坦な状態である場
合においてトランジスタ24に駆動電圧が印加されるこ
とによって発生する特性電圧V1 よりも高いか等しく、
かつ、トランジスタ部21が凸状に湾曲変形した場合に
おいて発生する特性電圧V1 よりも低くなるように、そ
の電圧が所定の値に設定されている。
ターCpからの信号を受信しないと動作しないように、
該LSI26の動作を阻止する動作阻止回路(図示せ
ず)が設けられている。これにより、LSI26は、コ
ンパレーターCpからの信号が無ければ動作しないよう
になっている。即ち、この動作阻止回路は、LSI26
のみに対して回路解析のためにプロービングが実施され
た場合においても、該LSI26が動作しないように阻
止する機能を有している。動作阻止回路は、上記機能を
有する構成となっていればよく、特に限定されるもので
はないが、例えばレジスタ等が好適である。或いは、動
作阻止回路の構成として、変形センサー25の電源およ
びアースを、LSI26と共通のパッドから採る構成と
することもできる。
駆動電圧が印加されると、該トランジスタ24に接続さ
れている抵抗器Rと、トランジスタ24に生じる特性電
流値Id との関係によって、上記特性電圧V1 が発生す
る。この特性電圧V1 は、コンパレーターCpの一方の
入力端子に印加される。該コンパレーターCpは、上記
特性電圧V1 と、他方の入力端子に予め印加されている
所定電圧V2 とを比較して、何れの電圧が高いかを判定
し、特性電圧V1 の方が低ければ(等しい場合も含む)
Low 信号を、高ければHi信号を出力端子からLSI26
へ出力する。そして、LSI26は、この変形センサー
25からのLow 信号またはHi信号に基づいて、その動作
が制御され、Low 信号を受信した場合にのみ、動作する
ようになっている。
下に説明する。チップ2のトランジスタ部21が平坦な
状態となるように基板3に固定されパッケージされてい
る場合(通常の状態)においては、トランジスタ24の
特性は正常であり、所定電圧V2 よりも特性電圧V1 の
方が低いか等しい(V1 ≦V2 )。従って、コンパレー
ターCpは、Low 信号をLSI26へ出力する。これに
より、LSI26は正常に動作する。
が基板3から取り外され、該チップ2のトランジスタ部
21がストレスにより凸状に湾曲変形している場合にお
いては、トランジスタ24の特性が変動して、上述した
ようにトランジスタ24に生じる特性電流値Id が増加
するので、所定電圧V2 よりも特性電圧V1 の方が高く
なる(V1 >V2 )。従って、コンパレーターCpは、
Hi信号をLSI26へ出力する。これにより、動作阻止
回路の働きによってLSI26は動作しなくなる。ま
た、この状態でLSI26に対してプロービングを実施
し、トランジスタ24に駆動電圧を印加しても、回路の
解析は不可能である。
にのみ限定されるものではなく、トランジスタ部21が
平坦な状態から変形した状態に変化することによって生
じる、トランジスタ24の特性電流値Id の変動を検知
することができる構成となっていればよい。具体的に
は、例えば、変形センサーは、或る特定の値若しくは範
囲の特性電流値を検知した場合にLSIを正常に動作さ
せる信号を該LSIへ出力する一方、それ以外の値若し
くは範囲の特性電流値を検知した場合または特性電流値
が検知できない場合に、LSIが動作しないように阻止
する信号(動作阻止信号)を該LSIへ出力するか、ま
たは、LSIを正常に動作させる信号を出力しない構成
となっていてもよい。さらに、変形センサーは、チップ
における上記トランジスタ部以外に、該チップがストレ
スにより変形することによって電気特性に変動が生じる
部位があれば、その部位の電気特性の変動を検知して、
LSIが動作しないように阻止する信号を該LSIへ出
力する構成となっていてもよい。従って、上記の部位が
ある場合には、チップにおける、ストレスにより変形す
る部位(電気特性が変動する部位)は、上記トランジス
タ部に限定されるものではなく、また、変形センサー
(検知手段)の配設位置も、センサー部に限定されるも
のではない。
ジスタを用いる代わりに、PMOS(P型金属酸化物半
導体)型の構成を備えたトランジスタを用いることもで
きる。PMOS型の構成を備えたトランジスタを用いた
場合においては、特性電流値Id の変動が逆になるの
で、例えばコンパレーターCpの判定基準を逆に設定す
ることにより、NMOS型の構成を備えたトランジスタ
を用いた場合と同様の効果を得ることができる。トラン
ジスタがPMOS型トランジスタであるとして、電流が
流れる方向に対して垂直、かつチップ2表面に対して垂
直に、凸状に湾曲変形させるような応力(外力)をトラ
ンジスタ部21に加えた場合には、例えば、湾曲面の半
径をrとすると、r=10mmとなるようにトランジス
タ部21を湾曲させた状態で動作させれば、チャネル電
流が10%減少する。
を、図4ないし図7を参照しながら、以下に説明する。
尚、以下の説明においては、チップ2の裏面2aの全面
を、ダイシングによる研削で以て加工する場合を例に挙
げることとする。
表面に形成されたパッド部7の位置に合うようにして、
配線部6から外部への出力配線が形成された基板3を製
造する。一方、チップ2表面のパッド部7に、金からな
るバンプ4を形成する。
異方性導電性接着剤5を塗布した後、該基板3の配線部
6と、チップ2のバンプ4との位置合わせを行いながら
重ね合わせることにより、基板3上にチップ2を載置す
る。その後、200℃程度に加熱しながら両者を押圧
(圧着)することにより、異方性導電性接着剤5の熱凝
固によってチップ2を基板3上に固定する。即ち、チッ
プ2を平坦な状態となるように基板3にフリップチップ
実装する。
ダイシングマシンの所定位置に装着する。そして、図5
および図6に示すように、上記チップ2の裏面2aを、
ダイシングマシンに装着されたダイシングブレード9を
用いて、チップ2の厚さが例えば50μm以下、より好
ましくは30μm〜50μmの範囲内となるように研削
する。ダイシングブレード9による研削は、裏面2aに
対して或る一定の方向(図5では紙面に垂直な方向)、
つまり、ストレスによる変形が生じ易いように、一方向
に行うことが好ましい。研削条件は、特に限定されるも
のではないが、ダイシングのステップ(研削によって生
じる溝の間隔)が短い方が、チップ2にストレスを付与
し易いので、より好ましい。また、必要に応じて、ダイ
シングブレード9による研削に先立ち、一般的な研磨等
の手法を採用することによって、チップ2全体の厚さを
或る程度薄く(例えば50μm程度に)しておいてもよ
い。上記研削加工により、即ち、裏面2aの全面を粗面
加工することにより、チップ2全体に所定のストレスを
付与することができる。尚、チップ2は、フリップチッ
プ実装された後に研削されるので、薄層化されてストレ
スが付与された後でも平坦な状態を維持している。ま
た、上記研削加工は、チップ2のトランジスタ24やL
SI26等のデバイスに悪影響を及ぼすことが無い(こ
のことは実験等を実施することによって確認してい
る)。
に限定されるものではなく、例えば上記のようにチップ
2全体であってもよく、また、例えばトランジスタ部2
1のみであってもよい。但し、本実施の形態にかかるチ
ップ2は、上述したように、トランジスタ24の電気特
性を変形センサー(検知手段)25で検知するようにな
っているので、少なくともトランジスタ部21がストレ
スによって変形するように薄層化されていることが好ま
しい。
用い、必要に応じて、エポキシ系樹脂によってチップ2
を封止することにより、パッケージ8を形成する。これ
により、半導体装置1が製造される。
ているので、基板3から取り外され、ストレスによって
一旦変形すると、例えば平坦な台を用いて真空吸着等の
手法を採用しても、完全に平坦な状態に戻ることは無
い。つまり、一旦変形したチップ2を完全に平坦な状態
に戻すことは不可能であり、また、変形した状態でLS
I26等の回路の解析を行うことも不可能である。
イシングによる研削にのみ限定されるものではない。該
加工方法としては、例えば、サンドブラストによる研削
や紙やすり(サンドペーパー)による研削等の物理的な
研削、或いは、レーザービームの照射による研削等の各
種手法を採用することができる。ダイシングによる研削
以外の幾つかの手法について、以下に説明する。
によってチップ2の裏面2aを加工する場合には、該研
削に先立ち、一般的な研磨等の手法を採用することによ
って、チップ2の厚さを或る程度薄く(例えば50μm
程度に)しておく。次に、チップ2が固定された基板3
を、レーザーマーカー装置(レーザービーム照射装置)
の所定位置に装着する。上記レーザービームとしては、
集束されたエネルギービームである集光性レーザービー
ムが好適であり、具体的には、例えば、YAG(イット
リウム・アルミニウム・ガーネット)を固体レーザーの
媒質として用いたレーザー光源から出射される集光性レ
ーザービームが挙げられる。そして、上記チップ2の裏
面2aを、例えば第2高調波が532nmであるレーザ
ービームを照射することによって、チップ2の厚さが例
えば50μm以下、より好ましくは30μm〜50μm
の範囲内となるように研削する。上記研削加工により、
裏面2aに無数の微細な窪み、つまり凹凸が形成される
ので、チップ2に所定のストレスを付与することができ
る。レーザービームの波長や研削条件(照射条件)は、
特に限定されるものではない。上記波長のレーザービー
ムは、チップ2のトランジスタ24やLSI26等のデ
バイスに悪影響を及ぼすことが無い(このことは実験等
を実施することによって確認している)。
によってチップ2の裏面2aを加工する場合には、該研
削に先立ち、上記と同様にして、チップ2の厚さを或る
程度薄くしておく。次に、チップ2が固定された基板3
を、サンドブラスト加工装置の所定位置に装着する。そ
して、上記チップ2の裏面2aを、例えば#1000
(約15μm)の大きさの炭酸カルシウム粒子をサンド
ブラスト粒子(砥粒)として用いて、チップ2の厚さが
例えば50μm以下、より好ましくは30μm〜50μ
mの範囲内となるように研削する。上記研削加工によ
り、裏面2aに無数の微細な窪み、つまり凹凸が形成さ
れるので、チップ2に所定のストレスを付与することが
できる。サンドブラスト粒子の種類や研削条件は、特に
限定されるものではない。上記炭酸カルシウム粒子は、
チップ2のトランジスタ24やLSI26等のデバイス
に悪影響を及ぼすことが無い(このことは実験等を実施
することによって確認している)。
によってチップ2の裏面2aを加工する場合には、該研
削に先立ち、上記と同様にして、チップ2の厚さを或る
程度薄くしておく。次に、チップ2の裏面2aを紙やす
りを用いて、チップ2の厚さが例えば50μm以下、よ
り好ましくは30μm〜50μmの範囲内となるように
研削する。上記研削加工により、裏面2aに無数の微細
な研削傷、つまり凹凸が形成されるので、チップ2に所
定のストレスを付与することができる。研削条件は、特
に限定されるものではないが、比較的粒度の粗い紙やす
りを用いる方が、チップ2にストレスを付与し易いの
で、より好ましい。上記紙やすりは、チップ2のトラン
ジスタ24やLSI26等のデバイスに悪影響を及ぼす
ことが無い(このことは実験等を実施することによって
確認している)。尚、紙やすりによる研削は、手作業で
行うため、慎重を期する必要性があるものの、最も簡便
な加工方法である。
について図8ないし図9に基づいて説明すれば、以下の
通りである。尚、説明の便宜上、前記実施の形態1の図
面に示した部材(構成)と同一の機能を有する部材(構
成)には、同一の符号を付記し、その説明を省略する。
半導体装置11は、裏面の全面に加工が施されたチップ
(前記実施の形態1のチップ2)に代えて、裏面12a
の一部に加工が施されたチップ12を有している。即
ち、図9に示すように、チップ12は、トランジスタ部
21が形成されている部位の裏面12aにのみ、加工が
施されている。そして、チップ12の薄層化は、トラン
ジスタ部21が形成されている部位のみがなされてお
り、その他の部位はなされていない。このため、チップ
12は、トランジスタ部21の厚さが例えば50μm以
下であり、センサー部22およびLSI部23の厚さが
例えば200μm以上である。従って、チップ12に
は、トランジスタ部21が形成されている部位にのみ、
ストレスが付与されていることになり、該チップ12
は、基板3から取り外されたときに、トランジスタ部2
1が形成されている部位のみがストレスによって変形す
るようになっている。半導体装置11におけるその他の
構成部材は、前記実施の形態1の半導体装置1と同一で
ある。
裏面12aの一部が粗面加工されているので、基板3か
ら取り外され、ストレスによって一旦変形すると、例え
ば平坦な台を用いて真空吸着等の手法を採用しても、チ
ップ12の厚さが均一ではないので、完全に平坦な状態
に戻ることは無い。つまり、一旦変形したチップ12を
完全に平坦な状態に戻すことは不可能であり、また、変
形した状態でLSI26等の回路の解析を行うことも不
可能である。即ち、裏面の全面に加工が施されたチップ
では、その厚さが均一であり全体が一様に湾曲変形する
ので、何らかの手法を採用することによって、完全に平
坦な状態に戻されてしまう可能性が考えられるが、上記
の構成のチップ12では、その厚さが均一ではないの
で、上記可能性は殆ど考えられない。
2は、少なくともその裏面12aの一部が加工されるこ
とによってストレスが付与されていればよい。従って、
上記加工を、例えば、ダイシングによる研削、サンドブ
ラストによる研削、紙やすりによる研削、および、レー
ザービームの照射による研削からなる群より選ばれる少
なくとも一種の手法で行う場合には、チップ12の裏面
12aの少なくとも一部に対して該手法を実施すればよ
い。また、チップ12は、基板3から取り外されたとき
に、上記ストレスによって少なくともその一部が変形す
るように、より好ましくはトランジスタ部21の少なく
とも一部が凸状または凹状に変形するようになっていれ
ばよい。
(11)は、以上のように、チップ2(12)が平坦な
状態となるように基板3に固定(例えば、フリップチッ
プ実装)されていると共に、平坦な状態においてのみ、
正常に動作するようになっている構成である。
って変形した場合には、チップ2(12)は、例えばト
ランジスタ部21等の電気特性に変化(変動)等が生じ
て正常に動作しなくなる。それゆえ、チップ2(12)
の集積回路が解析されることを確実に阻止することがで
きるので、チップ2(12)に関する機密情報を確実に
保持することができる。
ップ実装型でない場合においては、例えば、半導体素子
チップ(半導体素子)の周囲を全て(基板を含めて)、
同一の材質で覆うようにすればよい。または、半導体素
子チップの表面側を覆う材質よりもエッチャントに対す
るレートが高い材質を用いて、該半導体素子チップの裏
面側を覆うようにすればよい。これにより、エッチング
によって半導体素子チップの表面側を開封しようとして
も、該半導体素子チップの裏面側への回り込みが生じて
しまうので、半導体素子チップを取り外そうとしたとき
に、該半導体素子チップを変形させることができる。
の形態について図10ないし図16に基づいて説明すれ
ば、以下の通りである。尚、説明の便宜上、前記実施の
形態1の図面に示した部材(構成)と同一の機能を有す
る部材(構成)には、同一の符号を付記し、その説明を
省略する。
る半導体装置30はパッケージ型であり、例えばエポキ
シ系樹脂からなるパッケージ37内にシリコンからなる
半導体素子チップ(半導体素子、以下、単にチップと記
す)31を封止してなっている。上記チップ31は、ダ
イパッド(基板)32上に銀ペースト33を介して固定
されている。また、チップ31の表面に形成されたパッ
ド部35は、金線34を介してリード線36に電気的に
接続されている。従って、半導体装置30はワイヤーボ
ンディング型の構成を備えている。上記チップ31の裏
面31aには、チップ31がパッケージ37から取り出
されたときに、つまり、チップ31がダイパッド32か
ら取り外されたときに、該チップ31が変形するよう
に、所定の加工が施されることによって、その一部にス
トレスが付与されている。尚、パッケージ37やダイパ
ッド32等の材質は、特に限定されるものではない。
けるチップ2と同様に、トランジスタが密集して設けら
れているトランジスタ部と、トランジスタの電気特性を
検知する、コンパレーター等を備えた検知手段が設けら
れているセンサー部と、IC或いはLSI等の回路構成
が設けられているLSI部とを有している。本実施の形
態においては、チップ31は200μm以上の厚さを有
する一方、その一部が50μm以下、より好ましくは3
0μm〜50μmの範囲内に薄層化されている。それゆ
え、該チップ31は、ダイパッド32から取り外された
ときに、加工部位である裏面31aの一部に付与された
ストレスによって、変形し易くなっている。
例を、図11ないし図14を参照しながら、以下に説明
する。尚、以下の説明においては、チップ31の裏面3
1aの一部を、ダイシングによる研削で以て加工する場
合を例に挙げることとする。
うにして、ダイパッド32およびリード線36を備えた
リードフレーム38を製造する。ダイパッド32は、後
の工程でチップ31の裏面31aの少なくとも一部に加
工を施すことができるように、その一部が省略された、
いわゆる中抜き状態に形成されている。つまり、ダイパ
ッド32は、中抜き部32aを有している。
2上に銀ペースト33を塗布した後、該ダイパッド32
上にチップ31を位置合わせを行いながら載置する。そ
の後、160℃〜170℃程度に加熱しながら両者を押
圧(圧着)することにより、銀ペースト33の熱凝固に
よってチップ31をダイパッド32上に固定する。次い
で、チップ31のパッド部35とリード線36とを金線
34を用いて電気的に接続(ワイヤーボンディング)す
る。その後、所定の金型を用い、ダイパッド32の中抜
き部32a以外の部分、つまり、チップ31における、
加工を施すべき裏面31aの一部を除いた残りの部分
を、エポキシ系樹脂によって封止することにより、パッ
ケージ37の一部を形成する。
31を、ダイシングマシンの所定位置に装着する。そし
て、図13に示すように、上記チップ31の裏面31a
を、ダイシングマシンに装着されたダイシングブレード
を用いて、チップ31の厚さが例えば50μm以下、よ
り好ましくは30μm〜50μmの範囲内となるように
研削する。研削条件は、特に限定されるものではない。
これにより、チップ31の一部に所定のストレスを付与
することができる。尚、チップ31は、エポキシ系樹脂
によって封止された後に研削されるので、薄層化されて
ストレスが付与された後でも平坦な状態を維持してい
る。また、チップ31の裏面31aを加工する方法は、
ダイシングによる研削にのみ限定されるものではない。
特に限定されるものではないが、トランジスタの電気特
性を変形センサー(検知手段)で検知することができる
ように、少なくともトランジスタ部がストレスによって
変形するように薄層化されていることが好ましい。
を用い、エポキシ系樹脂によって上記加工が施されたチ
ップ31の裏面31aを封止することにより、パッケー
ジ37を完成する。これにより、半導体装置30が製造
される。
されているので、ダイパッド32から取り外され、スト
レスによって一旦変形すると、例えば平坦な台を用いて
真空吸着等の手法を採用しても、完全に平坦な状態に戻
ることは無い。つまり、一旦変形したチップ31を完全
に平坦な状態に戻すことは不可能であり、また、変形し
た状態でLSI等の回路の解析を行うことも不可能であ
る。
31がダイパッド32から取り外され、該チップ31の
トランジスタ部がストレスにより例えば凸状に湾曲変形
している場合においては、トランジスタ部のトランジス
タ24の特性が変動して、該トランジスタ24に生じる
特性電流値Id が増加するので、所定電圧V2 よりも特
性電圧V1 の方が高くなる(V1 >V2 )。従って、セ
ンサー部のコンパレーターCpは、Hi信号をLSI部の
LSI26へ出力する。これにより、動作阻止回路の働
きによってLSI26は動作しなくなる。また、この状
態でLSI26に対してプロービングを実施し、トラン
ジスタ24に駆動電圧を印加しても、回路の解析は不可
能である。
わゆる中抜き状態に形成されていないダイパッド42が
用いられている従来の半導体装置においては、チップ3
1を固定した後、該チップ31の裏面に加工を施すこと
ができない。これに対し、本実施の形態にかかる半導体
装置30は、チップ31を固定するダイパッド32が中
抜き部32aを有しているので、チップ31を固定した
後、該チップ31の裏面31aに加工を施すことができ
るようになっている。
半導体素子は、平坦な状態となるように固定されている
と共に、平坦な状態においてのみ、正常に動作するよう
になっている構成である。
った場合には、半導体素子は、その電気特性に変化(変
動)等が生じて正常に動作しなくなる。それゆえ、半導
体素子の集積回路が解析されることを確実に阻止するこ
とができるので、半導体素子に関する機密情報を確実に
保持することができるという効果を奏する。
記の構成に加えて、上記半導体素子が基板にフリップチ
ップ実装されている構成である。これにより、集積回路
を解析するために半導体素子を基板から取り外すと、半
導体素子は、平坦な状態を維持できなくなるので、半導
体素子に関する機密情報を確実に保持することができる
という効果を奏する。
記の構成に加えて、上記半導体素子は、少なくともその
裏面の一部が加工されることによってストレスが付与さ
れており、半導体素子が基板から取り外されたときに、
上記ストレスによって該半導体素子の少なくとも一部が
変形するようになっている構成である。これにより、電
気特性に変化等が生じるので、機密情報をより確実に保
持することができるという効果を奏する。
記の構成に加えて、上記加工部位における半導体素子の
厚さが50μm以下である構成である。これにより、よ
り一層変形し易くなっているので、機密情報をより一層
確実に保持することができるという効果を奏する。
記の構成に加えて、上記半導体素子は、トランジスタが
密集して設けられたトランジスタ部を有しており、上記
ストレスによって該トランジスタ部の少なくとも一部が
凸状または凹状に変形する構成である。これにより、電
気特性に変化等が生じるので、機密情報をより確実に保
持することができるという効果を奏する。
記の構成に加えて、上記半導体素子は、平坦な状態にお
いてのみ生じる平坦部位の電気特性を検知して、集積回
路の動作を制御する検知手段を備えている構成である。
これにより、半導体素子の集積回路が解析されることを
より一層確実に阻止することができるので、機密情報を
より一層確実に保持することができるという効果を奏す
る。
ように、集積回路を備える半導体素子を平坦な状態とな
るように基板に固定した後、半導体素子が基板から取り
外されたときに少なくともその一部が変形するように、
該半導体素子の少なくとも裏面の一部を加工することに
よってストレスを付与する構成である。
外されて平坦な状態が維持できなくなると、その電気特
性に変化等が生じて正常に動作しなくなる。それゆえ、
半導体素子の集積回路が解析されることを確実に阻止す
ることができるので、半導体素子に関する機密情報を確
実に保持することができる半導体装置を製造することが
できるという効果を奏する。
ように、上記の構成に加えて、上記加工を、ダイシング
による研削、サンドブラストによる研削、紙やすりによ
る研削、および、レーザービームの照射による研削から
なる群より選ばれる少なくとも一種の手法で行う構成で
ある。これにより、機密情報を確実に保持することがで
きる半導体装置を容易に製造することができるという効
果を奏する。
ように、上記の構成に加えて、上記加工部位における半
導体素子の厚さを50μm以下にする構成である。これ
により、より一層変形し易くすることができるので、機
密情報をより確実に保持することができる半導体装置を
容易に製造することができるという効果を奏する。
略の構成、および、該半導体装置が有する半導体素子チ
ップが取り外されて変形した状態を示す断面図である。
図である。
ている変形センサーの構成の一例を示す回路図である。
のであり、半導体素子チップが基板に固定された状態を
示す断面図である。
のであり、半導体素子チップの裏面を加工している状態
を示す断面図である。
のであり、半導体素子チップの裏面が加工された状態を
示す断面図である。
のであり、パッケージが形成された状態を示す断面図で
ある。
概略の構成、および、該半導体装置が有する半導体素子
チップが取り外されて変形した状態を示す断面図であ
る。
び、該半導体素子チップが変形した状態を示す断面図で
ある。
体装置の概略の構成、および、該半導体装置が有する半
導体素子チップが取り外されて変形した状態を示す断面
図である。
の構成を示す平面図である。
するものであり、半導体素子チップがダイパッドに固定
された状態を示す断面図である。
するものであり、半導体素子チップの裏面が加工された
状態を示す断面図である。
するものであり、パッケージが形成された状態を示す断
面図である。
の概略の構成を示す断面図である。
略の構成を示す平面図である。
概略の構成を示す断面図である。
Claims (9)
- 【請求項1】集積回路を備える半導体素子が基板に固定
されてなる半導体装置において、 上記半導体素子は、平坦な状態となるように固定されて
いると共に、平坦な状態においてのみ、正常に動作する
ようになっていることを特徴とする半導体装置。 - 【請求項2】上記半導体素子が基板にフリップチップ実
装されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項3】上記半導体素子は、少なくともその裏面の
一部が加工されることによってストレスが付与されてお
り、半導体素子が基板から取り外されたときに、上記ス
トレスによって該半導体素子の少なくとも一部が変形す
るようになっていることを特徴とする請求項1または2
記載の半導体装置。 - 【請求項4】上記加工部位における半導体素子の厚さが
50μm以下であることを特徴とする請求項3記載の半
導体装置。 - 【請求項5】上記半導体素子は、トランジスタが密集し
て設けられたトランジスタ部を有しており、上記ストレ
スによって該トランジスタ部の少なくとも一部が凸状ま
たは凹状に変形するようになっていることを特徴とする
請求項1ないし4の何れか1項に記載の半導体装置。 - 【請求項6】上記半導体素子は、平坦な状態においての
み生じる平坦部位の電気特性を検知して、集積回路の動
作を制御する検知手段を備えていることを特徴とする請
求項1ないし5の何れか1項に記載の半導体装置。 - 【請求項7】集積回路を備える半導体素子を平坦な状態
となるように基板に固定した後、半導体素子が基板から
取り外されたときに少なくともその一部が変形するよう
に、該半導体素子の少なくとも裏面の一部を加工するこ
とによってストレスを付与することを特徴とする半導体
装置の製造方法。 - 【請求項8】上記加工を、ダイシングによる研削、サン
ドブラストによる研削、紙やすりによる研削、および、
レーザービームの照射による研削からなる群より選ばれ
る少なくとも一種の手法で行うことを特徴とする請求項
7記載の半導体装置の製造方法。 - 【請求項9】上記加工部位における半導体素子の厚さを
50μm以下にすることを特徴とする請求項7または8
記載の半導体装置の製造方法。
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