KR100497054B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100497054B1
KR100497054B1 KR10-2001-0017199A KR20010017199A KR100497054B1 KR 100497054 B1 KR100497054 B1 KR 100497054B1 KR 20010017199 A KR20010017199 A KR 20010017199A KR 100497054 B1 KR100497054 B1 KR 100497054B1
Authority
KR
South Korea
Prior art keywords
chip
semiconductor element
semiconductor device
substrate
transistor
Prior art date
Application number
KR10-2001-0017199A
Other languages
English (en)
Other versions
KR20010095216A (ko
Inventor
야나가와에이지
나카노아키히코
오미토시노리
마츠모토히로노리
타케다타다오
운노히데유키
반히로시
Original Assignee
샤프 가부시키가이샤
니폰 덴신 덴와 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤, 니폰 덴신 덴와 가부시끼가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20010095216A publication Critical patent/KR20010095216A/ko
Application granted granted Critical
Publication of KR100497054B1 publication Critical patent/KR100497054B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 반도체 장치에서, LSI 회로를 포함한 칩은 평탄한 상태로 되도록 기판(3)에 고정(플립칩 실장)되어 있다. 칩의 LSI 회로는 칩이 평탄할 때에만 정상적으로 동작한다. 또한, 칩의 배면은 가공되어 있으며, 이에 따라 칩에 스트레스가 부여된다. 칩은 50μm 이하(또는 30μm∼50μm)의 박층화된 두께를 갖는다. 따라서, 칩이 기판으로부터 분리될 때, 칩은 스트레스에 의해 변형되어 평탄하지 않게 된다. 이 때문에, LSI 회로가 정상적으로 동작하지 않게 된다. 상기 방법에 의해, 본 반도체 장치에서는 일단 칩이 분리되면, LSI 회로에서의 어떠한 해석도 확실히 저지할 수 있다.

Description

반도체장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체소자가 기판에 고정되는 반도체장치와 그의 제조방법에 관한 것이다.
종래, 반도체 소자 칩(반도체 소자; 이하, "칩")은 집적 트랜지스터와 IC(집적회로) 또는 LSI(대규모집적)회로를 포함하여 개발되었다.
반도체장치에 적용할 때, 칩은 기판에 전형적으로 고정되고 나서 플라스틱 패키지 등에 밀봉되어, 외부환경으로부터 칩을 보호하며 사용시에 칩이 용이하게 취급된다.
트랜지스터를 집적한 회로(집적회로)를 갖는 칩을 포함하는 패키지형 반도체장치의 구성을 일례를 들어 설명한다.
도19는 패키지형 반도체장치(101)의 종래 구성을 나타내는 설명도이다. 상기 반도체장치(101)는, 칩의 정면이 기판(103)과 대향하도록 상기 칩(102)이 위치되는 플립칩 실장형이다. 에폭시 수지로 제조된 패키지(package)(108)는 칩(102)의 배면을 덮기 위해 제공되며, 이에 의해 칩(l02)을 밀봉한다.
칩(102)은 접착제(이방성 도전성 접착제)(105)에 의해 기판(103)에 고정된다. 상기 기판(103)은 유리섬유에 에폭시 수지를 함침시켜 만들어진 유리 에폭시로 구성된다.
칩(102)의 정면에, 집적회로(도시 안됨)와 패드부(107)가 제공된다. 패드부(107)는 기판(103)상의 동박으로 구성된 배선부(l06)에 접촉하기 위해 범프(104)를 포함한다.
다음, 상기 패키지형의 반도체 장치의 일반적인 제조방법을 설명한다.
우선, 외부 접촉을 위한 출력 배선을 포함하는 배선부(106)가 칩(102)상의 패드부(107)의 위치와 일치하는 위치에, 기판(103)상에 제공된다.
다음, 범프(104)는 칩(102)의 패드부(107)상에 금으로 제조되고, 다음 기판(103)상의 접착제(105)가 인가된다.
그 후, 배선부(106)와 범프(104)(패드부(107))가 그 위치에서 일치하도록 기판(103)과 칩(102)이 적층된다. 이에 의해 기판(103)상에 칩(102)을 설치한다.
그 후, 200℃ 정도로 가열하면서, 칩(102)과 기판(103)은 압착되어 서로 고정된다. 열에 의해 접착제(105)가 응고하여, 칩(102)을 기판(103)상에 고정시킨다. 칩(102)은 에폭시 수지에 의해 밀봉되어 패키지(108)를 형성한다.
일반적으로, 칩(102)은 200μm 이상의 두께를 가진다. 또한, 통상적으로, 칩(102)은 그 전기적 특성을 유지하도록 기판(103)상에 평탄하게(수평으로) 고정된다.
상기의 종류의 반도체 장치의 제조방법에 대해서는, 일본국 공개특허공보 제1999-238750호(공개일; 1999년 8월 31일), 일본국 공개특허공보 제1989-15957호(공개일 ; 1989년 1월 19일), 등에 구체적인 예가 개시되어 있다.
일본국 공개 특허 공보 제1999-238750호는 칩상의 패드부 부근으로부터 잔존하는 찌꺼기를 제거하고 패드부(금속)와 범프(금속)간의 밀착성을 개선함으로써 고 신뢰성의 플립칩 실장형 반도체 장치를 제조하는 방법을 개시한다.
일본국 공개 특허 공보 제1989-15957호는 NMOS형(N형 금속 산화물 반도체)소자의 칩을 기체나 액체와 함께 반도체 패키지에 밀봉하여, 기계적 압력(응력)이 기체나 액체를 사용하여 칩에 인가되어 NMOS 소자의 성능 향상을 위한 전류흐름을 증가시키는 방법을 개시한다.
반도체 소자에 직접적으로 관련된 기술은 아니나, 일본국 공개 특허 공보 제1989-15957호에 관련된 기술인 일본국 공개 특허 공보 제1993-93659호(공개일 ; 1993년 4월 16일)는 각종 저항 소자에 가해지는 스트레스에 의해 동작하는 변형 센서를 개시한다. 이와 같은 변형 센서는, 유리층의 변형에 의해 전기적 저항이 변화하는 것을 이용하는 것이다.
그런데, 도19의 플립칩 실장형 반도체 장치(101)는 칩(102)의 정면 상에 제공된 집적회로가 용이하게 관찰되지 않는 구조를 가진다.
즉, 상기와 같이, 기판(103)은 접착제(105)에 의해 칩(102)의 정면에 고정된다. 따라서, 칩(102)의 배면을 덮는 에폭시 수지 패키지(108)를 개봉함으로써 단지 칩(102)의 배면만을 볼 수 있어, 집적회로의 구조를 관찰 또는 해석 할 수 없다.
그러나, 기판(103)을 구성하는 에폭시 수지, 이방성 도전성 접착제(105) 등은 예컨대, 발연초산 또는 황산을 포함한 에천트를 사용하여 제거될 수 있다. 따라서, 기판(103)과 접착제(105)는 에천트를 사용하여 박리(제거)될 수 있고, 칩(102)은 다른 모든 부분으로부터 분리된다. 칩(102)은, 일단 분리되면, 어떤 종류의 분석도 하기 쉽고; 정면상의 집적회로를 관찰할 수 있으며, 그 전기적 특성은 직접 프로브(probe)를 접촉함으로써 측정 가능하다.
또한, 패키지(108)내의 기판(103)상에 평탄하게 고정되어 있는, 즉, 패키지화되어있는, 칩(102)은 200μm이상의 두께를 가진다. 따라서, 분석을 위해 다른 모든 부분으로부터 분리된 후에도, 칩(102)은 계속해서 평탄하고; 칩(102)상의 집적회로는, 패키지화되어있을 때와 동일한 전기적 특성을 나타내면서 정상적으로 동작한다.
따라서, 상기 종래의 반도체 장치(101)는, 다른 모든 부분으로부터 칩(102)을 분리하기 위해 에폭시 수지가 박리될 때, 그 구성이나 패키지 방법 때문에 그 집적회로 및 다른 부분의 분석이 매우 쉽게 된다. 이에 의해 기밀정보가 잘 유지될 수 없다는 문제가 발생한다.
여기서, 상기에서 언급된 일본국 공개 특허 공보 제1999-238750호 및 일본국 공개 특허 공보 제1989-15957호는 칩의 성능을 향상시키는 기술을 개시하나, 칩(집적회로)의 해석을 방지하는 방법에 대해서는 전혀 고려되고 있지 않다. 이 기술을 사용하여도, 칩을 단체(單體)로서 취출하여 집적회로 등의 해석을 행하는 것을 방지할 수 없다.
변형 센서에 관해, 상기 일본국 공개 특허 공보 제1993-93659호는 본 발명과는 다른 기술 분야에 기본적으로 속해 있고 분석으로부터 칩의 보호의 개시도 제안도 하지 않는다.
본 발명은 기판에 고정되어 있는 반도체 소자의 집적회로의 분석을 완전히 방지하는 반도체 장치 및 상기 반도체 장치의 제조방법, 즉, 반도체 소자에 대한 기밀정보를 확실히 방지하는 반도체 장치 및 상기 반도체 장치의 제조방법을 제공하는 목적을 가진다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 기판에 고정된, 집적회로를 포함하는 반도체 소자를 포함하고, 상기 반도체 소자는 평탄하게 고정되어 반도체 소자가 평탄할 때만 정상적으로 동작한다.
상기 구성에 따르면, 반도체 소자는 평탄할 때만 정상적으로 동작한다. 따라서, 예컨대, 반도체 소자가 기판으로부터 분리되는 결과로서 반도체 소자가 더 이상 그 평탄한 상태를 유지할 수 없을 경우, 상기 반도체 소자는 그 전기 특성에 최종 변화 등으로 인해 정상적으로 동작하지 않는다. 이에 의해 어떠한 해석도 반도체 소자의 집적회로 상에서 행해지는 것이 확실히 방지된다. 따라서, 반도체 소자에 관한 기밀정보는 안전하게 감추어질 수 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조방법은, 평탄한 상태가 되도록 집적회로를 포함한 반도체 소자를 기판에 고정한 후, 반도체 소자가 기판으로부터 분리되었을 때, 적어도 일부가 변형되는 스트레스를 형성하도록 반도체 소자의 배면의 적어도 일부를 가공하는 공정을 포함한다.
상기 구성에 따르면, 반도체 소자에는, 상기 반도체 소자가 기판으로부터 분리되었을 때, 적어도 일부가 변형되는 스트레스가 주어진다. 따라서, 반도체 소자가 기판으로부터 분리되어 더 이상 그 평탄한 형태를 유지할 수 없을 경우, 반도체 소자는 그 전기적 특성에서의 최종 변화등에 의해 정상적으로 동작하지 않는다. 이에 의해 어떠한 분석도 반도체 소자의 집적회로 상에서 행해지는 것이 확실히 방지된다. 따라서, 반도체 소자에 대한 비밀이 안전하게 감추어질 수 있는 반도체 장치가 제조될 수 있다.
본 발명의 본질과 장점을 보다 충분히 이해하기 위해, 첨부 도면과 결부된 상세한 설명을 이하 기술한다.
본 발명에 따른 반도체 장치(이하, "본 반도체 장치")는 집적회로를 가진 반도체 소자를 포함한다.
상기 반도체 소자는, 예컨대, 패키지내에 있어서 평탄한 상태로 되도록 기판에 고정되어 있다.
상기 반도체 소자는 평탄한 상태에 있어서만 정상적으로 동작한다. 즉, 상기 반도체 소자는, 평탄한 상태를 유지할 수 없을 경우에는, 트랜지스터나 집적회로의 전기적 특성의 변화 등을 일으켜, 정상적으로 동작하지 않도록 설정되어 있다.
또한, 상기 반도체 소자는 적어도 그 배면의 일부에 실시되는 가공에 의해, 스트레스(정적 응력)가 부여되고 있다. 본 반도체 장치의 기판으로부터 분리된 때에는, 더 이상 평탄화를 유지할 수 없고 상기 스트레스로 인해 적어도 부분적으로 변형(예컨대, 만곡)되도록 설정되어 있다.
따라서, 상기 반도체 소자가 모든 다른 부분으로부터 분리되고 상기 반도체 장치로부터 제거되었을 때, 반도체 소자는 스트레스로 인해 변형되어 더 이상 평탄한 상태를 유지할 수 없고, 정상적으로 동작하지 못한다.
본 반도체 장치가 상기 방법으로 특징 지워지기 때문에, 상기 반도체 소자가 기판으로부터 분리되었을 때, 반도체 소자는 변형되어 그 전기적 및 다른 특성이 변화되며, 이에 의해 정상적으로 동작할 수 없다. 상기 반도체 소자는, 분리되었을 때, 특성 및 회로 해석을 할 수 없다.
본 반도체 장치는 사용시 외부회로에 실장되어야 한다. 본 발명의 목적은 트랜지스터, IC(집적회로), 및 LSI(대규모집적회로)가 변형될 때 그들의 전기적 특성이 변화되는 현상을, 다양한 목적을 위해, 이용하는 것으로서, 목적중 하나는 상기 반도체 소자의 해석을 방지하는 것이다. 다음 실시예에서 기술되는 센서 및 설치 방법은 단지 예시적인 것이다.
본 발명에서, "기판으로부터 분리된 반도체 소자"란 반도체 소자중 적어도 일부가 기판으로부터 박리된 상태를 나타낸다.
〔실시예 l〕
본 발명에 따른 제1 실시예에 대해 설명한다. 본 발명의 범위는 결코 상기 실시예에 한정되지 않는다.
도1a를 참조하면, 본 실시예의 반도체 장치(1)는 패키지화된다, 즉, 패키지(8)내에 밀봉된 반도체 소자 칩(반도체 소자; 이하, "칩")(2)을 포함한다.
상기 반도체 장치(1)는 그 정면이 기판(3)을 바라보도록 칩(2)이 위치되는 플립칩 실장형이다. 에폭시 수지 또는 다른 재료로 구성된 패키지(8)는 칩의 배면에서 칩(2)을 덮도록 제공되어, 칩(2)을 밀봉한다.
유리 에폭시 기판으로 이루어지는 기판(3)은 칩(2)에 접촉하는 기판 측면에 동박으로 구성된 배선부(6)를 포함한다. 상기 기판(3)은, 예컨대, 유리 섬유에 에폭시 수지를 함침시켜 제조된다.
칩(2)은 실리콘으로 이루어지는 반도체 소자 칩이고 접착제(이방성 도전성 접착제)(5)에 의해 기판(3)상에 고정된다.
칩(2)의 표측면에는, 후술하는 전자회로부와 패드부(7)가 제공된다. 패드부(7)는 기판(3)상에서 배선부(6)에 접촉하는 범프(4)를 포함한다.
칩(2)의 배면(2a)에는, 칩(2)을 변형시키도록 하는 스트레스를 칩에 부여하기 위한 조면가공(粗面加工)이 실시되어 있다. 배면(2a)의 가공에 의해, 도1b에 나타난 바와 같이 칩(2)은 패키지(8)로부터 제거될 때(기판(3)으로부터 분리될 때) 스트레스로 인해 만곡된다.
전형적인 종래의 반도체 소자는 200μm 이상의 두께를 갖는다. 한편, 반도체 장치(1)의 칩(2)은 상기 조면 가공에 의해 50μm이하, 바람직하게는 30μm∼50μm의 두께를 갖는다. 따라서, 칩(2)은 종래의 반도체 소자보다 전체적으로 얇으며 기판(3)으로부터 분리될 때 가공된 배면(2a)에 가해진 스트레스에 의해 보다 쉽게 변형된다.
칩(2)의 정면상에 제공된 전자회로부에 대해 설명한다.
도2는 전자회로부의 구성을 나타내는 설명도이다. 도2에 도시된 바와 같이, 전자회로부는 트랜지스터부(21), 센서부(22) 및 LSI 회로부(23)를 포함한다.
트랜지스터부(21)는 트랜지스터(NMOS 형(N-형 금속 산화물 반도체))가 고밀도로 제공되는 부분이다. 센서부(22)는 검출부(검출수단; 상세히 후술됨)가 트랜지스터의 전기적 특성을 검출하기 위해 제공되는 부분이다. LSI 회로부(23)는 IC(집적회로) 또는 LSI(대규모집적)회로를 포함한 회로가 제공되는 부분이다.
트랜지스터부(2l)의 트랜지스터는 트랜지스터부(21)의 형태에 따른 전기적 특성을 나타낸다. 즉, 상기 트랜지스터는 트랜지스터부(21)가 평탄할 때(정상 기간)와 트랜지스터부(21)가 변형된 때(변형 기간)에 다른 전기적 특성을 갖는다.
칩(2)이 기판(3)으로부터 분리되고 스트레스로 인해 볼록하게 만곡될 때, 칩(2)의 정면 상에 제공된 트랜지스터부(21)도 같이 만곡된다. 따라서, 칩(2)이 기판(3)으로부터 분리될 때, 트랜지스터부(21)의 트랜지스터가 그 전기적 특성을 변화시키도록 반도체 장치(1)는 특징 지워진다.
이제, 트랜지스터부(21)가 변형할 때 발생되는 NMOS 트랜지스터의 전기적 특성의 변화에 대해 기술한다.
예컨대, 트랜지스터를 통한 전류 흐름에 대해 수직이고 칩(2)의 정면에 수직인 방향으로 볼록하게 만곡되도록, 스트레스(외력)가 트랜지스터부(21)에 가해지고, 그 결과, 트랜지스터부(21)의 정면은 실제로 스트레스로 인해 만곡되어, 10mm의 반경(r)을 가진 만곡된 표면을 형성한다. 상기 상황에서, 트랜지스터를 동작시키면, 그의 채널 전류가 10% 증가한다.
이와 같이, 트랜지스터는 트랜지스터부(21)의 형상에 따라 그의 전기적 특성이 변화된다.
센서부(22)의 검출부는 트랜지스터부(21)의 트랜지스터의 전기적 특성을 검출하여 검출결과에 따라 LSI 회로부(23)에 제공된 LSI 회로를 제어한다.
즉, 검출부는 정상 기간에서 트랜지스터에 의해 나타난 전기적 특성(트랜지스터부(21)의 평탄 부분에서 제공된 트랜지스터에 의해 나타남)을 검출하여 LSI 회로를 동작시키고, 변형 기간에서 트랜지스터에 의해 나타난 전기적 특성을 검출하여 LSI 회로의 동작을 정지시키도록 설정되어 있다.
상기의 방법에서, 반도체 장치(1)는, LSI회로의 동작 제어의 결과를 이용하기 위해, 검출부가 칩(2)(트랜지스터부(21))의 만곡에 의한 트랜지스터의 전기적 특성(전류, 전압, 등)의 변화를 검출하도록 특징 지워진다.
예컨대, OP-앰프 또는 다른 아날로그 회로가 검출부로서 사용된다. 상기 OP-앰프는 평탄한 트랜지스터부(21)가 변형할 때 형성되는 트랜지스터의 전기적 특성의 변화를 검출한다.
이제, 도3을 참조하여, 칩(2)의 전자회로부, 특히 변형 센서에 대한 구체적인 구성예가 기술된다. 도3에 나타난 바와 같이, 상기 전자회로부는 트랜지스터(24), 변형 센서(25), 및 LSI 회로(26)를 포함한다.
변형 센서(25)는 상기의 검출부로서, 동작하는 저항(R)과 비교측정기(Cp)를 포함한 OP-앰프이다. 도3에 나타난 바와 같이, 변형 센서(25)에서, 저항(R)은 트랜지스터부(21)(도2 참조)의 트랜지스터(24)에 그의 단부중 하나에서 접속되고 다른단부에서 접지된다.
비교측정기(Cp)는 2개의 입력 단자 및 1개의 출력 단자를 포함한다. 입력 단자중 하나는 저항(R)을 트랜지스터(24)에 연결하는 배선에 접속된다. 소정의 전압(V2)은 다른 입력 단자에 미리 인가된다. 출력단자는 LSI 회로부(23)(도2 참조)의 LSI 회로(26)에 접속된다.
상기 상황에서, 소정의 전압(V2)은 정상 기간에서 트랜지스터(24)의 특성 전압(V1) 이상이고, 변형 기간에서 트랜지스터(24)의 특성전압(V1)보다 낮다.
특성 전압(V1)은 트랜지스터에 구동 전압이 입력될 때 트랜지스터(24)가 발생하는 전압을 나타낸다. 트랜지스터(24)에 구동 전압이 입력될 때, 트랜지스터는 트랜지스터부(21)의 형태에 따라 값이 변화하는 특성 전류(Id)를 출력한다. 특성 전압(V1)의 값은 특성 전류(Id)와 트랜지스터(24)에 접속된 저항(R)에 의해 결정된다.
상기와 같이, 트랜지스터(24)의 특성 전류(Id)는 트랜지스터부(21)가 만곡됨에 따라 값이 증가하며, 이는 트랜지스터부(21)가 만곡됨에 따라 특성 전압(V1)이 증가함을 의미한다.
비교측정기(Cp)는 어느 쪽의 전압이 보다 높은가를 결정하기 위해 특성 전압(V1)과 소정의 전압(V2)을 비교한다. 그의 사양에 따라, 비교측정기(Cp)는 특성 전압(V1)이 소정의 전압(V2)이하라면 그의 출력 단자로부터 LSI 회로(26)로 로우 신호(동작 신호)를 출력하고, 한편, 특성 전압(V1)이 소정의 전압(V2)보다 높다면 LSI 회로(26)로 하이 신호를 출력한다.
LSI 회로(26)는 변형 센서(25)(비교측정기(Cp))의 출력 신호에 따라 LSI 회로(26) 자신의 동작을 제어하는 동작저지회로(27)를 포함한다.
상기 동작저지회로(27)는 LSI 회로가 변형 센서(25)로부터 로우 신호를 수용할 때 LSI 회로(26)를 동작시킨다. 한편, 상기 동작저지회로(27)는 변형 센서(25)로부터 하이 신호 또는 어떤 신호도 받지 못할 때 LSI 회로(26)의 동작을 금지시킨다. 즉, 사양에 따라, LSI 회로(26)는 변형 센서(25)로부터 로우 신호를 수용할 때만 동작이 허용된다.
다음, 칩(2)(트랜지스터부(21))의 상태에 따른 전자회로부의 동작에 대해 기술한다.
정상 기간에서, 즉, 트랜지스터부(21)가 평탄(평상 상태)하도록 칩(2)이 기판(3)에 고정되고 패키지화되었을 때, 트랜지스터(24)는 정상적인 전기적 특성을 나타낸다. 따라서, 소정의 전압(V2)은 특성 전압(V1) 이상이고(V1 ≤ V 2), 변형 센서(25)의 비교측정기(Cp)가 LSI 회로(26)로 로우 신호를 출력하게 한다. 이에 의해 LSI 회로(26)는 정상적으로 작동한다.
한편, 반도체 장치(l)의 패키지(8)가 오픈되고, 칩(2)이 기판(3)으로부터 분리될 때, 도1b 나타난 바와 같이, 칩(2)(및 트랜지스터부(21))은 스트레스로 인해 볼록하게 만곡된다.
이에 의해 트랜지스터(24)의 전기적 특성이 변화하고, 트랜지스터(24)는 증가된 값으로 특성 전류(Id)를 출력한다. 따라서, 특성 전압(V1)은 소정의 전압 (V2)보다 크게 되고(V1 > V2), 변형 센서(25)의 비교측정기(Cp)는 LSI 회로(26)로 하이 신호를 출력한다. 하이 신호를 받고, 동작저지회로(27)는 LSI 회로(26)의 동작을 정지시킨다.
상기와 같이, 반도체 장치(1)에서, 칩(2)이 기판(3)상에 평탄하게 고정된다(칩은 플립인 상태이다). 또한, 칩(2)이 기판(3)으로부터 분리될 때, 배면(2a)상에 행하여진 조면 가공의 결과로서 형성된 스트레스로 인해 변형된다.
상기 칩(2)은 평탄한 상태일 때 정상적으로 동작하고 변형되었을 때 정상적으로 동작하지 않는다. 즉, 칩(2)에서, 변형 센서(25)가 변형에 의해 트랜지스터(24)의 전기 특성에서의 변화를 검출하였을 때, 동작저지회로(27)가 LSI 회로(26)의 동작을 금지시킨다.
이에 의해 반도체 장치(1)에서, 칩(2)이 기판(3)으로부터 분리될 때 분석이 칩(2)의 LSI 회로(26)가 해석되는 것을 확실하게 방지한다. 따라서, 칩(2)에 대한 기밀정보를 안전하게 유지할 수 있다.
상기와 같이, LSI 회로(26)는 아무런 신호도 수신하지 않을 때 동작저지회로(27)에 의해 동작이 방지된다. 따라서, LSI 회로(26)는, 단독으로는 동작하지 않는다.(LSI 회로부(23)로부터 분리될 때); 상기의 상태에서 프로빙(probing)에 의한 회로의 어떤 해석도 가능하지 않다.
이제, 반도체 장치(1)의 제조방법에 대해 설명한다.
우선, 패드부(7)를 포함하여 200μm 이상의 두께를 갖는 칩(2)이 준비된다. 그 다음, 외부 접속을 위한 외부 배선을 갖는 배선부(6)는 칩(2)의 패드부(7)의 위치와 일치하는 위치에서, 기판(3)상에 제공된다. 이어서, 칩(2)의 패드부(7)상에 금으로 형성된 범프(4)가 제조된다.
도4에 나타난 바와 같이, 접착제(이방성 도전성 접착제)(5)가 기판(3)상에 도포된다. 그 후, 기판(3)과 칩(2)은 배선부(6)가 범프(4)(패드부(7))와 제 위치에서 일치하도록 쌓아올려지고, 이에 의해 기판(3)상에 칩(2)이 설치된다.
다음, 200℃ 정도에서 가열하면서 칩(2)과 기판(3)이 압착되고 서로 고정된다. 접착제(5)는 열에 의해 응고되고, 기판(3)상에 칩(2)을 고정시킨다. 상기 공정에 의해, 칩(2)은 기판(3)상에 평탄한 플립 상태로 설치된다.
칩(2)이 고정되는 기판(3)은 다이싱(dicing) 머신에서 소정의 위치에 장착된다. 도5 및 도6에 나타난 바와 같이, 칩(2)의 배면(2a)은 다이싱 머신에 제공된 다이싱 날(9)을 전체적으로 사용하여 연삭된다(조면 가공을 거침).
상기 연삭은 칩(2)의 두께를 50μm이하, 바람직하게는 30μm∼50μm의 범위로 줄이기 위해 행해진다.
또한, 상기 다이싱 날(9)에 의한 배면(2a)의 연삭은 어떤 일정한 방향(예컨대, 도5에 나타내진 지면에 수직인 방향)으로 행해지는 것이 바람직하다. 따라서, 칩(2)의 배면(2a)은 칩(2)이 스트레스로 인해 용이하게 변형되도록 연삭에 의해 형성된다.
배면(2a)의 전면 상에 행하여진 연삭 가공은 칩(2)을 전반적으로 보다 얇게 만들고, 소정의 스트레스가 칩(2) 전체에 가해지도록 한다.
다음, 도7에 나타난 바와 같이, 칩(2)은 소정의 금형을 사용하여 에폭시 수지에 의해 밀봉되어 패키지(8)를 형성한다. 이에 의해, 반도체 장치(1)의 제조가 완성된다.
상기의 방법으로, 칩(2)은 조면 가공을 거친 그의 배면(2a)을 가지며, 따라서, 일단 칩이 기판(3)으로부터 분리되고 스트레스로 인해 변형되면, 쉽게 평탄한 상태로 돌아오지 않는 구조를 가진다.
이에 의해, 상기 구조에서 칩(2)은, 예컨대, 평탄한 베이스 상으로 진공흡착에 의해서도 결코 평탄한 상태로 완전히 돌아오지 않는다. 즉, 일단 변형되면, 칩(2)은 결코 평탄한 상태로 완전히 돌아오지 않는다. 또한, 상기와 같이, 일단 칩(2)이 변형되면, 어떠한 해석도 LSI(26) 및 다른 회로 상에서 행해질 수 없다.
칩(2)은 플립칩 실장된 후 연삭된다. 따라서, 칩(2)은 박층화되어 스트레스가 부여된 후에도 반도체 장치(1)내에서 그의 평탄한 상태를 유지할 수 있도록 되어 있다.
다이싱 날(9)에 의한 연삭 가공는, 칩(2)의 트랜지스터(24) 및 LSI 회로(26)와 같은 장치에 악 영향을 주지 않고, 이는 실험과 다른 방법을 통해 확인된다.
다이싱 날(9)에 의한 연삭은 다이싱에 의해 형성된 공정(연삭에 의해 형성된 홈 간격)을 가능한 짧게 하도록 행해지는 것이 바람직하다. 짧은 공정은 스트레스가 칩(2)에 용이하게 가해지도록 한다.
또한, 다이싱 날(9)에 의한 연삭 이전에, 필요에 따라, 칩(2)을 전형적인 연삭 또는 다른 방법에 의해 전반적으로 어느 정도(예컨대, 50μm 정도)로 얇아지게 할 수 있다.
본 실시예에서, 다이싱 날(9)을 사용하여 칩(2)의 배면(2a)의 연삭이 어떤 일정한 방향(예컨대, 도5에 나타낸 지면에 수직인 방향)으로 행해진다; 그러나, 연삭은 스트레스로 인해 칩(2)의 변형이 생기기 쉽게 하는 모든 방향으로 행해지거나 둘 또는 이상의 다른 방향으로 행해질 수 있다.
본 실시예에서, 상기 연삭에 의해 형성된 공정은 가능한 짧게 된다; 그러나, 연삭조건은 특히 한정되지 않는다.
본 실시예에서, 다이싱 날(9)은 칩(2)의 전체 배면(2a)의 조면 가공에 사용된다; 그러나, 칩(2)의 어떤 부분이 얇게 되어야만 하는지에 대해서는 특정한 제한이 없다. 예컨대, 트랜지스터부(21)만 얇게 될 수 있다.
그러나, 칩(2)은, 상기와 같이, 변형 센서(25)를 사용하여 트랜지스터(24)의 전기적 특성을 검출한다. 따라서, 칩(2)은 적어도 트랜지스터부(21)가 스트레스로 인해 변형될 수 있는 방식으로 얇게 되는 것이 바람직하다.
본 실시예는 칩(2)의 배면(2a)이 전체적으로 다이싱에 의해서 연삭되는 경우를 나타낸다. 그러나, 칩(2)의 배면(2a)은 다이싱 이외의 방법으로 연삭될 수 있다. 모래 분사 또는 사포에 의한 물리적 연삭과 레이저 빔 조사 수단에 의한 가공의 예가 있다.
다이싱 이외의 연삭 방법을 이제 기술한다.
예컨대, 칩(2)의 배면(2a)이, 가공 전에, 레이저 수단에 의해 가공되면, 칩(2)은 전형적인 연삭 또는 다른 방법에 의해 어느 정도(예컨대, 50μm 정도) 얇아진다.
칩(2)이 고정된 기판(3)은 레이저 마커 장치(레이저 빔 조사 장치)의 소정의 위치에 장착된다. 레이저 빔은 수렴된 에너지 빔인 집광성 레이저 빔이 바람직하다. 특히, 상기 집광성 레이저 빔은, 예컨대, 고체 레이저 매질로서 YAG(이트륨 알루미늄 가네트)를 사용한 레이저 광원에 의해 생성될 수 있다.
칩(2)의 배면(2a)은, 예컨대, 532nm의 제2 고조파를 가진 레이지 빔의 조사에 의해 가공된다. 상기 가공의 결과로서, 수많은 미세한 요홈 또는 요철이 배면(2a)에 형성되고, 소정의 스트레스가 칩(2)에 가해지게 한다.
레이저 빔의 파장 또는 조사 조건에 특별한 제한은 없다. 그러나, 상기 특정 파장을 갖는 레이저빔은 칩(2)의 트랜지스터(24) 또는 LSI 회로(26)와 같은 장치에 악 영향을 주지 않고, 이는 실험과 다른 방법을 통해 확인된다.
다른 예로, 칩(2)의 배면(2a)이 연삭 전에 모래 분사에 의해 연삭된다면 칩(2)은 상기의 경우와 비슷하게 어느 정도 얇아진다.
칩(2)이 고정되어 있는 기판(3)은 모래 분사 가공 장치에서 소정의 위치에 장착되고, 칩(2)의 배면(2a)은 칩(2)이, 예컨대, 50μm이하, 바람직하게는 30μm∼50μm의 범위로의 두께를 가지도록 연삭된다. 연삭을 위해, 예컨대, #1000(약 15μm)의 탄산칼슘입자가 모래 분사 입자(그라인드(grind) 입자)로서 사용되는 것이 바람직하다.
상기 연삭 가공의 결과로서, 수많은 미세한 요홈 또는 요철이 배면(2a)상에 형성되고, 소정의 스트레스가 칩(2)에 가해지게 된다.
모래 분사 입자의 종류 또는 연삭 조건에 특별한 제한은 없다. 그러나, 상기의 탄산칼슘입자는 칩(2)의 트랜지스터(24) 및 LSI 회로(26)와 같은 장치에 악 영향을 주지 않고, 이는 실험과 다른 방법을 통해 확인된다.
한편, 다른 예로써, 칩(2)의 배면(2a)이 연삭 전에 사포에 의해 수동으로 연삭된다면, 칩(2)은 상기의 경우와 유사하게 어느 정도 얇아진다.
칩(2)의 배면(2a)은 칩(2)이, 예컨대, 50μm이하, 바람직하게는 30μm∼50μm의 범위로의 두께를 갖도록 사포를 사용하여 연삭된다. 상기 연삭 가공의 결과로서, 수많은 미세한 요홈 또는 요철이 배면(2a)상에 형성되고, 소정의 스트레스가 칩(2)에 가해지게 된다.
사포를 사용한 연삭에 특별한 조건은 없다. 그러나, 상대적으로 큰 입자 크기의 사포를 사용하는 것이, 칩(2)에 스트레스를 가하기 쉽기 때문에, 바람직하다. 사포의 사용은 칩(2)의 트랜지스터(24) 및 LSI 회로(26)와 같은 장치에 악 영향을 주지 않으며, 이는 실험과 다른 방법을 통해 확인된다.
사포에 의한 연삭은 수작업으로 향해지며 신중을 요한다. 그러나, 가장 쉬운 가공방법이다.
〔실시예2〕
본 발명에 따른 제2 실시예에 대해 이제 기술한다. 여기서, 편의상, 제1 실시예의부재와 동일의 기능을 갖고 상기 실시예에서 언급된 본 발명의 부재는 동일 참조 부호에 의해 표기되며, 그에 대한 설명은 생략된다.
도8a는 본 실시예의 반도체 장치(11)의 구성을 나타낸 설명도이다. 상기 도면에 나타낸 바와 같이, 반도체장치(11)는 칩(2)이 칩(12)으로 대치되었다는 점에서 반도체 장치(1)와 다르다.
도1a 및 1b에 나타난 바와 같이, 반도체장치(1)의 칩(2)은 조면 가공을 거친 그의 배면(2a)을 포함한다. 한편, 도8a 및 8b에 나타난 바와 같이, 반도체 장치(11)의 칩(12)은 조면 가공을 거친 그의 배면(12a)의 일부를 포함한다.
특히, 도9a 및 9b에 나타난 바와 같이, 칩(12)의 배면(12a)중 일부만, 즉, 트랜지스터부(21)의 배면 부분(트랜지스터부(21)에 대향하는 배면(12a)의 일부)만 조면 가공이 실시되어 있다. 다른 부분은 그대로 유지되고, 상기 부분만 얇아진다.
따라서, 칩(l2)은 트랜지스터부(21)(예컨대, 50μm이하까지)에서 얇아지고 센서부(22) 및 LSI 회로부(23)에서 동일한 두께(예컨대, 200μm이상)를 유지한다.
따라서, 칩(12)은 트랜지스터부(21)에서만 스트레스를 받아 기판(3)으로부터 분리될 때 스트레스로 인해 트랜지스터부(21)에서만 변형한다.
상기한 바와 같이, 칩(12)에 대해, 배면(12a)(트랜지스터부(21))의 일부만이 조면 가공을 거쳐, 균일하지 않은 두께가 된다. 칩(12)은 일단 기판(3)으로부터 분리되어 스트레스로 인해 변형하면, 평탄한 상태로 돌아가기 매우 어려운 구조를 가진다.
상기 구조에서 칩(12)은, 예컨대, 평탄한 베이스 상으로 진공흡착에 의해서도 평탄한 상태로 완전히 돌아오지 않는다. 즉, 칩(12)은, 일단 변형되면, 결코 평탄한 상태로 완전히 돌아오지 않는다. 또한, 상기와 같이, 일단 칩(12)이 변형되면, 어떤 해석도 LSI(26) 및 다른 회로 상에서 행해질 수 없다.
칩(12)의 배면(12a)의 일부만 조면 가공을 실시할 필요가 있으며, 상기 일부에 스트레스가 가해진다. 상기 가공는, 예컨대, 다이싱, 모래 분사, 및 사포에 의한 연삭 또는 레이저 빔 조사 수단에 의한 가공에 의해 행해질 수 있다.
칩(12)은, 기판(3)으로부터 분리될 때, 스트레스로 인해 적어도 부분적으로 변형될 필요가 있거나 바람직하게는 트랜지스터부(21)가 적어도 부분적으로 볼록 또는 오목하게 변형된다.
또한, 실시예1 및 2의 패키지(8), 기판(3), 이방성 도전성 접착제(5)등의 재질상에 특별한 제한은 없다. 패키지(8)는 요구될 때만 제공된다. 즉, 반도체 장치(1,11)는 패키지형이 아니다. 또한, 반도체 장치(1,l1)는 플립칩 실장형이 아니다.
칩(2)이 어느 정도 얇아지는지를 결정하는데 단지 두가지 요소가 고려될 필요가 있다: 최종 칩(2)이 기판(3)에서 분리되었을 때 충분히 변형하도록 소정의 스트레스를 받아야만 한다; 칩(2)상의 트랜지스터, LSI 회로, 및 다른 요소의 기능은 칩(2)이 평탄화될 때 악 영향을 받아서는 안된다. 따라서, 칩(2)의 두께상의 특별한 제한은 없다.
그러나, 특히, 실리콘의 강도를 고려하여, 칩은 50μm이하의 두께를 갖는 것이 바람직하고, 3Oμm∼5Oμm의 범위내가 보다 바람직하다.
상기 범위 내로 얇아지면, 칩(2)은 평탄할 때, 트랜지스터, LSI 회로, 및 다른 요소의 기능에 악 영향을 주는 것을 피할 수 있고, 기판(3)으로부터 분리될 때 확실히 원하는대로 변형(예컨대, 만곡)될 수 있다.
도2에 나타난 바와 같이, 칩(2)의 센서부(22)는 적어도 트랜지스터부(21)와 LSI 회로부(23)간에 위치하는 것이 바람직하다. 이는, 상기와 같이, 검출부가 트랜지스터를 LSI 회로에 전기적으로 접속하게 하기 위해 센서부(22)에 제공되기 때문이다.
그러나, 센서부(22)가 반드시 트랜지스터부(21)와 LSI 회로부(23)간에 위치해야되는 것은 아니고, 트랜지스터부(21)를 LSI 회로부(23)에 전기적으로 접속할 수 있는한 어느 곳에 위치되어도 된다. 따라서, 트랜지스터부(2l), 센서부(22), 및 LSI 회로부(23)의 상대적인 위치에 대한 특별한 제한은 없다.
도3에 나타난 LSI 회로(26)는 변형 센서(25)로부터 로우 신호를 수신할 때만 LSI 회로(26)를 동작시키는 동작저지회로(27)를 포함한다. 따라서, 상기 동작저지회로(27)는 LSI 회로(26)가 홀로 회로 해석을 위해 프로빙될 때만 LSI 회로(26)의 동작을 저지하는 기능을 가진다.
또한, 상기 동작저지회로(27)는 상기 기능을 가지도록 구성될 필요만이 있을 뿐 특정 방법으로 제한되지 않는다. 상기 동작저지회로(27)는, 예컨대, 저항으로 조립될 수 있다. 한편, 상기 동작저지회로(27)는 변형 센서(25)의 전원 및 접지가 LSI 회로(26)와 공통의 패드에 제공되도록 구성된다.
변형 센서(25)는 도3에 나타난 구성으로만 제한되지 않는다. 변형 센서(25)는 평탄한 트랜지스터부(21)의 변형으로 인한 트랜지스터(24)의 특성 전류(Id) 값의 변화를 검출할 수 있도록 구성될 필요가 있다.
특히, 예컨대, 변형 센서로서, 소정의 값(또는 소정범위 내)의 특성 전류를 검출했을 때, LSI 회로를 정상적으로 동작시키는 신호(동작 신호)를 LSI 회로에 공급하는 구성이 사용될 수 있다. 상기 소정의 값과 같지 않은 값(또는 소정의 범위를 벗어난 값)의 특성 전류를 검출하거나 특성 전류를 검출하지 못한 때, 상기 변형 센서는 LSI회로의 동작을 정지(금지)하는 신호(동작금지신호)를 LSI 회로에 공급하는 것이 바람직하다. 다른 바람직한 구성은 동작 신호의 공급을 정지시키 것이다.
스트레스에 의한 칩의 변형이 트랜지스터부 이외의 칩의 임의의 부분에서 전기적 특성의 변화를 일으킬 때, 상기 변화를 검출할 수 있는 변형 센서는 검출 수단으로서 사용된다. 상기의 경우, 변형 센서는 상기 부분에서 발생하는 전기적 특성의 변화를 검출하도록 구성되는 것이 바람직하고 LSI 회로가 동작하는 것을 방지하기 위해 신호를 LSI 회로로 공급한다.
이와 같이, 상기와 같은 부위가 있는 경우에는, 칩에 있어서의, 스트레스에 의해 변형하는 부위(전기적 특성이 변동하는 부위)는 트랜지스터부에 한정되는 것이 아니며, 또한, 변형 센서(검출부)의 배치 위치도 센서부에 한정되지 않는다.
〔실시예3〕
본 발명에 따른 제3 실시예를 기술한다. 여기서, 편의상, 제1 및 제2 실시예의 어느 하나의 부재와 동일한 기능을 갖고 상기 실시예에서 언급된 본 발명의 부재는 동일한 참조 부호로 표기하고, 그에 대한 설명은 생략한다.
도10a는 본 발명의 반도체 장치(30)의 구성을 나타내는 설명도이다. 상기 도면에서 나타난 바와 같이, 반도체 장치(30)는 에폭시 수지 패키지(37)내에 밀봉된 실리콘 반도체 소자 칩(반도체 소자; 이하, 간단히 "칩")(31)을 포함하는 패키지형이다.
칩(3l)은 실버 페이스트(33)에 의해 다이 패드(기판)(32)상에 고정된다.
이후에 상세히 기술되는 바와 같이 전자회로부와 패드부(35)가 칩(31)의 정면상에 제공된다. 패드부(35)는, 금선(34)을 통해 리드선(36)에 전기적으로 접속된다. 이와 같이, 반도체 장치(30)는, 와이어본딩형의 구조를 가진다.
칩(31)의 배면(31a)은 칩(3l)에 스트레스를 주기 위해 조면 가공을 거친다. 조면 가공의 결과로써, 칩(31)(특히, 가공된 부분)은 도10b에 나타난 바와 같이 패키지(37)로부터 제거될 때(다이 패드(32)로부터 분리될 때) 스트레스로 인해 볼록하게 만곡된다.
칩(31)은 200μm 이상의 두께를 갖고, 반면 조면 가공을 실시한 부분은 50μm이하로, 바람직하게는 30μm∼50μm의 범위로 얇게 된다. 따라서, 칩(31)(특히, 가공 부분)은 다이 패드(32)로부터 분리될 때 스트레스로 인해 용이하게 변형된다.
칩(31)의 정면 상에 제공된 전자회로부는 도2에 나타난 칩(2)상의 전자회로부와 유사한 트랜지스터부, 센서부, 및 LSI 회로부를 포함한다.
트랜지스터부는 트랜지스터가 고밀도로 제공된 부분이다. 센서부는 검출부(검출 수단)가 트랜지스터의 전기적 특성을 검출하기 위해 비교측정기와 다른 구성 요소와 함께 제공된 부분이다. LSI 회로부는 IC(집적회로) 또는 LSI(대규모 집적회로)를 포함한 회로도가 제공된 부분이다.
특히, 상기 전자회로부(적어도 트랜지스터부)는 칩(31)이 얇아진 부위에 제공된다.
이제, 반도체 장치(30)의 제조방법의 일례를 기술한다.
우선, 리드프레임(38)은 칩(31)의 설치 위치와 일치하는 위치에서 다이패드(32)와 리드선(36)을 포함하여 제조된다.
다이 패드(32)의 일부는 빈 공간을 형성하기 위해 생략된다. 따라서, 도11에 나타난 바와 같이, 다이 패드(32)는 칩(31)의 배면(31a)의 적어도 일부상에 다음의 공정에서 행해지는 가공시 내부 접근을 허락하기 위한 중공(32a)를 포함한다.
다음, 도12에 나타난 바와 같이, 실버 페이스트(33)는 다이패드(32)상에 도포된다. 다음, 칩(31)은 다이패드(32)에 정확히 위치된다. 다이패드(32)와 칩(31)은 160℃∼170℃정도에서 가열하는 동안, 압착되어 서로 고정된다. 실버 페이스트(33)는 열에 의해 응고하고, 칩(31)은 다이 패드(32)상에 고정된다.
칩(31)의 패드부(35)는 금선(34)에 의해 리드선(36)에 전기적으로 접속(와이어본딩)된다. 그 후, 중공(32a), 즉, 가공된 배면(31a)의 일부를 제외한 칩(31),를 제외한 다이 패드(32)를 에폭시 수지로 밀봉함으로써, 소정의 금형을 사용하여 패키지(37)의 일부가 형성된다.
그 후, 고정되고 밀봉된 칩(31)은 다이싱 머신의 소정의 위치에 장착된다. 칩(31)의 배면(31a)은 도13에 나타난 바와 같이 다이싱 머신에 제공된 다이싱 날을 사용하여 연삭된다. 연삭은 칩(31)의 두께를 50μm이하, 바람직하게는 30μm∼ 50μm의 범위로 하도록 행해진다. 연삭에 대한 특정한 조건은 없다.
상기 연삭 가공, 즉, 칩(31)의 배면(31a)의 일부의 두께를 조면 가공 및 박층화함으로써 소정의 스트레스가 칩(31)(특히, 가공된 부분)에 가해지도록 한다.
다음, 도14에 나타난 바와 같이, 가공된 칩(31)의 배면(31a)은 패키지(37)를 제조하기 위해 소정의 금형을 사용하여 에폭시 수지로 밀봉되고, 이에 의해 반도체 장치(30)의 제조는 완성된다.
상기와 같이, 칩(31)은 조면 가공이 실시된 배면(31a)을 포함한다. 따라서, 일단 다이 패드(32)로부터 분리되고 스트레스로 의해 변형되면, 칩(31)은, 예컨대, 평탄한 베이스 상의 진공흡착에 의해서도 평탄한 상태로 결코 완전히 돌아올 수 없다. 즉, 칩(31)은, 일단 변형되면, 결코 평탄한 상태로 완전히 돌아올 수 없다, 즉, 실시예1에서 언급되었듯이, 일단 칩(31)이 변형되면, 어떠한 해석도 LSI 및 다른 회로상에서 행하여질 수 없다.
특히, 다이 패드(32)로부터 칩(31)이 분리된 후 패키지(37)가 칩(31)으로부터 제거되면, 칩(31)(특히, 트랜지스터부)이 스트레스에 의해 볼록하게 만곡된다. 만곡은 트랜지스터부의 특성에 변화를 일으키며, 그 특성 전류(Id) 값을 증가시킨다. 따라서, 특성 전압(V1)이 소정의 전압(V2)보다 커진다(V1 > V2)
따라서, 센서부의 비교측정기(Cp)는 LSI 회로부에서 LSI 회로로 하이 신호를 출력하고, 동작저지회로(27)가 LSI 회로의 동작을 정지하게 한다. 상기 상태에서, 트랜지스터(24)로 구동전압 인가를 통해 LSI 회로상에 프로빙을 행하려는 시도는 성공적인 회로 분석을 가져오지 못한다.
칩(31)은 에폭시 수지로 밀봉된 후 연삭된다. 따라서, 칩(31)은 얇게 되어 스트레스를 받더라도 반도체 장치(30)내에 그 평탄한 상태를 유지할 수 있다.
도15 및 도16에 나타난 것처럼, 중공이 없는 다이 패드(42)를 가진 종래의 반도체 장치에서, 칩(31)의 배면은 칩(31)이 고정된 후 가공을 실시할 수 없다. 한편, 반도체 장치(30)에서, 칩(31)이 고정된 다이 패드(32)는, 칩(31)이 고정된 후 가공을 위해 칩(31)의 배면(31a)에 접근하는 중공(32a)를 갖는다.
실시예1∼3을 통해, 칩(2,l2,31)(트랜지스터부(21))은 볼록하게 만곡되는 것으로 기술되었다. 그러나, 이것이 유일한 가능성은 아니다. 한편, 기판으로부터 분리할 때, 칩이 변형되고 다른 형상(예컨대, 오목하게)을 갖는 가공을 거치게 된다.
또한, 실시예l∼3을 통해, 트랜지스터부(21)의 트랜지스터는 NMOS형(N형 금속 산화물반도체)이다. 그러나, 트랜지스터부(21)의 트랜지스터는 트랜지스터부 (21)가 변형될 때 그 전기적 특성(즉, 특성 전류(Id))이 변화하는 한, NMOS형에 제한되지 않는다. 마찬가지로, LSI 회로부(23)에 제공된 회로의 구체적인 구성에 특정한 제한은 없다.
예컨대, 트랜지스터부(2l)는 PMOS형(P형 금속 산화물 반도체)의 트랜지스터를 포함한다.
PM0S형의 트랜지스터의 경우, 특성 전류(Id)의 값은 반대로 변화한다; 따라서, 예컨대, 비교측정기(Cp)에 대한 판정기준을 반대로 설정함으로써, NMOS 트랜지스터와 동일한 효과가 나타난다.
특히, PMOS 트랜지스터가 사용될 때, 스트레스(외력)이 트랜지스터부(21)로 가해져서 트랜지스터부는 트랜지스터를 통과하는 전류 흐름에 수직이고 칩(2)의 정면에 수직인 방향으로 볼록하게 만곡되고, 그 결과, 트랜지스터부(21)는 실제로 스트레스에 의해 만곡하여, 반경 10mm를 갖는 만곡된 표면을 형성한다. 상기 상황에서, 트랜지스터가 동작하면, 채널 전류에서 10%의 감소를 나타낸다.
반도체 장치가 플립칩 실장형이 아니라면, 예컨대, 반도체 소자 칩(반도체 소자)은 동일한 재질로 주위의 모두가(기판을 포함) 피복될 필요가 있다. 한편, 반도체 소자 칩의 배면은 반도체 소자 칩의 정면을 덮는 재질보다 에천트에 대해 높은 비율을 가지는 재료로 덮여진다.
이에 의해, 반도체 소자 칩의 정면이 에칭에 의해서 개봉되면, 에천트는 또한 반도체 소자 칩의 배면에 도달하여 에칭하며, 이에 의해, 분리될 때 반도체 소자 칩이 변형되도록 한다.
실시예3의 패키지(37), 다이 패드(32), 및 다른 부재의 재질에 특정한 제한은 없다.
실시예3은 단지 칩(31)의 배면(31a)이 부분적으로 다이싱에 의해 연삭되는 경우를 언급한다; 그러나 칩(31)의 배면(31a)은 다이싱 이외의 방법에 의해 연삭될 수 도 있다.
또한, 칩(31)의 어떤 부분이 얇아져야 하는지에 대한 특정한 제한은 없다. 그러나, 칩(31)은 변형 센서(검출부)가 트랜지스터의 전기적 특성을 검출하도록 적어도 트랜지스터부가 스트레스로 인해 변형되도록 얇아지는 것이 바람직하다.
이하, 칩으로 제조되는 웨이퍼를 예로 들어 배면-연삭된(가공된) 칩이 만곡하는 이유에 대해 간단히 설명한다.
반도체 장치의 제조에서, 전형적으로, 칩 베이스 재질(즉, 실리콘)로 제조된 웨이퍼는 연마되고 수많은 칩으로 나뉘어져 이후 패키지화된다.
웨이퍼의 연마에 있어서는, 통상적으로, 초기에는 725μm 두께의 웨이퍼를, 약 200μm 내지 300μm의 두께로 하도록 행한다. 또한, 연마에는 숫돌을 사용한다(마지막은 #2000 정도의 숫돌을 사용한다).
도17은 연마에 의해 725μm의 원래의 두께로부터 얇게된 웨이퍼의 두께와 만곡(만곡의 정도)간의 관계의 측정 결과를 나타내는 그래프이다. 측정은 같은 사양을 가지는 지름 8인치의 두개의 원형 웨이퍼(■와●로 구분됨)상에서 행해진다.
웨이퍼의 만곡은 평면상에 설치된 웨이퍼상의 가장 높고 가장 낮은 점 사이의 차이(거리)로서 정의된다. 원형 웨이퍼는 돔과 같이 만곡되고, 만곡은 중앙부과 에지부간의 차이로서 정의된다.
도17의 그래프에서 나타난 바와 같이, 연마가 진행되고 웨이퍼가 얇아짐에 따라, 웨이퍼는 점점 더 만곡된다.
도l8은 에칭량과 연마면이 웨트 에치(wet etch)된 웨이퍼의 만곡간의 관계의 측정 결과를 나타내는 그래프이다. 측정은 같은 사양을 가지는 3개의 웨이퍼(◆, ■ 및 ●에 의해 구분됨)상에 행해진다.
도18의 그래프에 나타난 바와 같이, 미러(mirror) 표면을 형성하기 위해 연마면의 1μm 정도를 에칭함에 의해 만곡된 웨이퍼가 원래의 상태로 되돌아간다.
두 그래프(데이터)를 결합하여 고려하면, 매우 얇아(1μm 정도), 에칭에 의해 제거 가능한 스트레스를 받은 층은 연마(연삭)에 의해 웨이퍼 상에 형성되고, 웨이퍼가 만곡됨을 이해할 수 있다.
웨이퍼의 연마(연삭)는 다음 이유로 스트레스 층을 형성한다고 가정한다.
반도체 기재(칩의 기재, 전형적으로 실리콘)로 이루어지는 웨이퍼는 표면 결정이 정연히 맺어지는 한, 통상의 상태(스트레스를 받지 않은 상태)를 유지한다. 연마는 웨이퍼 표면에 손상을 주고, 결정을 연결하는 접속을 파괴하고, 정연한 결정 구조를 파괴한다. 연마를 거치고 이에 의해 상기 방법으로 결정 구조에서 파괴된 표면의 일부는 스트레스를 받은(파괴된) 층으로 된다.
이론적으로, 만곡과 스트레스간의 관계는 다음과 같이 표현된다.
σ=(E·h2)/((1-υ)·6·Rt)
여기서, E/(1-υ)는 Pa에서 웨이퍼의 탄성계수, h는 웨이퍼의 두께, t는 스트레스를 받은 층의 두께, R는 웨이퍼의 만곡에 따른 곡률 반경, 및 σ는 스트레스의 평균치이다.
만곡에 따른 곡률 반경은 만곡의 증가에 따라 감소한다. 따라서, 상기 식은 웨이퍼가 그 두께의 제곱에 반비례하여 만곡함을 보여준다. 이는 도17(관련된 하나의 변동 파라미터만 존재: 웨이퍼의 두께)에 나타난 측정 결과와 잘 일치한다. 본 발명은 스트레스를 받은 층에 의한 상기 만곡을 이용하고, 연마(연삭)는 다이싱, 모래 분사, 또는 사포에 의한 연삭(가공)에 의해 행해진다.
다이싱, 모래 분사 또는 사포에 의한 연삭은 상기 연마와 유사한 스트레스를 받은 층을 형성하고 이에 의해 웨이퍼는 만곡된다. 칩이 얇아지면(50μm이하), 칩은 보다 용이하게 만곡된다. 레이저 가공은 또한 유사한 스트레스를 받은 층을 생성한다.
상기와 같이, 본 발명에 따른 반도체 장치(본 반도체 장치)는, 기판으로부터 반도체 소자의 분리를 검출하기 위한 검출부 및 검출부가 기판으로부터 반도체 소자의 분리를 검출했을 때 반도체 소자의 동작을 저지하기 위한 동작 방지부를 포함하는, 기판에 고정된 반도체 소자를 포함한다.
본 반도체장치는 반도체 소자가 기판으로부터 분리된 경우(또는 분리되려고 할 때), 동작저지부가 반도체소자를 동작할 수 없게 하도록 구성된다. 즉, 본 반도체 장치에서는, 반도체 소자는 일단 기판으로부터 분리되면 정상적으로 동작하지 못한다.
이에 의해, 본 반도체 장치의 제조에 관련이 없는 어느 누구도 반도체 소자 의 상세한 해석을 행할 수 없고, 이에 의해 반도체 소자에 관한 기밀정보(즉, 집적회로의 동작 특성)를 확실히 안전하게 유지할 수 있다.
본 반도체 장치에서, 반도체 소자가 기판으로부터 분리되었을 때 변형되고, 검출부가 반도체 소자의 변형의 검출을 통해 기판으로부터 반도체 소자의 분리를 검출하는 것이 바람직하다. 이에 의해, 변형 센서를 검출부로 사용할 수 있어 반도체 장치를 용이하게 실현할 수 있다.
이 경우에 반도체 소자가 반도체 소자의 변형에 따라 변화하는 전기적 특성을 갖는 트랜지스터를 포함하고 검출부가 트랜지스터의 전기적 특성의 변화의 검출을 통해 반도체 소자의 변형을 검출하는 것이 더 바람직하다.
NMOS 및 PMOS 트랜지스터는 그들의 변형에 따라 전기적 특성을 변화시킨다. 따라서, 반도체 소자의 변형이나 분리는 변화의 검출을 통해 검출할 수 있다. 이에 의해 본 반도체 장치의 제공이 용이해진다.
이 경우에 검출부가 트랜지스터의 전기적 특성이 변화하지 않을 때에는 동작저지부에 동작 신호를 출력하며 트랜지스터의 전기적 특성이 변화할 때에는 동작 신호의 출력을 정지하며, 동작저지부가 동작 신호를 수신하는 동안만 반도체 소자의 동작을 저지하지 않는 것이 더욱 바람직하다. 이는 동작저지부의 동작이 용이하게 제어될 수 있게 한다.
본 반도체 장치에서 검출부 및 동작저지부 모두 반도체 소자상에 형성되거나 동작저지부가 반도체 소자상에 형성되는 것이 또한 바람직하다. 이에 의해, 반도체 소자가 기판으로부터 완전히 분리되어 본 반도체 장치로부터 분리되어도, 동작저지부에 의한 제어를 계속해서 용이하게 속행할 수 있다.
기판으로부터 분리되면 변형되도록, 반도체 소자를 기판에 고정하기 위해서는, 기판에 고정된 상태에서 반도체 소자를 변형시키도록 하는 스트레스를 반도체 소자에 제공하면 좋다. 상기 스트레스는 기판에 고정될 때 반도체 소자가 부분적으로 또는 전적으로 조면 가공을 거치게 함으로써 제공된다. 변형을 용이하게 하기 위해, 반도체 소자가 조면 가공을 거친 50μm이하(바람직하게는, 30μm∼50μm)의 박층화된 두께를 가지는 것이 바람직하다.
본 발명을 다르게 기술하면, 본 발명은, 예컨대, 반도체 소자가 기판으로부터 분리될 때 만곡되거나 만곡되지 않을 경우 변형하는 반도체 소자의 결과로써 트랜지스터, 집적회로 등의 전기적 특성에 발생하는 변화등을 이용하여 반도체 소자 및 회로의 특성 분석을 방지할 수 있는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 장치는 집적회로를 포함하는 반도체 소자는, 예컨대, 패키지내의 기판 상에 평탄하게 고정되고 반도체 소자가 평탄할 때만 정상적으로 동작하도록 되어 있다.
반도체 소자는 그 배면의 적어도 일부 상에 행해진 가공의 결과로써 스트레스(정적 스트레스)를 받고, 기판으로부터 분리될 때, 적어도 부분적으로 스트레스로 인해 변형한다. 따라서, 반도체 소자가 모든 다른 부재로부터 분리되고 더이상 그 평탄한 상태를 유지할 수 없을 때, 반도체 소자는 전기적 및 다른 특성에서 변화하고 정상적으로 작동하지 못한다. 본 발명에 따른 반도체 장치는 반도체 소자가 기판으로부터 분리될 때 만곡되거나 만곡되지 않을 경우 변형하는 반도체 소자의 결과로서 트랜지스터, 집적회로 등의 전기적 특성에 발생하는 변화 등을 이용하여 반도체 소자와 회로의 특성 해석을 방지한다.
도la 및 1b의 칩(2)은, 예컨대, 유리 섬유에 에폭시 수지를 함침시켜 형성된 유리 에폭시 기판(기판)(3)상에 접착제(이방성 도전성 접착제)(5)를 통해 고정된다. 칩(2)의 정면상에 제공된 패드부(7)의 범프(4)는 기판(3)상의 동박으로 제조된 배선부(6)에 접속되기 때문에, 반도체장치(l)는 플립칩 실장형이다.
칩(2)의 배면(2a)에는, 칩(2)이 패키지(8)로부터 제거될 때, 즉 칩(2)이 기판으로부터 제거되었을 때, 상기 칩(2)이 변형되도록, 소정의 가공을 실시함으로서 그 전체 면에 스트레스가 부여되어도 좋다.
도2의 센서부(22)의 검출부는 LSI 회로부(23)의 LSI 회로의 동작을 제어하기위해 트랜지스터부(21)가 평탄할 때만 나타나는 트랜지스터의 특성 또는 평탄 부분에 특유한 전기적 특성을 검출하는 기능과 또한 LSI 회로부(23)의 LSI회로의 동작 제어를 정지하기 위해 트랜지스터부(21)가 변형될 때(더이상 평탄하지 않음) 트랜지스터부(21)의 전기적 특성 변화를 검출하는 기능을 가진다.
도3의 변형 센서(25)는 칩(2)에서 제공된 검출 수단으로서 OP 앰프의 일례이다. 도3의 LSI 회로(26)는 비교측정기(Cp)로부터 신호를 수신하지 않는다면 동작하지 않도록, 상기 LSI 회로(26)의 동작을 저지하기 위한 동작저지회로(27)를 포함한다. 동작저지회로(27)의 제공에 의해 LSI 회로(26)가 비교측정기(Cp)로부터 신호를 수신하지 않는다면 LSI 회로(26)는 동작하지 않는다.
도3의 구성에서, 트랜지스터(24)가 구동전압을 수신할 때, 트랜지스터(24)에 접속된 저항(R)과 트랜지스터(24)를 통해 흐르는 특성 전류(Id)에 따라 특성 전압(V1)이 발생한다. 상기 특성 전압(V1)은 비교측정기(Cp)의 두개의 입력 단자의 하나에 인가된다. 상기 비교측정기(Cp)는 어느 쪽의 전압이 보다 높은지 결정하기 위해 특성 전압(V1)과 또 하나의 입력 단자에 미리 인가된 소정의 전압(V2)을 비교하고 특성 전압(V1)이 소정의 전압(V2) 이하이면 출력 단자로부터 LSI 회로(26)로 로우 신호를 출력하고, 한편, 특성 전압(V1)이 소정의 전압(V2)보다 높다면 출력 단자로부터 LSI 회로(26)로 하이 신호를 출력한다. LSI 회로(26)의 동작은 변형 센서(25)로부터의 로우 및 하이 신호에 의해 제어된다. 따라서, LSI 회로(26)는 로우 신호를 수신할 때만 동작한다.
한편, 도1a의 반도체 장치(1)의 제조에서 칩(2)을 기판(3)상에 실장하는 공정은 다음과 같다.
우선, 기판(3)은, 배선이 200μm이상의 두께를 갖는 칩(2)의 정면상에 제공된 패드부(7)와 제 위치에 일치하도록, 배선부(6)를 위한 외부 출력 배선을 포함하여 제조된다. 한편, 범프(4)는 칩(2)의 정면상의 패드부(7)상에 금으로 형성된다.
다음, 도4에 도시한 바와 같이, 기판(3)을 이방성 도전성 접착제(5)로 도포한 후, 기판(3)의 배선부(6)와 칩(2)상의 범프(4)의 위치를 맞추도록, 칩(2)을 기판(3)상에 중합시킨다. 다음, 200℃ 정도로 가열하면서, 칩(2)과 기판(3)을 압착하여 서로 고정한다. 접착제(5)는 열로 인해 응고하여, 칩(2)을 기판(3)상에 고정한다. 즉, 칩(2)은 기판(3)상에 평탄한 상태로 플립 실장된다.
또한, 도4∼도6에서 나타난 다이싱 날(9)에 의한 배면(2a)의 연삭은 어떤 일정한 방향으로(예컨대, 도5를 나타내는 지면(紙面)에 수직인 방향), 즉, 칩(2)이 스트레스로 인해 용이하게 변형되도록 일 방향으로 행해지는 것이 바람직하다.
칩(2)은 도4∼도6에서 나타난 바와 같이 다이싱 날(9)에 의한 연삭 가공의 결과로, 즉, 배면(2a)상에서 전반적으로 행해진 조면 가공의 결과로 소정의 스트레스를 부여할 수 있다.
반도체장치(11)는 칩을 제외하고, 실시예1의 반도체 장치(1)와 동일한 구성요소를 포함한다.
실시예2에 기술된 칩(12)은 적어도 그 배면(12a)의 일부를 가공함으로 인해 스트레스를 받을 필요가 있다. 따라서, 상기 가공이, 다이싱, 모래 분사 및 사포에 의한 연삭 및 레이저 빔 조사 수단에 의한 가공을 포함하는 그룹으로부터 선택되는 적어도 하나의 기술에 의해 행해진다면, 칩(12)의 배면(12a)의 적어도 일부는 가공될 필요가 있다. 칩(12)은 적어도 칩(12)의 일부가 변형되고, 보다 바람직하게는 기판(3)으로부터 분리될 때 스트레스로 인해, 적어도 트랜지스터부(21)의 일부가 볼록 또는 오목하게 변형되도록 할 필요가 있다.
실시예1 및 2의 반도체 장치(1,11)는 칩(2,12)이 기판(3)상에 평탄하게 고정되고(예컨대, 칩이 플립인 채로) 평탄할 때만 정상적으로 동작하도록 구성된다. 이에 의해, 칩(2,12)은, 기판(3)으로부터 분리되고 변형될 때, 예컨대, 트랜지스터부 (21)의 전기적 또는 다른 특성의 변화를 일으키고 정상적으로 동작하지 않는다. 따라서, 칩(2,l2)은 집적회로의 해석으로부터 보호되고, 칩(2,12)상의 기밀정보는 안전하게 유지된다.
상기 칩(31)은 실버 페이스트(33)에 의해 다이 패드(기판)(32)상에 고정된다. 칩(31)의 정면에 형성된 패드부(35)는 전기적으로 금선(34)을 통해 리드선(36)에 접속된다. 따라서, 반도체 장치(30)는 와이어본딩형의 구조를 가진다. 상기 칩(31)의 배면(3la)은 칩(31)이 패키지(37)로부터 제거될 때, 즉, 칩(31)이 다이 패드(32)로부터 분리될 때 칩(31)이 변형되는 방식으로 소정의 가공 결과로써 부분적으로 스트레스를 받는다.
실시예1의 칩(2)과 유사하게, 칩(31)은 트랜지스터가 고밀도로 제공되는 트랜지스터부, 트랜지스터의 전기적 특성을 검출하기 위해 검출 수단이 비교측정기 및 다른 구성요소와 함께 제공되는 센서부 및 IC 또는 LSI 회로를 포함하는 회로도가 제공되는 LSI 회로부를 포함한다. 본 실시예에서, 칩(31)은 200μm 이상의 두께를 가지며 부분적으로 50μm 이하, 보다 바람직하게는 30μm∼50μm의 범위로 얇아진다. 따라서, 상기 칩(31)은 다이 패드(32)로부터 분리될 때 가공 부분인 배면(31a)의 일부에 가해진 스트레스에 의해 용이하게 변형된다.
다이 패드(32)의 일부는 빈 공간을 형성하기 위해 생략된다. 따라서, 다이 패드(32)는 칩(31)의 배면(31a)의 적어도 일부상에 다음의 공정에서 행해지는 가공시 내부 접근을 허락하기 위해 중공(32a)를 포함한다.
또한, 연마(연삭)에 의해 웨이퍼(칩)상에 스트레스를 받은 층이 형성되며 웨이퍼가 만곡됨은 도17 및 18에서 나타난 데이터에 의해 확인되는 사실이다.
연마된 웨이퍼의 배면에는 연마상(硏磨傷)이 잔존한다. 손상된 반도체 베이스 재질(일반적으로, 실리콘)은 그 결정 구조를 파열시킨다. 실리콘은 결정이 정연히 맺어지는 한, 그 통상적인 상태를 유지할 수 있다. 그러나 손상된 실리콘에서는, 정연한 결정 구조는 결정 접속이 절단된 채 파열되고 파괴된다. 상기 파열된 부분이 스트레스를 받은 층이 되는 것으로 한다.
본 발명은 다음과 같이, 제1∼6의 반도체장치 및 제1∼3의 그의 제조방법을 통해 기술된다. 제1 반도체 장치는 집적회로를 가진 반도체 소자가 기판에 고정되고, 상기 반도체 소자가 평탄하게 고정되어 상기 반도체 소자가 평탄할 때만 정상적으로 동작하도록 구성된 반도체 장치이다.
상기 구성에 따라, 반도체 소자는 평탄할 때만 정상적으로 동작한다. 따라서, 반도체 소자가, 예컨대, 기판으로부터 반도체 소자가 분리됨으로써 더이상 그 평탄한 상태를 유지할 수 없을 경우, 반도체 소자는 그 전기적 특성에서 최종 변화 등으로 인해 정상적으로 동작하지 않는다. 이에 의해 어떠한 해석도 반도체 소자상의 집적회로 상에서 행해지는 것이 확실히 방지된다. 따라서, 반도체 소자에 대한 기밀 정보는 안전하게 유지될 수 있다.
제2 반도체 장치는 제1 반도체 장치에서, 반도체 소자가 플립칩 실장형이 되도록 구성된다.
상기 구성에 따르면, 반도체 소자의 집적회로의 분석을 행하기 위해, 반도체 소자는 기판으로부터 분리되어야만 한다. 그러나, 반도체 소자는, 일단 기판으로부터 분리되면, 더 이상 그 평탄한 상태를 유지할 수 없으며 그 전기적 특성에서의 최종 변화로 인해 정상적으로 동작하지 않는다. 따라서, 반도체 소자에 대한 기밀 정보는 안전하게 유지된다.
제3 반도체 장치는, 제1 및 제2 반도체 장치에 더하여, 반도체 소자는 배면의 적어도 일부가 가공됨으로써 스트레스가 부여되며, 반도체 소자가 기판으로부터 분리되었을 때, 상기 스트레스에 의해 적어도 일부가 변형되도록 구성된다.
상기 구성에 따르면, 반도체 소자는 기판으로부터 분리되었을 때, 스트레스로 인해 적어도 부분적으로 변형된다. 따라서, 전기적 특성에 변화가 생겨, 기밀 정보를 보다 확실히 유지할 수 있다.
제4 반도체장치는 제1∼제3 반도체 장치의 어느 하나에서, 반도체 소자는 가공 부위에서 50μm이하의 두께를 갖도록 구성된다.
상기의 구성에 따르면, 200μm이상의 전형적인 두께를 갖는 반도체 소자는, 기판으로부터 분리되었을 때, 박층화된 가공 부위가 스트레스에 의해 보다 변형하기 쉽도록 되어 있다. 따라서, 기밀정보를 보다 확실히 유지할 수 있다.
제5 반도체장치는 제l∼제4 반도체장치에서, 반도체소자가 트랜지스터가 고밀도로 제공되는 트랜지스터부를 포함하며, 상기 트랜지스터부는 스트레스로 인해 적어도 부분적으로 볼록 또는 오목하게 변형되도록 구성된다.
상기 구성에 따르면, 반도체 소자는 기판으로부터 분리될 때, 트랜지스터부가 스트레스에 의해 적어도 부분적으로 볼록 또는 오목하게 변형하도록 되어 있다. 따라서, 전기적 특성에 변화가 발생하여, 기밀 정보를 보다 확실히 유지할 수 있다.
제6 반도체 장치는, 제1∼제5 반도체 장치의 어느 하나에서, 반도체 소자가 집적회로의 동작을 제어하기 위해, 평탄부가 평탄할 때에만 평탄부에서 형성되는 전기적인 특성을 검출하기 위한 검출수단을 포함하도록 구성된다.
상기 구성에 따라, 반도체 소자는, 기판으로부터 분리된 결과로 그 평탄한 상태를 더 이상 유지할 수 없다면, 그 전기적 특성에 변화가 발생한다. 검출수단이 전기적 특성에 발생하는 변화를 검출하고 이로 인해 집적 회로의 동작 제어를 정지함으로써, 반도체 소자는 정상적으로 동작하지 못한다. 이에 의해 어떠한 분석도 반도체 소자상의 집적회로 상에서 행해지는 것이 더욱 확실히 방지된다. 따라서, 기밀 정보가 보다 안전하게 유지될 수 있다.
제1 반도체 장치의 제조방법은, 집적회로를 가진 반도체 소자를 평탄하게 하기 위해 기판에 고정한 후, 반도체 소자가 기판으로부터 분리될 때, 적어도 일부분이 변형되는 스트레스가 형성되도록 반도체 소자의 배면의 적어도 일부를 가공하는 공정을 포함한다.
상기의 구성에 따라, 반도체 소자에는 기판으로부터 분리될 때 적어도 일부가 변형되는 스트레스가 부여된다. 따라서, 반도체 소자가 기판으로부터 분리되고 더이상 그 평탄한 상태를 유지할 수 없을 경우, 반도체 소자는 그 전기적 특성에서의 최종 변화 등으로 인해 정상적으로 동작하지 않는다. 이에 의해 어떠한 해석도 반도체 소자상의 집적회로 상에서 행해지는 것이 확실히 방지된다. 따라서, 반도체 소자에 대한 기밀 정보가 안전하게 감추어 질 수 있는 반도체 장치가 제조될 수 있다.
제2 반도체 장치의 제조 방법은 제1 반도체 장치의 제조 방법에서, 가공 공정은, 다이싱, 모래 분사 및 사포에 의한 연삭 및 레이저 빔 조사 수단에 의한 가공을 포함하는 그룹으로부터 선택되는 적어도 하나의 기술에 의해 행해지도록 구성된다.
상기 방법에 따라, 반도체 소자에는 쉽고, 편리한 기술을 사용하여 스트레스가 부여된다. 따라서, 기밀 정보가 안전하게 유지될 수 있는 반도체 장치가 용이하게 제조될 수 있다.
제3 반도체 장치의 제조 방법은, 제1및 제2 반도체 장치의 제조 방법의 어느 하나에서, 가공 부위에서 50μm 이하의 두께를 포함하여 제조되도록 구성된다.
상기 방법에 따라, 200μm 이상의 전형적인 두께를 갖는 반도체소자는, 가공되고 이에 의해 얇아진 부분이 스트레스로 인해 보다 용이하게 변형되도록 제조된다. 따라서, 기밀 정보가 보다 안전하게 유지될 수 있는 반도체 장치가 용이하게 제조될 수 있다.
본 발명은 상기와 같이 기술되었으나, 여러 형태로 변형될 수 있음은 자명하다. 상기 변형이 발명의 정신과 범위로부터의 이탈로 간주되어서는 안되며, 모든 변형은 다음의 특허청구 범위내에 포함된다.
도1a는 본 발명에 따른 제1 실시예의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.
도1b는 반도체 장치로부터 반도체 소자 칩의 제거에 의해 변형된 도1a의 반도체 장치를 나타내는 단면도이다.
도2는 도1b의 반도체 소자 칩의 구성을 개략적으로 나타내는 평면도이다.
도3은, 예컨대, 도1b의 센서부에 제공된 변형 센서, 트랜지스터부에 제공된 트랜지스터, 및 반도체 소자 칩의 LSI 회로부에 제공된 LSI 회로의 구성을 나타내는 회로도이다.
도4는, 도1a의 반도체 장치의 제조 공정의 일례를 설명하는 것으로, 기판에 고정된 반도체 소자 칩을 나타내는 단면도이다.
도5는, 도1a의 반도체 장치의 제조 공정의 일례를 설명하는 것으로, 그 배면 에 가공되는 반도체 소자 칩을 나타내는 단면도이다.
도6은, 도1a의 반도체 장치의 제조 공정의 일례를 설명하는 것으로, 그 배면 에 가공된 반도체 소자 칩을 나타내는 단면도이다.
도7은, 도1a의 반도체 장치의 제조 공정의 일례를 설명하는 것으로, 패키지화된 반도체 소자 칩을 나타내는 단면도이다.
도8a는 본 발명에 따른 제2 실시예의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.
도8b는 반도체 장치로부터 반도체 소자 칩의 제거에 의해 변형된 도8a의 반도체 장치를 나타내는 단면도이다.
도9a는 도8b의 반도체 소자 칩의 가공 전 구성을 나타내는 설명도이다.
도9b는 변형된 도8b의 반도체 소자 칩을 나타내는 단면도이다.
도10a는 본 발명에 따른 제3 실시예의 반도체 장치의 구성을 개략적으로 나타내는 설명도이다.
도10b는 반도체 장치로부터 반도체 소자 칩의 제거에 의해 변형된 도10a의 반도체 장치를 나타내는 단면도이다.
도11은 도10a의 반도체 장치에서 리드프레임의 구성을 개략적으로 나타내는 평면도이다.
도12는, 도10a의 반도체 장치의 제조 공정의 일례를 참조하여, 다이 패드(die pad)에 고정된 반도체 소자 칩을 나타내는 단면도이다.
도13은, 도10a의 반도체 장치의 제조 공정의 일례를 참조하여, 그 배면 상에 가공된 반도체 소자 칩을 나타내는 단면도이다.
도14는, 도10a의 반도체 장치의 제조 공정의 일례를 설명하는 것으로, 패키지화된 반도체 소자 칩을 나타내는 단면도이다.
도15는 와이어본딩형의 종래의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.
도16은 도15의 반도체 장치의 리드프레임의 구성을 개략적으로 나타내는 평면도이다.
도17은 연마에 의해 725μm의 원래의 두께로부터 얇게 된 웨이퍼(칩의 기재로 이루어지는)의 두께와 만곡(만곡의 정도)간의 관계의 측정 결과를 나타내는 그래프이다.
도18은 에칭량과 연마면이 웨트 에치(wet etch)된 웨이퍼의 만곡간의 관계의 측정 결과를 나타내는 그래프이다.
도19는 플립칩(flipped chip) 실장형의 종래의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 소자가 기판에 고정되어 이루어지는 반도체 장치에 있어서,
    반도체 소자가 기판으로부터 분리된 것을 검출하기 위한 검출부; 및
    반도체 소자가 기판으로부터 분리된 것이 검출부에 의해 검출된 경우에, 반도체 소자의 동작을 저지하는 동작저지부를 포함하고,
    상기 검출부 및 상기 동작저지부는 반도체 소자상에 형성되어 있고,
    상기 반도체 소자는, 기판에 고정된 상태에 있어서, 반도체 소자를 변형시키도록 하는 응력을 받고 있고, 기판으로부터 분리되면, 이 응력에 의해 변형되고,
    상기 검출부는, 반도체 소자의 변형을 검출함으로써, 반도체 소자가 기판으로부터 분리된 것을 검출하고,
    상기 반도체 소자가, 기판에 플립칩 실장되어 있는 반도체 장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 반도체 소자는, 반도체 소자의 변형에 따라 전기적 특성에 변동이 일어나는 전기 변동 부위를 구비하고;
    상기 검출부는, 상기 전기 변동 부위에 있어서의 전기적 특성의 변동을 검출함으로써, 반도체 소자의 변형을 검출하도록 설정되어 있는, 반도체 장치.
  13. 제12항에 있어서, 상기 전기 변동 부위가, 반도체 소자의 변형에 따라 전기 적 특성이 변화하는 트랜지스터인 반도체 장치.
  14. 제13항에 있어서, 상기 트랜지스터는 NMOS형 또는 PMOS형의 트랜지스터인 반도체 장치.
  15. 제10항에 있어서, 상기 동작저지부는, 반도체 소자에 있어서의 집적회로의 동작을 저지하도록 설정되어 있는 반도체 장치.
  16. 삭제
  17. 삭제
  18. 제10항에 있어서, 상기 반도체 소자는, 기판에 고정된 상태에 있어서, 그의 적어도 일부가 조면(粗面) 가공되어 있는, 반도체 장치.
  19. 제18항에 있어서, 상기 반도체 소자는, 조면 가공되어 있는 부위의 두께가 50μm 이하로 되어 있는 반도체 장치.
  20. 제18항에 있어서, 상기 반도체 소자에 있어서의 조면가공되어 있는 부위의 두께가 30μm ∼ 50μm로 되어 있는 반도체 장치.
  21. 제10항에 있어서, 상기 반도체소자는, 평탄한 상태로 기판에 고정되어 있는 한편, 기판으로부터 제거된 경우에 만곡변형되도록 설정되어 있는 반도체 장치.
  22. 제13항에 있어서, 상기 검출부는, 트랜지스터의 전기적 특성에 변화가 없는 경우에 동작저지부에 대하여 동작신호를 검출하는 한편, 트랜지스터의 전기적 특성이 변화한 경우에, 동작신호의 출력을 정지하도록 설정되어 있고,
    동작저지부는, 동작신호를 수신하고 있을때만, 반도체소자의 동작저지를 회피하도록 설정되어 있는 반도체 장치.
  23. 제13항에 있어서, 상기 트랜지스터의 전기적 특성은, 트랜지스터의 특성전류치인 반도체 장치.
  24. 삭제
  25. 반도체 소자가 기판에 고정되어 이루어지는 반도체 장치의 제조방법에 있어서, 반도체 소자가 기판으로부터 분리된 것을 검출하기 위한 검출부; 및 반도체 소자가 기판으로부터 분리된 것이 검출부에 의해 검출된 경우에, 반도체 소자의 동작을 저지하는 동작저지부를 포함하는 반도체장치의 제조방법으로,
    상기 검출부 및 동작저지부를 구비하는 반도체 소자를 기판에 고정하는 고정공정을 포함하고,
    상기 검출부가, 반도체 소자의 변형을 검출함으로써, 반도체소자가 기판으로부터 분리된 것을 검출하도록 설정되어 있고,
    기판으로부터 분리된 반도체소자를 변형시키는 응력을 반도체소자에 부여하기 위해, 반도체소자의 이측면을 조면가공하는 조면가공 공정을 포함하고,
    상기 반도체 소자가, 기판에 플립칩 실장되어 있는, 반도체장치의 제조방법.
  26. 삭제
  27. 제25항에 있어서, 상기 조면가공 공정을, 다이싱에 의한 연삭, 모래 분사에 의한 연삭, 사포에 의한 연삭, 및 레이저 빔 조사 수단에 의한 가공을 포함하는 그룹으로부터 선택되는 적어도 하나의 기술로 행하는, 반도체 장치의 제조 방법.
  28. 제25항에 있어서, 상기 조면가공 공정은, 가공부위에 있어서의 반도체소자의 두께를 50μm 이하로 하도록 설정되어 있는, 반도체 장치의 제조 방법.
KR10-2001-0017199A 2000-03-31 2001-03-31 반도체장치 및 그의 제조방법 KR100497054B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000098431A JP3553457B2 (ja) 2000-03-31 2000-03-31 半導体装置およびその製造方法
JP2000-098431 2000-03-31

Publications (2)

Publication Number Publication Date
KR20010095216A KR20010095216A (ko) 2001-11-03
KR100497054B1 true KR100497054B1 (ko) 2005-06-27

Family

ID=18612913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0017199A KR100497054B1 (ko) 2000-03-31 2001-03-31 반도체장치 및 그의 제조방법

Country Status (5)

Country Link
US (1) US6759722B2 (ko)
EP (1) EP1139424A3 (ko)
JP (1) JP3553457B2 (ko)
KR (1) KR100497054B1 (ko)
TW (1) TW495932B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10106836B4 (de) 2001-02-14 2009-01-22 Infineon Technologies Ag Integrierte Schaltungsanordnung aus einem flächigen Substrat
WO2003088354A2 (de) * 2002-04-15 2003-10-23 Schott Ag Verfahren zur herstellung eines kopierschutzes für eine elektronische schaltung und entsprechendes bauteil
US7476816B2 (en) * 2003-08-26 2009-01-13 Allegro Microsystems, Inc. Current sensor
US20060219436A1 (en) * 2003-08-26 2006-10-05 Taylor William P Current sensor
US7709754B2 (en) * 2003-08-26 2010-05-04 Allegro Microsystems, Inc. Current sensor
JP4462903B2 (ja) 2003-11-18 2010-05-12 パナソニック株式会社 半導体ウェハ
US7390688B2 (en) * 2005-02-21 2008-06-24 Casio Computer Co.,Ltd. Semiconductor device and manufacturing method thereof
US20070279053A1 (en) * 2006-05-12 2007-12-06 Taylor William P Integrated current sensor
TWI309880B (en) * 2006-09-11 2009-05-11 Siliconware Precision Industries Co Ltd Semiconductor chip and package structure and fabrication method thereof
US8093670B2 (en) 2008-07-24 2012-01-10 Allegro Microsystems, Inc. Methods and apparatus for integrated circuit having on chip capacitor with eddy current reductions
US20110133732A1 (en) * 2009-12-03 2011-06-09 Allegro Microsystems, Inc. Methods and apparatus for enhanced frequency response of magnetic sensors
CN103430281B (zh) * 2011-07-21 2017-06-13 新东工业株式会社 用于半导体元件的基板的处理方法
US8629539B2 (en) 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US9666788B2 (en) 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
KR101830470B1 (ko) 2012-03-30 2018-02-20 신토고교 가부시키가이샤 반도체 소자용 기판의 휨 교정 장치 및 휨 교정 방법
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
US9190606B2 (en) 2013-03-15 2015-11-17 Allegro Micosystems, LLC Packaging for an electronic device
US9411025B2 (en) 2013-04-26 2016-08-09 Allegro Microsystems, Llc Integrated circuit package having a split lead frame and a magnet
DE102016121732A1 (de) * 2016-10-28 2018-05-03 First Sensor Lewicki GmbH Verfahren zur Entnahme eines elektronischen Bauteils aus einem Gehäuse und Vorrichtung hierzu
US10991644B2 (en) 2019-08-22 2021-04-27 Allegro Microsystems, Llc Integrated circuit package having a low profile
US11800813B2 (en) 2020-05-29 2023-10-24 Allegro Microsystems, Llc High isolation current sensor
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0884778A2 (en) * 1997-05-15 1998-12-16 Nippon Telegraph and Telephone Corporation Semiconductor chip and method of manufacturing the same
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467342A (en) * 1982-07-15 1984-08-21 Rca Corporation Multi-chip imager
JPS6415957A (en) 1987-07-10 1989-01-19 Hitachi Ltd Package
JPH0593659A (ja) 1990-10-29 1993-04-16 Matsushita Electric Ind Co Ltd ひずみセンサおよびその製造法
US5264699A (en) * 1991-02-20 1993-11-23 Amber Engineering, Inc. Infrared detector hybrid array with improved thermal cycle reliability and method for making same
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
TW278212B (ko) * 1992-05-06 1996-06-11 Sumitomo Electric Industries
FR2727227B1 (fr) 1994-11-17 1996-12-20 Schlumberger Ind Sa Dispositif de securite actif a memoire electronique
FR2727226B1 (fr) * 1994-11-17 1996-12-20 Schlumberger Ind Sa Dispositif de securite actif a memoire electronique
US5960319A (en) 1995-10-04 1999-09-28 Sharp Kabushiki Kaisha Fabrication method for a semiconductor device
US6015462A (en) * 1997-09-30 2000-01-18 Semitool, Inc. Semiconductor processing workpiece position sensing
US5986316A (en) * 1997-11-26 1999-11-16 Denso Corporation Semiconductor type physical quantity sensor
JP4130706B2 (ja) 1998-02-23 2008-08-06 ソニー株式会社 バンプ製造方法および半導体装置の製造方法
US6352073B1 (en) * 1998-11-12 2002-03-05 Kabushiki Kaisha Toshiba Semiconductor manufacturing equipment
US6441396B1 (en) * 2000-10-24 2002-08-27 International Business Machines Corporation In-line electrical monitor for measuring mechanical stress at the device level on a semiconductor wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
EP0884778A2 (en) * 1997-05-15 1998-12-16 Nippon Telegraph and Telephone Corporation Semiconductor chip and method of manufacturing the same

Also Published As

Publication number Publication date
US6759722B2 (en) 2004-07-06
EP1139424A3 (en) 2003-10-22
US20010028115A1 (en) 2001-10-11
EP1139424A2 (en) 2001-10-04
JP3553457B2 (ja) 2004-08-11
TW495932B (en) 2002-07-21
JP2001284402A (ja) 2001-10-12
KR20010095216A (ko) 2001-11-03

Similar Documents

Publication Publication Date Title
KR100497054B1 (ko) 반도체장치 및 그의 제조방법
US6051877A (en) Semiconductor device and fabrication method
KR0143951B1 (ko) 플라스틱으로 팩키지된 모듈로부터 원래의 반도체 칩을 복구하는 방법
US7427811B2 (en) Semiconductor substrate
US6762074B1 (en) Method and apparatus for forming thin microelectronic dies
US20030016511A1 (en) Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface
KR20030045612A (ko) 반도체 모듈과 그 제조 방법 및 ｉｃ 카드 등을 위한 모듈
KR20010107773A (ko) 반도체 장치 및 액정모듈
US6303471B1 (en) Method of manufacturing semiconductor device having reinforcing member and method of manufacturing IC card using the device
JP3449796B2 (ja) 樹脂封止型半導体装置の製造方法
US20080217791A1 (en) Semiconductor device
JP2000293651A (ja) 半導体装置
JP4637761B2 (ja) 半導体装置およびその製造方法
Feil et al. Ultra thin ICs and MEMS elements: techniques for wafer thinning, stress-free separation, assembly and interconnection
KR100366932B1 (ko) 반도체 장치 및 그의 제조 방법
JP2001085453A (ja) 半導体装置の製造方法
US7088006B2 (en) Integrated circuit arrangement
US20030127716A1 (en) Single layer wiring bond pad with optimum AL film thickness in Cu/FSG process for devices under pads
KR20100093356A (ko) 퓨즈박스를 구비한 반도체 장치의 제조방법
JP2003108949A (ja) 認証システム及び半導体装置
Bock et al. Thin Chips for Flexible and 3D-Integrated Electronic Systems: Thinning, Dicing, Handling and Assembly Processes for Thin Chips built an Integrated Approach
JP2826432B2 (ja) 半導体装置
KR20060085848A (ko) 뒷면 연마 후 범프 형성 공정을 포함하는 반도체 웨이퍼제조 방법
JP2531360B2 (ja) 半導体装置の製造方法
US20070093038A1 (en) Method for making microchips and microchip made according to this method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120611

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee