JP2001266137A - 画像信号処理回路 - Google Patents

画像信号処理回路

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JP2001266137A
JP2001266137A JP2000074146A JP2000074146A JP2001266137A JP 2001266137 A JP2001266137 A JP 2001266137A JP 2000074146 A JP2000074146 A JP 2000074146A JP 2000074146 A JP2000074146 A JP 2000074146A JP 2001266137 A JP2001266137 A JP 2001266137A
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JP2000074146A
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Satoshi Makino
訓 牧野
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Calsonic Kansei Corp
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    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W40/00—Estimation or calculation of non-directly measurable driving parameters for road vehicle drive control systems not related to the control of a particular sub unit, e.g. by using mathematical models
    • B60W40/02—Estimation or calculation of non-directly measurable driving parameters for road vehicle drive control systems not related to the control of a particular sub unit, e.g. by using mathematical models related to ambient conditions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C21/00—Navigation; Navigational instruments not provided for in groups G01C1/00 - G01C19/00
    • G01C21/26—Navigation; Navigational instruments not provided for in groups G01C1/00 - G01C19/00 specially adapted for navigation in a road network
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G07C5/08—Registering or indicating performance data other than driving, working, idle, or waiting time, with or without registering driving, working, idle or waiting time
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  • Bus Control (AREA)
  • Closed-Circuit Television Systems (AREA)

Abstract

(57)【要約】 【課題】 ＤＭＡ転送回路を用いて無駄時間なくデータ
をＲＡＭに供給できるようにして、データ処理を円滑に
行えるようにする。 【解決手段】 複数の画像データ出力手段からの画像デ
ータを出力するイメージプロッセサと、イメージプロッ
セサからの画像データをフレーム単位で記憶する複数の
ＲＡＭと、ＲＡＭに対して一対一に設けられ、ＲＡＭに
記憶された画像データに基づいて信号処理を行う複数の
ＣＰＵとを備えた画像信号処理回路において、イメージ
プロセッサと複数のＣＰＵとの間に、入力ポートと出力
端子との間を個々の信号ラインで接続されたＤＭＡ転送
回路を介挿し、ＤＭＡ転送回路は、イメージプロセッサ
から供給される画像データを、複数のＣＰＵのそれぞれ
に対応したＲＡＭに供給する場合、ＲＡＭに記憶された
画像データを信号処理するＣＰＵに対して、ＣＰＵの信
号処理を中断させた後、画像データを供給し、記憶させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えばＣＣＤカ
メラを搭載して車両走行ライン前方を監視し、危険が到
来したときに警報を発生したり、白線からはみ出したと
きに警報したりするのに使用される画像信号処理回路に
関するものである。
【０００２】
【従来の技術】この種の回路が用いられる走行案内装置
の概要を図６及び図７に基づいて説明する。図６は走行
案内装置の回路ブロック図で、これは車外の前方画像を
撮像する撮像系としての左右１組のカメラ１ａ，１ｂか
らなるステレオ光学系１と、このステレオ光学系１によ
って撮像した左右１組のステレオ画像を画像データとし
て、１画面分づつの画像データに基づいて画像全体に亘
る３次元の距離分布を算出するステレオ画像処理機能を
有するステレオ画像処理手段２と、このステレオ画像処
理手段２からの距離分布情報を入力し、その距離分布情
報から、塀、ガードレール等の道路の境界となる連続し
た立体物としての側壁や、他の車輌、歩行者、建築物等
の道路上の立体物の３次元位置を高速に検出する立体物
検出手段３Ａと、この立体物検出機能で検出した前方の
側壁や立体物の縁と自車輌１側部の延長線との間の左右
の最近接距離を隙間距離として算出する隙間距離算出手
段３Ｂとを備えた距離画像処理用コンピュータ３と、こ
の距離画像処理用コンピュータ３で算出した左右の隙間
距離に係わる情報を運転者に知らせる報知手段４を備え
ている。
【０００３】前記ステレオ画像処理手段２は、前記ステ
レオ光学系１で撮像した左右一対のステレオ画像のずれ
量を求めて前方画像を形成する物体までの距離を算出す
る距離検出回路２ａと、この距離検出回路２ａの出力で
ある距離情報を記憶する距離画像メモリ２ｂとから構成
されている。
【０００４】前記距離画像処理用コンピュータ３は、個
々の物体を検出する処理を行なうためのマイクロプロセ
ッサ３ａ、側壁を検出する処理を行なうためのマイクロ
プロセッサ３ｂ、車間距離を算出する処理を行なうため
のマイクロプロセッサ３ｃがシステムバス３ｄを介して
並列に接続されている。
【０００５】そして、前記システムバス３ｄには、前記
距離画像メモリ２ｂに接続されるインターフェース回路
３ｅと、制御プログラムを格納するＲＯＭ３ｆと、計算
処理途中の各種パラメータを記憶するＲＡＭ３ｇと、処
理結果のパラメータを記憶する出力用メモリ３ｈと、報
知手段４を制御するためのディスプレイコントローラ３
ｉと、車速センサ５、ステアリングの操舵角を検出する
舵角センサ６、支援モードを選択するためのモード設定
スイッチ７等の信号を入力するインターフェース回路３
ｊとが接続されている。
【０００６】また、前記距離画像処理用コンピュータ３
は、各マイクロプロセッサ３ａ，３ｂ，３ｃが使用する
メモリの領域が分けられており、前記ステレオ画像処理
手段２からの距離情報に基づいて物体検出処理と側壁検
出処理とを並列に実行し、運転者によって前記モード設
定スイッチ７が操作されて規定の信号が入力されると、
検出した立体物のデータから車間距離算出処理を行なっ
て報知手段４に表示する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに１本のシステムバス（バスライン）３ｄを用いた場
合には、このシステムバス３ｄを介して、例えばＲＡＭ
３ｇと、マイクロプロセッサ３ａ（又は３ｂ、３ｃ）と
が通信を行っているときに、ステレオ画像処理手段２か
らＲＡＭ３ｇに画像データを送信する場合には、送信が
できずその通信が終了して、システムバス３ｄが空くま
で待っていなくてはならない。そのために新しい画像デ
ータに基づいて信号処理が開始されるまでに無駄な時間
が費やされてしまうという問題点があった。
【０００８】そこで、この発明は、上記問題点を鑑みて
なされたもので、ＤＭＡ転送回路を用いて無駄時間なく
画像データをＲＡＭに供給できるようにして、ＤＭＡ転
送したことをマイクロプロセッサに割り込みにて伝え、
マイクロプロセッサがＲＡＭの画像データに基づいて円
滑にデータ処理できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】第１の発明に係る画像信
号処理回路は、複数の画像データ出力手段と、該複数の
画像データ出力手段からの画像データをフレーム単位に
して出力するイメージプロセッサと、該イメージプロセ
ッサから出力される画像データの供給をフレーム単位で
記憶する複数のＲＡＭと、該ＲＡＭのそれぞれに対して
一対一に設けられ、それらのＲＡＭに記憶された画像デ
ータに基づいて信号処理を行う複数のＣＰＵとを備えた
画像信号処理回路において、前記イメージプロセッサと
前記複数のＣＰＵとの間に、ＤＭＡ転送回路を介挿し、
該ＤＭＡ転送回路は、前記イメージプロセッサから供給
される画像データを、前記ＲＡＭに記憶させる場合、そ
の供給するＲＡＭに対応して設けられたＣＰＵの信号処
理を中断させて行い、その記憶操作が終了した後に信号
処理を再開させ、前記ＣＰＵに割り込みをかけて記憶操
作を行ったことを前記ＣＰＵに知らせるようにしたもの
である。
【００１０】第２の発明に係る画像信号処理回路におい
て、ＤＭＡ転送回路は、イメージプロセッサから供給さ
れる画像データを、ＲＡＭのそれぞれに並列的に記憶さ
せ、ＣＰＵのそれぞれは該ＲＡＭに記憶された同一画像
データに基づいて異なる信号処理を行うようにしたもの
である。
【００１１】第３の発明に係る画像信号処理装置におい
て、ＣＰＵのうち少なくとも第１のＣＰＵは、距離算出
を行い、第２のＣＰＵは立体画像を算出するようにした
ものである。
【００１２】第４の発明に係る画像信号処理装置におい
て、ＣＰＵは、それぞれ他のＣＰＵとの間でデータの受
け渡しを行うＤＰＲＡＭを設けられており、これらのＣ
ＰＵ間で前記データを共有するようにしたものである。
【００１３】第５の発明に係る画像信号処理装置におい
て、ＣＰＵは、それぞれ他のＣＰＵからデータの供給を
受けるとき、又はデータを受け渡しを行うとき割込にて
通知できる割込制御回路を設けたものである。
【００１４】第６の発明に係る画像信号処理装置は、Ｃ
ＰＵのそれぞれから表示制御手段へのＤＰＲＡＭに一定
時間毎に供給される演算結果が得られないとき表示制御
手段は、対応する方のＣＰＵを故障と判断する故障判断
手段を設けたものである。
【００１５】第７の発明に係る画像信号処理装置は、表
示制御手段よりアドレスを設定すると、複数のＣＰＵの
うち該当するＣＰＵにバス解放要求信号を出力し、また
ＤＭＡ転送回路へＤＭＡ転送を中断させる信号を読み出
し、ＤＭＡ転送を中断させ、対応するＣＰＵがバスを解
放したことを認知したら、該当するＣＰＵのメモリに読
み書きを行うバスアクセスゲート回路を設けたものであ
る。
【００１６】第８の発明に係る画像信号処置装置は、バ
スアクセスゲート回路は、複数のＣＰＵのうち診断する
ＣＰＵに診断データと共に、該診断データのアドレスを
供給し、診断するＣＰＵのメモリに診断データを書き込
み、読み出したときに、読み出しデータと診断データと
の比較を行って診断を行う比較回路を備えたものであ
る。
【００１７】
【発明の実施の形態】次に発明の実施の形態を以下に説
明する。 実施の形態１．この実施の形態を図１に基づいて以下に
説明する。なお、図１において、既に説明した図６に示
す構成のものと同一、又は均等なものには同一符号を付
してその詳細説明は省略する。ＤＭＡ転送回路５０は、
ステレオ光学系１から画像データに基づく画像データ及
びその画像データに基づく距離画像データがイメージプ
ロセッサ２０からＤＭＡ転送回路５０に供給されると、
この画像データ及びその画像データに基づく距離画像デ
ータを、対応する第１又は第２マイクロプロセッサ（Ｃ
ＰＵ）５１，５４に出力する前に、信号ラインＬ１又は
Ｌ４を介して第１又は第２マイクロプロセッサ５１，５
４へ、バスを使用できる権利を要求するためのバス権要
求信号（ＢＲＥＱ信号１及びＢＲＥＱ信号２）を出力す
る。すなわち、前記ＤＭＡ転送回路５０からの出力のた
めに現在使用されていないインアクティブ状態の信号ラ
インＬ１又はＬ４をアクティブ状態にし、バス権を放棄
することを要求する。
【００１８】第１又は第２マイクロプロセッサ５１，５
４は、前記ＤＭＡ転送回路５０からバス権要求信号を受
け取ると、対応する信号ラインＬ２又はＬ５に出力され
るバス権認識信号をアクティブ状態にし、その後、第１
又は第２マイクロプロセッサ５１，５４は、それぞれ対
応する第１ＲＯＭ５２又は第２ＲＯＭ５５との間で信号
ラインＬ３又はＬ６を使用して行っているプログラムの
実行を中断し、バスを使用できる権利（バス権）をＤＭ
Ａ転送回路５０に譲り、前記ＤＭＡ転送回路５０から画
像データ及びその画像データに基づく距離画像データを
受け取る。
【００１９】また、前記ＤＭＡ転送回路５０は、バス権
を前記ＤＭＡ転送回路５０に譲った方の前記第１又は第
２マイクロプロセッサ５１，５４が、信号ラインＬ３又
はＬ６を介して、対応する第１又は第２ＲＡＭ５３，５
６のそれぞれに書き込みが終了すると、書き込みが終了
した第１又は第２ＲＡＭ５３，５６に対応する第１又は
第２マイクロプロセッサ５１，５４に対して信号ライン
Ｌ１又はＬ４をアクティブ状態からインアクティブ状態
にしてバス権要求信号（ＢＲＥＱ信号１及びＢＲＥＱ信
号２）を放棄する信号を出力する。
【００２０】その結果、例えば第１マイクロプロセッサ
５１は、前記ＤＭＡ転送回路５０からバス権要求信号
（ＢＲＥＱ信号１）の放棄を示す信号を受け取ると、信
号ラインＬ２を介して出力していたバス権認識信号をイ
ンアクティブ状態にして、プログラムの実行を再開す
る。
【００２１】さらに、前記ＤＭＡ転送回路５０は、上記
の如く第１又は第２ＲＡＭ５３，５６のそれぞれに書き
込みが終了する毎に、後述の割込制御回路５８の割込要
因レジスタ５８ａに対してＤＭＡ転送終了信号を供給
し、記憶せしめる。後述の割込制御回路５８がこのよう
に信号ラインＬ１２を介してＤＭＡ転送終了信号を受け
取ると、この割込制御回路５８は、対応する第１又は第
２マイクロプロセッサ５１，５４の割込み端子ＩＮＴ
１，ＩＮＴ２に対して信号ラインＬ９又はＬ１０を介し
てＤＭＡ転送終了割込信号を供給する。
【００２２】また、第２マイクロプロセッサ５４も前記
第１マイクロプロセッサ５１と同様に作動して、前記Ｄ
ＭＡ転送回路５０からバス権要求信号を受け取ると、対
応する第２ＲＯＭ５５との間でバスＬ６を使用して行っ
ているプログラムの実行を一時的に停止し、バス権を前
記ＤＭＡ転送回路５０に渡すためにバス権認識信号を信
号ラインＬ５を介して前記ＤＭＡ転送回路５０に供給す
る。また第２ＲＡＭ５６も第１ＲＡＭ５３と同様の機能
を有し、同一の距離画像データ、すなわち第１及び第２
ＣＣＤカメラ１ａ，１ｂ双方から出力される画像データ
及びその画像データに基づく距離画像データを記憶して
いる。
【００２３】ＤＭＡ転送回路５０は、第１ＲＡＭ５３へ
の書き込みが終了すると、第１マイクロプロセッサ５１
に対して信号ラインＬ１を介して出力したバス権要求信
号（ＢＲＥＱ信号１）を放棄し、インアクティブ状態に
なる。また前記ＤＭＡ転送回路５０は、第２ＲＡＭ５６
への書き込みが終了した場合も同様で、第２マイクロプ
ロセッサ５４に対して信号ラインＬ４を介して出力した
バス権要求信号（ＢＲＥＱ信号２）を放棄し、インアク
ティブ状態になる。
【００２４】第１及び第２マイクロプロセッサ５１，５
４は、信号ラインＬ１，Ｌ４を介してバス権要求信号の
放棄を示す信号を受け取ると、出力していたバス権認識
信号をインアクティブ状態にして、再度プログラムの実
行を再開し、前記第１マイクロプロセッサ５１は、前記
割込制御回路５８から割込み端子ＩＮＴ１端子がＤＭＡ
転送終了信号の供給を受けてアクティブ状態になると、
この第１マイクロプロセッサ５１は、信号ラインＬ３を
介して割込制御回路５８内蔵の割込要因レジスタ５８ａ
をアクセスし、その記憶内容がＤＭＡ転送終了信号の場
合には、ＤＭＡ転送で書き込まれた画像データ及びその
画像データに基づく距離画像データを第１ＲＡＭ５３か
ら読み取ることが可能になる。また、この第１マイクロ
プロセッサ５１は、信号ラインＬ９を介して割込要因レ
ジスタ５８ａのＤＭＡ転送終了信号が記憶されている記
憶領域に該当するビットをクリアすることにより割込み
端子ＩＮＴ１をインアクティブにする。また、第１マイ
クロプロセッサ５１は第１ＲＡＭ５３からの読み取った
画像データ及びその画像データに基づく距離画像データ
に基づいて白線検知等の画像処理を行い、その結果を信
号ラインＬ３を介してＤＰＲＡＭ（１）５７ａ及びＤＰ
ＲＡＭ（２）５７ｂの規定されたエリアに書き込む。
【００２５】また、前記第２マイクロプロセッサ５４
も、前記割込制御回路５８から割込み端子ＩＮＴ２にＤ
ＭＡ転送終了信号の供給を受けてアクティブになると、
この第２マイクロプロセッサ５４は信号ラインＬ４を介
して割込制御回路５８内蔵の割込要因レジスタ５８ａを
アクセスし、その記憶内容がＤＭＡ転送終了信号の場合
には、画像データ及びその画像データに基づく距離画像
データを第２ＲＡＭ５６から読み取ることが可能にな
る。また、この第２マイクロプロセッサ５４は、割込要
因レジスタ５８ａのＤＭＡ転送終了信号を記憶されてい
る記憶領域に該当するビットをクリアすることにより割
込み端子ＩＮＴ２をインアクティブにする。また、前記
第２マイクロプロセッサ５４は、第２ＲＡＭ５６から読
み取った画像データ及びその画像データに基づく距離画
像データに基づいて立体物検出等の画像処理を行い、そ
の結果をＤＰＲＡＭ（１）５７ａ，ＤＰＲＡＭ（３）５
７ｃの規定されたエリアに書き込む。
【００２６】ＤＰＲＡＭ５７は、記憶領域が符号５７ａ
〜５７ｃで示される３つの部分に区分されており、その
うちのＤＰＲＡＭ（１）５７ａ，（２）５７ｂに、第１
及び第２マイクロプロセッサ５１，５４の演算結果を一
時記憶することによって、表示制御装置６０による前記
第１及び第２マイクロプロセッサ５１，５４の演算結果
の適宜読込が可能になる。また、車速センサ６２、舵角
センサ６３の検出出力も表示制御装置６０を介してＤＰ
ＲＡＭ（２）５７ｂ、ＤＰＲＡＭ（３）５７ｃに一時記
憶することによって、第１及び第２マイクロプロセッサ
５１，５４が必要に応じてその検出結果を適宜読込むこ
とが可能になる。
【００２７】さらに、第１マイクロプロセッサ５１の演
算結果をＤＰＲＡＭ（１）５７ａを介して第２マイクロ
プロセッサ５４が必要に応じて適宜読み込み、それに続
く画像処理（立体物検出）を継続する。またさらに、第
２マイクロプロセッサ５４の演算結果もＤＰＲＡＭ
（１）５７ａを介して第１マイクロプロセッサ５１が必
要に応じて適宜読み込み、それに続く画像処理（白線検
出）を継続する。
【００２８】割込制御回路５８は、第１及び第２マイク
ロプロセッサ５１，５４のそれぞれに対応する割込要因
レジスタ５８ａ及び割込出力レジスタ５８ｂを内蔵して
おり、割込要因レジスタ５８ａは、該当する第１及び第
２マイクロプロセッサ５１，５４、表示制御装置６０に
割り込み発生時、割込発生要因を特定するために読み出
す。そして、割込要因のビットがセットされていた場
合、そのビットをクリアして該当する割込処理を行う。
割込出力レジスタ５８ａは各第１及び第２マイクロプロ
セッサ５１，５４のそれぞれに対するＤＭＡ転送回路５
０からのＤＭＡ転送終了信号を信号ラインＬ９，Ｌ１０
を介して割込み端子ＩＮＴ１，ＩＮＴ２に供給すると共
に、割込出力レジスタ５８ｂ、第１マイクロプロセッサ
５１、第２マイクロプロセッサ５４及び表示制御手段６
０への通信割込信号（割り込み出力レジスタの該当する
ｂｉｔをセットする。）を割込み端子ＩＮＴ１，ＩＮＴ
２、ＩＮＴ３に供給する。また、前記割込制御回路５８
は、第１及び第２マイクロプロセッサ５１，５４の演算
結果を前記ＤＰＲＡＭ（１）５７ａ，ＤＰＲＡＭ（２）
５７ｂに書き込み、割込出力レジスタ５８ｂに割込をか
ける第１及び第２マイクロプロセッサ５１，５４の該当
するビットをセットすると、該当する第１及び第２マイ
クロプロセッサ５１，５４に（一定周期で割込を行
い、）割込をかける。
【００２９】表示制御手段６０は、インターフェイス回
路６１を介して車速センサ６２、舵角センサ６３からの
信号を読み取り、その車速、ステアリング舵角等の演算
結果を、信号ラインＬ１１を介してＤＰＲＡＭ（３）５
７ｃに書き込むと共に、割込制御回路５８内蔵の割込出
力レジスタ５８ｂに、第１，２マイクロプロセッサ５
１，５４に対して通信割込を行うための該当ビットをセ
ットする。
【００３０】また、前記表示制御手段６０は、前記割込
制御回路５８から信号ラインＬ８を介して割込み端子Ｉ
ＮＴ３に通信割込信号の供給を受け、アクティブ状態に
なると割込制御手段５８の割込要因レジスタ５８ａの一
時記憶内容を信号ラインＬ１１を介してアクセスし、そ
れを読み取ることによって第１及び第２マイクロプロセ
ッサ５１、５４の何れからの割込かを判断し、該当する
第１又は第２マイクロプロセッサ５１、５４のＤＰＲＡ
Ｍ（３）５７ｃ，ＤＰＲＡＭ（２）５７ｂ又はの規定さ
れたエリアのデータ、例えば車間距離を読み出し、図示
されない外部回路に供給する。
【００３１】さらに前記表示制御手段６０は、前記割込
要因レジスタ５８ａの一時記憶内容のデータの読み取り
において、特定の第１又は第２マイクロプロセッサ５
１，５４からの割込制御回路５８への割込が一定時間ア
クティブにならない時、すなわち割込端子ＩＮＴ３に通
信割込信号が供給されないときには、一定時間アクティ
ブにならない方の第１又は第２マイクロプロセッサ５
１，５４に異常が発生していると判断する。
【００３２】さらにまた前記表示制御手段６０は、モー
ド設定スイッチ６４のうちの１つであるバスチェック要
求スイッチ（不図示）がＯＮされると、インターフェイ
ス回路６１を介してバスチェック要求信号が供給され、
その後、表示制御手段６０は、信号ラインＬ１１を介し
てバスアクセスゲート回路５９に対してゲート機能の作
動開始を指示する。
【００３３】バスアクセスゲート回路５９は、信号ライ
ンＬ１１を介しての前記表示制御手段６０からの指示に
基づいてゲート機能が作動開始状態にされると、信号ラ
インＬ１３を介して前記ＤＭＡ転送回路５０に対してＤ
ＭＡ転送を禁止させるＤＭＡ転送禁止信号を供給する。
【００３４】前記ＤＭＡ転送回路５０は、ＤＭＡ転送禁
止信号を受け取ると、前記ＤＭＡ転送回路５０がＤＭＡ
転送中でもその機能を強制的に中断させ、信号ラインＬ
１、Ｌ４，Ｌ１２の出力を禁止、すなわちインアクティ
ブ状態にする。また、前記ＤＭＡ転送回路５０は、ＤＭ
Ａ転送禁止信号の供給が解除され、供給がされなくなる
と、中断したところから再スタートさせる。但し、距離
画像データの１フレーム分以上中断していた場合、それ
までのデータは破棄して、次のフレームよりＤＭＡ転送
を再スタートする。
【００３５】またバスアクセスゲート回路５９は、第３
ＲＯＭ６５から読み取られた表示制御回路６０からのマ
イクロプロセッサ用チェックデータ、例えば各マイクロ
プロセッサ５１，５４を識別するデータとチェックアド
レスの供給を受けると、そのチェックアドレスを元にし
て対応する第１又は第２マイクロプロセッサ５１，５４
を判断し、信号ラインＬ１，Ｌ４のＢＲＥＱ１又はＢＲ
ＥＱ２信号をアクティブ状態にして、信号ラインＬ３
（又は信号ラインＬ５）がアクティブになると、その判
断した第１又は第２マイクロプロセッサ５１，５４への
所定のアドレスに前記チェックデータを書き込む。
【００３６】また前記バスアクセスゲート回路５９は、
前記第１又は第２マイクロプロセッサ５１，５４から信
号ラインＬ２，Ｌ５に出力されるバス権認識信号が、ア
クティブ状態になったことを確認すると、対応する第１
又は第２マイクロプロセッサ５１，５４から信号ライン
Ｌ３，Ｌ６に出力されるアドレス信号にチェックアドレ
スをセットし、その第１又は第２マイクロプロセッサ５
１，５４に対応して設けられている第１ＲＯＭ５２又は
第１ＲＡＭ５３（或いは第２ＲＯＭ５５又は第２ＲＡＭ
５６）をアクセスし、そのアクセスにおいて書き込みを
行う時には前記表示制御回路６０から供給される、第３
ＲＯＭ６５に記憶されたチェックデータを前記チェック
アドレスに書き込み、また逆に読み込みを行う時には、
前記第１ＲＯＭ５２又は第１ＲＡＭ５３（或いは第２Ｒ
ＯＭ５５又は第２ＲＡＭ５６）のチェックアドレスに記
憶されたチェックデータを第１又は第２マイクロプロセ
ッサ５１，５４から読み込み、そのチェックデータを信
号ラインＬ１１を介して表示制御回路６０に供給する。
【００３７】表示制御回路６０は、前記バスアクセスゲ
ート回路５９を介して第１又は第２マイクロプロセッサ
５１，５４の第１ＲＯＭ５２又は第１ＲＡＭ５３（或い
は第２ＲＯＭ５５又は第２ＲＡＭ５６）にチェックデー
タを書き込み、該第１ＲＯＭ５２又は第１ＲＡＭ５３
（或いは第２ＲＯＭ５５又は第２ＲＡＭ５６）から読み
出したデータが、前記第３ＲＯＭ６５に記憶されたチェ
ックデータと同一か否かを検定し、異なると判断した場
合には、そのチェックデータに対応する第１又は第２Ｒ
ＡＭ５２，５５並びに第１及び第２ＲＯＭ５３，５６が
異常と判断する。
【００３８】次に上記構成の作用説明を図２乃至図４に
示すタイミングチャートを参照しながら行う。なお、第
１マイクロプロセッサ５１は第２マイクロプロセッサ５
４に対して、実行プログラムは異なるが、ハードウエア
は同一の機能を有し、同一に作動するので、第１マイク
ロプロセッサ５１を代表して以下に説明する。また、第
２マイクロプロセッサ５４の同一性を示すタイミングチ
ャートは図２Ｈ〜Ｎ及び図４Ｇ〜Ｌに示してある。
【００３９】（ＤＭＡ転送）第１ＣＣＤカメラ１ａから
距離画像データがＤＭＡ転送回路５０に供給されると
（図２Ｆの“イメージプロセッサよりのデータ転送”区
間）、ＤＭＡ転送回路５０は、まず信号ラインＬ１を介
して第１マイクロプロセッサ５１に対するバス権要求信
号をアクティブ状態にし（図２Ａのローレベル状態
時）、アクティブ状態のバス権要求信号を受けた第１マ
イクロプロセッサ５１は、プログラムの実行を一時的に
停止し、バス権をＤＭＡ転送回路５０に渡すためにバス
権応答信号をアクティブにし（図２Ｂのローレベル状態
時）、信号ラインＬ２を介してＤＭＡ転送回路５０に供
給する。
【００４０】ＤＭＡ転送回路５０は、バス権応答信号が
アクティブになったことを受け取ると（図２Ｇの符号Ｐ
１）、図２にＡＤ１Ａ，ＡＤ１ＲＷとして示されるよう
に第１又は第２マイクロプロセッサ５１，５４からＤＭ
Ａ転送回路５０からの出力に切り換え、信号ラインＬ
３，Ｌ６を介して第１又は第２ＲＡＭ５３，５６に画像
データ及びそれに基づく距離距離画像データを書き込み
（図２Ｅの“ＤＭＡ転送”区間）、それが終了する（図
２Ｇの符号Ｐ２）と、ＤＭＡ転送回路５０は、第１又は
第２マイクロプロセッサ５１、５４に対してバス権要求
信号をインアクティブに出力し、第１又は第２マイクロ
プロセッサ５１，５４は、ＤＭＡ転送回路５０からバス
権応答信号がインアクティブになったことを受け取ると
（図２Ｃのローレベル時）、再度プログラムの実行を開
始する。さらに、割込制御回路５８に対してＤＭＡ転送
終了信号を割込端子ＩＮＴ１及び割込端子ＩＮＴ２に出
力し、割込要因レジスタ５８ａにＤＭＡ転送終了に該当
する要因ビットをセットする（図２Ｄの“ＤＭＡ転送終
了割込要求”区間）。
【００４１】例えば、第１マイクロプロセッサ５１は、
割込み端子ＩＮＴ１端子がアクティブ状態になると（図
２Ｄの“ＤＭＡ転送終了割込要求”区間）、信号ライン
Ｌ３を介して割込制御回路５８内蔵の割込要因レジスタ
５８ａをアクセスし（図２Ｅ）、割込要因レジスタ５８
ａの記憶内容がＤＭＡ転送終了割り込みの場合には、割
込要因レジスタ５８ａの該当ビットをクリアし、ＤＭＡ
転送終了割込信号の発生時点のＤＭＡ転送で書き込まれ
た距離データ及びそれに基づく距離画像データを第１及
び第２ＲＡＭ５３，５６から読み取り（図２Ｄ，Ｅ）、
画像処理し、その結果をＤＰＲＡＭ（１）５７ａに書き
込む（図４Ｄ，Ｅ）。すなわち、第１マイクロプロセッ
サ５１では、ＤＰＲＡＭ（１）５７ａ，ＤＰＲＡＭ
（２）５７ｂに、また第２マイクロプロセッサ５４では
ＤＰＲＡＭ（１）５７ａ，ＤＰＲＡＭ（３）５７ｃに書
き込む。さらに、割込制御回路５８の割込出力レジスタ
５８に割り込み要求の第１及び第２マイクロプロセッサ
５１，５４の該当するビットをセットして、該当第１及
び第２マイクロプロセッサ５１，５４に通信割込をかけ
る。
【００４２】また、前記第１及び第２マイクロプロセッ
サ５１，５４は、割込み端子ＩＮＴ１端子がアクティブ
状態になると（図４Ｉのローレベル状態時）、信号ライ
ンＬ３を介して割込制御回路５８内蔵の割込要因レジス
タ５８ａをアクセスし（図２Ｅ）、割込要因レジスタ５
８ａの該当ビットをクリアして、ＤＰＲＡＭ（２）５７
ｃ，ＤＰＲＡＭ（３）５７ｂに書き込まれたデータを読
み取る（図４Ｌのハイレベル状態時）。
【００４３】表示制御手段６０は、インターフェイス回
路６１を介して車速センサ６２、舵角センサ６３からの
信号を読み取り、所定の演算を行い、その演算結果を信
号ラインＬ１１を介してＤＰＲＡＭ（３）５７ｃ又はＤ
ＰＲＡＭ（２）５７ｂに書き込むと共に、割込出力制御
回路５８内蔵の割込レジスタ５８ｂに第１又は第２マイ
クロプロセッサ５１，５４の何れかに対して通信割込を
行うように割込要求指示データを書き込む。
【００４４】また、割込制御回路５８内蔵の割込出力レ
ジスタ５８ｂに、前記第１又は第２マイクロプロセッサ
５１，５４によって表示制御手段６０に対して割込みを
行う割込要求指示データが書き込まれていると判断した
場合、割込制御回路５８は、表示制御手段６０に対して
信号ラインＬ８を介して割込み端子ＩＮＴ３にＩＮＴ信
号を供給する。
【００４５】また前記表示制御手段６０は、信号ライン
Ｌ８を介して割込み端子ＩＮＴ３が、アクティブになる
と、割込制御回路５８の割込要因レジスタ５８ａを信号
ラインＬ１１を介してアクセスし、何れのマイクロプロ
セッサ５１，５４からの割込かを判断する。
【００４６】また、この判断において、表示制御手段６
０は、割込要因レジスタ５８ａに何も書き込まれておら
ず、特定のマイクロプロセッサ５１，５４からの割込が
一定時間アクティブにならない時、第１又は第２マイク
ロプロセッサ５１，５４に異常が発生していると判断す
る。
【００４７】モード設定スイッチ６４がＯＮされると、
インターフェイス回路６１を介して表示制御手段６０に
バスチェック要求信号が供給され、表示制御手段６０
は、信号ラインＬ１１を介してバスアクセスゲート回路
５９に対してモード設定スイッチ６４がＯＮ操作された
ことを示す信号を供給する。
【００４８】（第１又は第２マイクロプロセッサの診
断）バスアクセスゲート回路５９は、表示制御手段６０
から前記モード設定スイッチ６４がＯＮ状態にされる
と、ＤＭＡ転送回路５０に対してＤＭＡ転送を禁止させ
るＤＭＡ転送禁止信号を供給する。ＤＭＡ転送回路５０
は、ＤＭＡ転送禁止信号の供給を受けると、ＤＭＡ転送
中でもその機能を強制終了させ、信号ラインＬ１，Ｌ２
への出力をインアクティブにする。その結果、図３Ａ〜
Ｃに示されるように第１マイクロプロセッサ５１の通常
機能は停止され、この診断機能が作動している間は、Ｄ
ＭＡ転送回路５０の出力信号Ｌ１，Ｌ４は、出力禁止さ
れ、バスアクセスゲート回路５９より出力される。
【００４９】また、前記バスアクセスゲート回路５９
は、第１又は第２マイクロプロセッサ５１，５４がアク
ティブになってバス権認識信号を信号ラインＬ２又はＬ
７に出力していることを確認すると、対応する第１又は
第２マイクロプロセッサ５１，５４のアドレスをセット
し、その第１又は第２マイクロプロセッサ５１、５４に
対応して設けられている第１ＲＯＭ５２，第１ＲＡＭ５
３（又は第２ＲＯＭ５５、第２ＲＡＭ５６）をアクセス
して、書き込み時は前記表示制御回路６０からのチェッ
クデータを書き込み、また読み込み時には、第１ＲＯＭ
５２，第１ＲＡＭ５３（又は第２ＲＯＭ５５，第２ＲＡ
Ｍ５６）のデータを読み込み、そのデータが信号ライン
Ｌ７を介して表示制御回路６０に供給する。
【００５０】表示制御回路６０は、バスアクセスゲート
回路５９を介して供給されてきたチェックデータを書き
込み、読み出したデータが同一かを検定して異なると判
断した場合には、そのチェックデータに対応する第１又
は第２ＲＡＭ５３，５６並びに第１及び第２ＲＯＭ５
２，５５が異常と判断する。また、表示制御回路６０
は、第１及び第２マイクロプロセッサ５１，５４の診断
が終了すると、バスアクセスゲート回路５９へ信号ライ
ンＬ７を介してＯＦＦ信号を供給することによって、バ
スアクセスゲート回路５９は、ＤＭＡ転送回路５０に対
してＤＭＡ転送を禁止させるＤＭＡ転送禁止信号をイン
アクティブにして供給を解除し、さらに信号ラインＬ
１，Ｌ７の出力を禁止する。ＤＭＡ転送回路５０は、Ｄ
ＭＡ転送禁止信号の解除を受けると、ＤＭＡ転送を再開
し、信号ラインＬ１，Ｌ７の出力禁止を解除する。ただ
し、１フレーム以上禁止していた場合は、次のフレーム
よりＤＭＡ転送を再開する。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、距離画像データを無駄時間なくＲＡＭに供給でき、
データ処理を円滑に行える。また、バスアクセスゲート
回路により、第１又は第２マイクロプロセッサのバスの
チェックが表示制御回路を介して可能になる。さらに、
第１又は第２ＲＯＭ５２，５５にフラッシュＲＯＭを使
用した場合、表示制御回路を介してフラッシュＲＯＭの
データの書換が可能となる。また第１又は第２ＲＡＭ５
３，５６に書き込まれている画像データ及びその画像を
元にした距離画像データ、及びそれらのデータより画像
処理中の制御データを表示制御回路を介して読み出すこ
とが可能になる。
【図面の簡単な説明】
【図１】本発明による実施の形態１の回路ブロック説明
図である。
【図２】図１におけるＤＭＡ転送回路の作動説明を行う
ためのタイミングチャートである。
【図３】図１におけるの作動説明を行うためのタイミン
グチャートである。
【図４】図１におけるの作動説明を行うためのタイミン
グチャートである。
【図５】図１におけるの作動説明を行うためのタイミン
グチャートである。
【図６】走行案内装置の回路ブロック説明図である。
【図７】従来の回路ブロック説明図である。
【符号の説明】
１ ステレオ光学系 １ａ，１ｂ カメラ ２ ステレオ画像処理回路 ２ａ 距離検出回路 ２ｂ 距離画像メモリ ３ 距離画像処理用コンピュータ ３ａ，３ｂ，３ｃ マイクロプロセッサ ３ｄ システムバス ３ｅ インターフェース回路 ３ｆ ＲＯＭ ３ｇ ＲＡＭ ３ｈ 出力用メモリ ３ｉ ディスプレイコントローラ ３ｊ インターフェース回路 ４ 報知手段 ５ 車速センサ ６ 舵角センサ ７ モード設定スイッチ ２０ イメージプロセッサ ５０ ＤＭＡ転送回路 ５１，５４，６５ マイクロプロセッサ ５２，５５ ＲＯＭ ５３，５６ ＲＡＭ ５７ ＤＰＲＡＭ ５８ 割込制御回路 ５９ バスアクセスゲート回路 ６０ 表示制御手段
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｔ 1/00 ３３０ Ｇ０６Ｔ 1/00 ３３０Ａ // Ｈ０４Ｎ 7/18 Ｈ０４Ｎ 7/18 Ｊ Ｆターム(参考） 5B045 AA01 BB12 GG11 5B057 AA16 CH02 CH11 CH14 DA07 DB03 DC02 5B061 BA02 BA03 CC00 DD11 DD18 GG11 PP05 RR03 5C054 AA05 CA04 CC02 EA03 FA00 FC15 FD02 FF06 GA04 GB01 HA30

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の画像データ出力手段と、該複数の
    画像データ出力手段からの画像データをフレーム単位に
    して出力するイメージプロセッサと、該イメージプロセ
    ッサから出力される画像データの供給をフレーム単位で
    記憶する複数のＲＡＭと、該ＲＡＭのそれぞれに対して
    一対一に設けられ、それらのＲＡＭに記憶された画像デ
    ータに基づいて信号処理を行う複数のＣＰＵとを備えた
    画像信号処理回路において、前記イメージプロセッサと
    前記複数のＣＰＵとの間に、ＤＭＡ転送回路を介挿し、
    該ＤＭＡ転送回路は、前記イメージプロセッサから供給
    される画像データを、前記ＲＡＭに記憶させる場合、そ
    の供給するＲＡＭに対応して設けられたＣＰＵの信号処
    理を中断させて行い、その記憶操作が終了した後に信号
    処理を再開させ、前記ＣＰＵに割り込みをかけて記憶操
    作を行ったことを前記ＣＰＵに知らせることを特徴とす
    る画像信号処理回路。
  2. 【請求項２】 ＤＭＡ転送回路は、イメージプロセッサ
    から供給される画像データを、ＲＡＭのそれぞれに並列
    的に記憶させ、またＣＰＵのそれぞれは、該ＲＡＭに記
    憶された同一画像データに基づいて異なる種類の信号処
    理を行うことを特徴とする請求項１記載の画像信号処理
    回路。
  3. 【請求項３】 複数のＣＰＵのうち少なくとも一方のＣ
    ＰＵは、距離算出を行い、他方のＣＰＵは立体画像を算
    出することを特徴とする請求項２記載の画像信号処理回
    路。
  4. 【請求項４】 複数のＣＰＵは、画像データを記憶する
    ＤＰＲＡＭに接続され、それぞれのＣＰＵが該画像デー
    タを共有して使用することを特徴とする請求項２記載の
    画像信号処理回路。
  5. 【請求項５】 複数のＣＰＵは、それぞれ他のＣＰＵか
    ら画像データの供給を受けるとき、又は画像データの受
    け渡しを行うとき割込にて通知できる割込制御回路が接
    続されていることを特徴とする請求項２記載の画像信号
    処理回路。
  6. 【請求項６】 複数のＣＰＵのそれぞれから表示制御手
    段へのＤＰＲＡＭに一定時間毎に供給される演算結果が
    得られないとき表示制御手段は、対応する方のＣＰＵを
    故障と判断する故障判断手段を設けたことを特徴とする
    請求項２記載の画像信号処理回路。
  7. 【請求項７】 表示制御手段よりアドレスを設定する
    と、複数のＣＰＵのうち該当するＣＰＵにバス解放要求
    信号を出力し、またＤＭＡ転送回路へＤＭＡ転送を中断
    させる信号を出力し、ＤＭＡ転送を中断させ、対応する
    ＣＰＵがバスを解放したことを認知したら、該当するＣ
    ＰＵのメモリに読み書きを行うバスアクセスゲート回路
    を設けたことを特徴とする請求項２記載の画像信号処理
    回路。
  8. 【請求項８】 バスアクセスゲート回路は、複数のＣＰ
    Ｕのうち診断するＣＰＵに診断データと共に、該診断デ
    ータのアドレスを供給し、診断するＣＰＵのメモリに診
    断データを書き込み、読み出したときに、読み出しデー
    タと前記診断データとの比較を行って診断を行う比較回
    路を備えたことを特徴とする請求項２記載の画像信号処
    理回路。
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