JP2001250829A - 金属配線製造方法 - Google Patents

金属配線製造方法

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Abstract

(57)【要約】 【課題】優れた埋め込み能力を有する銅配線製造方法を
提供する。 【解決手段】基板、絶縁膜及び絶縁膜を介して形成され
た開口部からなる活性領域を準備する第1ステップと、
開口部と絶縁膜との表面に拡散防止膜を形成する第2ス
テップと、拡散防止膜上に保護膜を形成する第3ステッ
プと、開口部と保護膜との上に第1金属膜を形成する第4
ステップと、第1金属膜上に第2金属膜を形成する第5ス
テップと、絶縁膜の上面まで第1金属膜及び第2金属膜を
研摩して、金属配線を形成する第6ステップとを含んで
なる金属配線製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子におけ
る金属配線製造方法に関し、特に、ダマシン(damascen
e)工程を利用して拡散防止膜上に保護膜を形成した後、
金属配線を形成することによって優れた埋め込み特性を
有する金属配線を形成する方法に関する。
【0002】
【従来の技術】半導体素子が高集積化されることに伴っ
て、その低い電気抵抗特性の故に、銅配線が、半導体素
子に適用されている。半導体素子において銅配線を使用
するためには、既存のドライエッチング工程が難しいた
め、銅配線形成時には、ダマシン工程が用いられてい
る。
【0003】図1(A)ないし図1(D)は、ダマシン工程
を利用して銅配線を形成する従来の方法を説明するため
の工程断面図である。
【0004】まず、図1(A)に示すように半導体基板11
0及び前記半導体基板110上に形成された導電膜112、前
記導電膜112上に形成され、開口部116を有する絶縁膜11
4からなる活性領域101を準備する。その以後に、銅原子
が絶縁膜114内に侵入することを防止するために、Ti/Ti
N(titanium/titaniumnitride)から構成される拡散防止
膜118を、開口部116を含む全体表面上に形成する。
【0005】次いで、図1(B)に示すように、常温で物
理的気相成長法(PVD:physical vapor deposition)の
ような方法を使用して、第1銅膜120を拡散防止膜118上
に形成する。
【0006】次いで、図1(B)及び図1(C)に示すよう
に、高温で、PVD方法により銅を開口部116内にリフロー
(reflow)させるために、第2銅膜を第1銅膜120上に形成
して、銅膜120Aを形成する。PVD方法を使用して高温で
銅を蒸着させる場合には、第1銅膜120は、拡散防止膜11
8と反応して、金属間化合物118Aを形成する。すなわ
ち、拡散防止膜がTi/TiN膜から構成された場合には、Cu
3Ti金属化合物が第1銅膜120と拡散防止膜118との間に形
成されるが、このようなCu3Ti金属間化合物118Aは、結
晶粒の大きさが大きくて劣悪な埋め込み特性を招く。す
なわち、大きい結晶粒の金属間化合物118Aによって、開
口部116の下部には、充分な蒸着がなされることが難し
い。したがって、所定の厚さを有する銅膜120Aは、専ら
開口部116上部のみに形成されて、図1(C)に示したよう
に、銅膜下には、ボイド(void)122が発生することとな
る。
【0007】最後に、銅膜を絶縁膜114の上面まで研摩
して、図1(D)に示したように、銅配線120Bを開口部116
内のみに残るようにする。前記銅膜研摩工程は、化学的
機械的研磨(CMP:chemical mechanical polishing)に
より、実施される。
【0008】前記したように、第1銅膜が形成された
後、第2銅膜を、高温で形成する場合には、結晶粒の大
きい金属間化合物が拡散防止膜の表面に生じ、以後第2
銅膜が開口部の側壁には蒸着されなくなり、ボイドが生
じるので、埋め込み特性は低下する。また、このような
現象は、銅配線の抵抗を増加させ、結局半導体素子の信
頼性を低下させることとなる。
【0009】
【発明が解決しようとする課題】本発明は、前記した従
来技術の問題点に鑑みてなされたものであって、優れた
埋め込み能力を有する銅配線製造方法を提供することを
主な目的とする。
【0010】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明に係る金属配線製造方法は、基板、
絶縁膜及び前記絶縁膜を介して形成された開口部からな
る活性領域を準備する第1ステップと、前記開口部と前
記絶縁膜との表面に拡散防止膜を形成する第2ステップ
と、前記拡散防止膜上に保護膜を形成する第3ステップ
と、前記開口部と前記保護膜との上に第1金属膜を形成
する第4ステップと、前記第1金属膜上に第2金属膜を形
成する第5ステップと、前記絶縁膜の上面まで前記第1及
び前記第2金属膜を研摩して、金属配線を形成する第6ス
テップとを含んでなる。
【0011】
【発明の実施の形態】以下、当業者が本発明を容易に実
施できる様に、本発明を、好ましい実施例の工程断面図
を参照しながら説明する。
【0012】図2(A)ないし図2(E)は、本発明の好ま
しい実施例にかかる、半導体素子における銅配線の製造
方法を説明するための工程断面図である。
【0013】まず、図2(A)に示すように、半導体基板
210及び前記半導体基板210上に形成された導電膜212、
前記導電膜上212に形成されて開口部220を有する絶縁膜
214からなる活性領域201を形成する。次いで、銅原子が
絶縁膜214内に侵入することを防止するために、Ti/TiN
(titanium/titaniumnitride)から構成された拡散防止膜
216を、開口部220を含む全体表面上に形成する。
【0014】次いで、図2(B)に示すように、金属間化
合物の結晶粒の大きさを最小化するために、保護膜218
を前記拡散防止膜216上に形成する。したがって、前記
保護膜218は、銅とほとんど反応しない物質、すなわ
ち、ニオビウム(Nb)、亜鉛(Zn)、マグネシウム(Mg)及び
ジルコニウム(Zr)のような物質からなり、物理気相成長
法(PVD)により形成される。保護膜218は、500Å程度以
下の厚さに形成する。
【0015】次いで、図2(C)に示すように、第1銅膜2
22を不活性ガス雰囲気中で常温でPVD方法を使用して100
0Å以下の厚さに保護膜218上に形成する。
【0016】次いで、図2(D)に示すように、開口部22
0に銅をリフロー(reflow)させるために、PVD方法を使用
して、N2、Ar、Xe、Heなどの少なくとも1種からなる不
活性ガス雰囲気中で、3000Å以上の厚さに400〜1000℃
程度、より好ましくは400〜900℃程度の温度で、第2銅
膜を第1銅膜222の上部に形成して、完璧な銅膜222Aを形
成する。PVD方法を使用して高温で銅を蒸着させる場
合、金属間化合物218Aが、前記保護膜218の表面に生じ
るが、保護膜218が銅にほとんど反応しない物質からな
っているために、従来の拡散防止膜のみを使用する場合
よりも、金属間化合物、すなわち、Cu3Nb、Cu3Zn、Cu3M
gやCu3Zrの結晶粒は小さい粒径を有することとなる。
【0017】最後に、図2(E)に示すように、銅膜を絶
縁膜214の上面まで研摩して、銅配線222Bが、開口部220
内のみに残るようにする。銅膜研摩工程は、化学的機械
的研摩により実施される。
【0018】本発明の実施例では、銅を金属配線に用い
る例を示したが、銀(Ag)、白金(Pt)、または金(Au)を金
属配線に使用する場合も、本発明と同様の方法で金属配
線を形成することができる。
【0019】従来の技術と比較すれば、本発明は、拡散
防止膜216と第1銅膜222との間に保護膜218を形成し、金
属間化合物の結晶粒を小さくすることにより、後続の第
2銅膜形成時に、向上した埋め込み能力を提供して、素
子の信頼性を増大させることができる。
【0020】なお、本発明の技術思想は、上記好ましい
実施例によって具体的に記述されたが、上記した実施例
はその説明のためのものであって、その制限のためのも
のでないことに留意されるべきである。また、本発明の
技術分野における通常の専門家であるならば、本発明の
技術思想の範囲内で種々の実施例が可能であることを理
解されるべきである。
【0021】
【発明の効果】上述したように、本発明は、第1銅膜蒸
着前に、拡散防止膜上に銅と反応性の小さい物質からな
る保護膜を形成することによって、金属間化合物の結晶
粒の大きさを小さくして、第2銅膜形成時に、何ら障害
なしに蒸着工程を進行することができるため、優れた埋
め込み特性の銅配線を形成することができる。
【図面の簡単な説明】
【図1】 従来の銅配線製造方法の1例を説明するため
の工程断面図である。
【図2】 本発明の好ましい実施例に係る銅配線製造方
法を説明するための工程断面図である。
【符号の説明】
101 活性領域 110半導体基板 112 導電膜 114 絶縁膜 116 開口部 118 拡散防止膜 118A 金属間化合物 120 第1銅膜 120A 銅膜 120B 銅配線 122ボイド 201 活性領域 210 半導体基板 212 導電膜 214 絶縁膜 216 拡散防止膜 218 保護膜 218A 金属間化合物 220 開口部 222 第1銅膜 222A 銅膜 222B 銅配線

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 基板、絶縁膜及び前記絶縁膜を介して形
    成された開口部からなる活性領域を準備する第1ステッ
    プと、 前記開口部と前記絶縁膜との表面に拡散防止膜を形成す
    る第2ステップと、 前記拡散防止膜上に保護膜を形成する第3ステップと、 前記開口部と前記保護膜との上に第1金属膜を形成する
    第4ステップと、 前記第1金属膜上に第2金属膜を形成する第5ステップ
    と、 前記絶縁膜の上面まで前記第1及び前記第2金属膜を研摩
    して、金属配線を形成する第6ステップとを含んでなる
    ことを特徴とする金属配線製造方法。
  2. 【請求項2】 前記保護膜は、ニオビウム(Nb)、亜鉛(Z
    n)、マグネシウム(Mg)、またはジルコニウム(Zr)からな
    ることを特徴とする請求項1に記載の金属配線製造方
    法。
  3. 【請求項3】 前記保護膜は、PVD方法を利用して500Å
    以下の厚さに形成されることを特徴とする請求項1又は
    2に記載の金属配線製造方法。
  4. 【請求項4】 前記金属配線は、銅(Cu)からなることを
    特徴とする請求項1に記載の金属配線製造方法。
  5. 【請求項5】 前記金属配線は、銀(Ag)、白金(Pt)、ま
    たは金(Au)からなることを特徴とする請求項1に記載の
    金属配線製造方法。
  6. 【請求項6】 前記第1金属膜の厚さは、1000Å以下で
    あることを特徴とする請求項1に記載の金属配線製造方
    法。
  7. 【請求項7】 前記第2金属膜の厚さは、3000Å以上で
    あることを特徴とする請求項1に記載の金属配線製造方
    法。
  8. 【請求項8】 前記第4ステップは、PVD方法を使用して
    常温で実施されることを特徴とする請求項6に記載の金
    属配線製造方法。
  9. 【請求項9】 前記第5ステップは、PVD方法を使用して
    N2、Ar、XeまたはHeの少なくとも一種からなる不活性ガ
    ス雰囲気中で400〜900℃の温度で実施されることを特徴
    とする請求項7に記載の金属配線製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002037558A1 (en) * 2000-11-02 2002-05-10 Fujitsu Limited Semiconductor device and its manufacturing method
JP2013534370A (ja) * 2010-08-20 2013-09-02 マイクロン テクノロジー, インク. 半導体構造ならびに導電性材料を開口内に提供するための方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808601B1 (ko) * 2006-12-28 2008-02-29 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090701A (en) * 1994-06-21 2000-07-18 Kabushiki Kaisha Toshiba Method for production of semiconductor device
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002037558A1 (en) * 2000-11-02 2002-05-10 Fujitsu Limited Semiconductor device and its manufacturing method
US6900542B2 (en) 2000-11-02 2005-05-31 Fujitsu Limited Semiconductor device having increased adhesion between a barrier layer for preventing copper diffusion and a conductive layer, and method of manufacturing the same
JP2013534370A (ja) * 2010-08-20 2013-09-02 マイクロン テクノロジー, インク. 半導体構造ならびに導電性材料を開口内に提供するための方法
US9177917B2 (en) 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US10121697B2 (en) 2010-08-20 2018-11-06 Micron Technology, Inc. Semiconductor constructions; and methods for providing electrically conductive material within openings
US10879113B2 (en) 2010-08-20 2020-12-29 Micron Technology, Inc. Semiconductor constructions; and methods for providing electrically conductive material within openings

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