JP2001221834A

JP2001221834A - 半導体集積回路

Info

Publication number: JP2001221834A
Application number: JP2000032866A
Authority: JP
Inventors: Takeshi Yamato; 猛山登; Masayasu Iguchi; 雅保井口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-10
Filing date: 2000-02-10
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】半導体集積回路のタイミング検査を短時間に
実施する。また、半導体集積回路のタイミング検査の自
己診断を可能にする。【解決手段】半導体集積回路１００のある論理回路の
出力信号の遷移点を判定する出力遷移点検出回路１１
と、該検出したある論理回路の一つの出力信号２１の遷
移点検出信号２３に対し、検査規格に応じた遅延時間を
付加する遅延付加回路１２と、遅延付加回路１２から出
力される判定タイミング信号２５と、他の論理回路から
のもう一つの出力信号２２の遷移点検出信号２４とを入
力し、この２つの信号の入力されるタイミングにより、
タイミング検査の結果を出力する,順序回路で構成され
たタイミング検査回路１３を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関するものであり、特に、半導体集積回路の出力信号の
タイミング検査回路を備えたテスト対応型半導体集積回
路に関するものである。

【０００２】

【従来の技術】半導体集積回路は、外部との信号の入出
力を行うため、量産出荷試験にはインターフェイス信号
のタイミング検査を実施している。該タイミング検査に
おいては、半導体集積回路への入力信号を基準にした、
半導体集積回路の出力信号のタイミング、あるいは、半
導体集積回路の出力信号を基準にした、半導体集積回路
の出力信号のタイミングを検査している。

【０００３】このタイミング検査は、ＬＳＩテスタのコ
ンパレータ機能を用いて実施する。半導体集積回路への
入力信号を基準にした、半導体集積回路の出力信号のタ
イミングを検査する場合は、基準とする入力信号をＬＳ
Ｉテスタ側から制御できるため、比較的容易に検査を行
うことができる。つまり、基準の信号を入力した後、規
格を満たす一定の時間が経過した後に、コンパレータに
よって出力信号の状態を判定することにより、検査をす
ることができる。

【０００４】一方、半導体集積回路の出力信号を基準に
して、半導体集積回路の出力信号のタイミングを検査す
る方法としては、たとえば、ファンクションテスト（機
能検査）法、逐次探索法がある。ファンクションテスト
法は、検査すべき出力信号に対し、規格を満たすよう
に、ＬＳＩテスタのコンパレータの判定時間を設定して
おき、機能検査の良否によってタイミング検査を実施す
る方法である。また、逐次探索法は、検査すべき出力信
号の遷移点を、ＬＳＩテスタのコンパレータの判定時間
を変化させながら、複数回の機能検査を実施することに
より探索し、観測信号の遷移点の時間差を求めることに
より、タイミング検査を実施する方法である。

【０００５】

【発明が解決しようとする課題】半導体集積回路の大規
模化、高速化の進展により、半導体集積回路間、あるい
は、半導体集積回路と外部装置間のインターフェイス信
号のタイミング検査の重要性がますます高まっている。
これにともない、半導体集積回路の製品として保証しな
ければならない信号タイミングの検査項目数が、増大す
る傾向にある。また、検査項目が増加していくにもかか
わらず、半導体集積回路の低コスト化の要求に応えるた
めに、量産出荷時のテスト時間の短縮が必須である。さ
らに、半導体集積回路の開発期間の短縮にともない、量
産検査用テストプログラムの開発工数の削減が、重要と
なってきている。

【０００６】しかし、従来のＬＳＩテスタのコンパレー
タを用いた方法では、ファンクションテスト法、逐次探
索法のいずれにしても、複数回の検査を実施する必要が
あり、検査項目の増加にともない、タイミング検査にか
かる時間が、非常に長くなる問題がある。また、半導体
集積回路の出力信号は、生産時のロット間ばらつきが大
きい、等のため、テストプログラムの開発や、検査マー
ジンの評価等に多大な時間がかかり、プログラム開発工
数の増大を招いている。

【０００７】さらに、半導体集積回路のテスト容易化設
計手法として、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ
Ｔｅｓｔ）等の自己診断によるテスト方法があり、機
能検査については、手法が確立されつつある。しかし、
タイミング検査については、考えられておらず、自己診
断方法の開発が望まれている。

【０００８】本発明の目的は、短時間でタイミング検査
ができ、かつ、タイミング検査のテストプログラムの開
発工数を削減することのできる、テスト対応型半導体集
積回路を提供することにある。また、タイミング検査の
自己診断が可能な、テスト対応型半導体集積回路を提供
することにある。また、タイミング検査のオフセット補
償を、半導体集積回路外部から制御できるテスト対応型
半導体集積回路を提供することにある。さらには、タイ
ミング検査用の回路を、簡易に構成できるテスト対応型
半導体集積回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明の請求項1にかか
る半導体集積回路は、半導体集積回路の出力信号の遷移
点を検出する出力遷移点検出回路と、該出力遷移点検出
回路で検出された上記半導体集積回路の一方の出力信号
遷移点に対し、検査規格に応じた遅延時間を付加する遅
延付加回路と、上記遅延付加回路から出力される信号
と、上記出力遷移点検出回路で検出された上記半導体集
積回路の、もう一方の出力信号遷移点を示す出力信号と
を入力し、この２つの信号の入力されるタイミングによ
る、タイミング検査の結果を出力する,順序回路で構成
されるタイミング検査回路と、を備えたことを特徴とす
るものである。これにより、半導体集積回路のタイミン
グ検査を、論理回路の機能検査を１回実施することによ
り行うことが可能であり、テスト時間の短縮と、テスト
プログラムの開発工数の削減とを実現することが可能で
ある。

【００１０】本発明の請求項2にかかる半導体集積回路
は、請求項１記載の半導体集積回路において、タイミン
グ検査用の所望の信号を出力するように、上記半導体集
積回路内の論理回路を動作させることが可能なテストパ
ターンを発生するテストパターン発生回路と、上記タイ
ミング検査回路の良否判定信号からその検査結果を判定
可能な検査結果判定回路と、を有する、タイミング検査
の自己診断回路、を備えたことを特徴とするものであ
る。これにより、タイミング検査回路の自己診断回路を
内蔵することにより、タイミング検査の自己診断を行う
ことが可能となる。

【００１１】本発明の請求項3にかかる半導体集積回路
は、請求項１または請求項２記載の半導体集積回路にお
いて、上記出力遷移点検出回路は、コンパレータ回路に
より構成され、該コンパレータ回路の被比較信号は、上
記半導体集積回路の外部から入力可能であり、上記遷移
点検出信号は、上記半導体集積回路の外部へ出力可能で
ある、ことを特徴とするものである。これにより、タイ
ミング検査用の出力遷移点検出のコンパレータ回路の被
比較信号を外部から入力することが可能で、かつ、上記
出力遷移点検出信号を外部に出力することが可能であ
り、上記タイミング検査のオフセット補償を、半導体
集積回路外部から制御することができる。

【００１２】本発明の請求項4にかかる半導体集積回路
は、請求項１ないし請求項３のいずれかに記載の半導体
集積回路において、上記遅延付加回路は、クロックカウ
ンタにより構成され、該クロックカウンタの基準クロ
ックとして、上記半導体集積回路のＶＣＯ回路の原発振
クロックを使用する、ことを特徴とするものである。こ
れにより、遅延付加回路を、クロックカウンタにより構
成し、該クロックカウンタの基準クロックに、半導体集
積回路のＶＣＯ回路の原発振クロックを使用することに
より、該半導体集積回路のタイミング検査用の回路を簡
易に構成できる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。（実施の形態1）図１は、本発明の実施の形態1による、
タイミング検査回路を有する半導体集積回路内のチップ
の平面図である。図1において、１は半導体集積回路内
のチップ、２Ａ，２Ｂは、半導体集積回路内と外部との
信号の入出力を行う入出力セル、３Ａ，３Ｂは入、出力
セル２Ａ，２Ｂ内の論理回路、４Ａ，４Ｂは、半導体集
積回路内のチップ１と半導体集積回路の端子とを電気的
に接続する入出力パッド（電極）、１０はタイミング検
査回路、１１Ａ，１１Ｂは、上記入出力パッド４Ａ，４
Ｂから出力される出力信号の、Ｈレベル、あるいはＬレ
ベルに遷移した状態を検出する出力遷移点検出回路、１
２は上記出力遷移点検出回路１１からの出力Ａ遷移点検
出信号２３に遅延を付加する遅延付加回路、１３は遅延
付加回路１２からの判定タイミング信号２５を基に、出
力Ｂ遷移点検出信号２４のタイミングを判定するタイミ
ング判定回路、１４は論理回路、２１、２２は、それぞ
れ上記入出力パッド４Ａ，４Ｂから出力される被検査出
力信号Ａ、Ｂ、２３、２４は、それぞれ被検査出力信号
Ａ２１、Ｂ２２の出力遷移点検出信号、２６は上記タイ
ミング判定回路２５からの良否判定信号である。なお、
図１には記載していないが、半導体集積回路１を動作さ
せるための信号は、ＬＳＩテスタにより入力する。

【００１４】以下、本実施の形態１によるタイミング検
査回路を有する半導体集積回路をおいて、タイミング検
査を行う動作を、図２を参照して説明する。図２（ａ）
は、タイミング検査の検査規格の一例を示しており、同
図において、３０はタイミング検査規格値の最大値、１
０１はＨ比較電圧値、１０２はＬ比較電圧値である。タ
イミング検査規格値の最大値３０は、出力Ａ２１の立ち
上がり遷移点（Ｈ比較電圧値１０１へ到達したときの時
間）から、出力Ｂ２２の立ち上がり遷移点（Ｈ比較電圧
値１０１へ到達したときの時間）までの時間差の最大値
を表している。同図（ｂ）はタイミング検査の結果が良
の場合を示している。

【００１５】出力Ａ２１の立ち上がり遷移点を、出力遷
移点検出回路１１Ａで検出し、出力Ａ遷移点検出信号２
３を、遅延付加回路１２に送る。遅延付加回路１２は、
出力Ａ遷移点検出信号２３を受け、該検出信号２３を受
けてから、タイミング検査規格値３０に相当する時間が
経過した後、判定タイミング信号２５を、フリップフロ
ップよりなるタイミング判定回路１３に送る。タイミン
グ判定回路１３は、判定タイミング信号２５を受けた時
点の、出力Ｂ２２の出力Ｂ遷移点検出信号２４の状態を
判定する。

【００１６】本実施の形態1では、タイミング判定回路
１３は順序回路で構成しており、判定タイミング信号２
５を、順序回路のクロック（ＣＫ）入力とし、出力Ｂ遷
移点検出信号２４を、そのＤ入力としている。順序回路
１３へのクロックが入力されたときのＤ入力の状態が、
良否判定結果信号２６として出力される。同図（ｂ）で
は、良否判定結果信号２６としてＨレベル信号が出力さ
れ、これをＬＳＩテスタで測定することにより、良品と
判定することができる。また、同図（ｃ）は、タイミン
グ検査の結果が否の場合を示している。この場合は、良
否判定結果信号２６としてＬレベル信号が出力され、こ
れをＬＳＩテスタで測定することで、不良品と判定でき
る。

【００１７】このような本実施の形態１による半導体集
積回路においては、半導体集積回路の出力信号の遷移点
を検出する出力遷移点検出回路と、検出された半導体集
積回路の一方の出力信号遷移点に対し、検査規格に応じ
た遅延時間を付加する遅延付加回路と、遅延付加回路か
ら出力される信号と、半導体集積回路のもう一方の出力
信号遷移点を示す出力信号とを入力し、この２つの信号
の入力されるタイミングによる、タイミング検査の結果
を出力する,順序回路よりなるタイミング検査回路とを
備え、半導体集積回路のタイミング検査を、タイミング
検査規格値３０，Ｈ比較電圧値１０１，Ｌ比較電圧値１
０２よりなる検査規格を有する機能検査を実施すること
により行うようにしたので、該機能検査を一回のみ実施
することで、上記タイミング検査を行うことが可能とな
る。従って、テスト時間を大きく短縮することができ、
かつ、テストプログラムの開発工数をも、大きく削減す
ることが可能となる。

【００１８】（実施の形態2）本実施の形態2による半導
体集積回路は、上記実施の形態１による半導体集積回路
において、タイミング検査の自己診断を可能としたもの
である。図３は、本実施の形態２における、半導体集積
回路内のチップの平面図である。図３において、上記図
１におけると同一符号は、同一部分を示し、５４は、テ
ストパターンを発生し、これを上記論理回路１４に与え
るテストパターン発生回路、５５は、上記タイミング検
査回路１０からの良否判定結果信号２６を判定する検査
結果判定回路、６１は、該検査結果判定回路５５から出
力される自己診断結果信号、５３は、上記テストパター
ン発生回路５４と、検査結果判定回路５５とからなる自
己診断回路である。

【００１９】以下、この回路を用いて、タイミング検査
の自己診断を行う、本実施の形態２の動作について説明
する。テストパターン発生回路５４から検査すべき信号
が出力されるようにテストパターン信号を発生させ、論
理回路１４を動作させる。入出力セル２Ａ内の入出力セ
ル内論理回路３Ａ，入出力セル２Ｂ内の入出力セル内論
理回路３Ｂから、それぞれ出力された信号Ａ２１，信号
Ｂ２２を、タイミング検査回路１０に入力する。該両信
号を入力とするタイミング検査回路１０で、該両信号の
タイミング検査を行い、その良否判定信号２６を、検査
結果判定回路５５に入力する。検査結果判定回路５５に
おいて、検査結果の期待値と、良否判定信号２６とを比
較し、その結果を、自己診断結果信号６１として出力す
る。

【００２０】このような本実施の形態２による半導体集
積回路においては、タイミング検査用の所望の信号を出
力するように、半導体集積回路内の論理回路を動作させ
ることが可能なテストパターンを発生する回路と、タイ
ミング検査回路の良否判定信号から、その検査結果を判
定可能な検査結果判定回路と、を有する、タイミング検
査の自己診断回路、を備えたものとしたので、半導体集
積回路のタイミング検査の自己診断を行うことが可能と
なる。しかも、そのタイミング検査は、テスト時間の短
縮、かつ、テストプログラムの開発工数の削減が可能な
ものである。

【００２１】（実施の形態３）本実施の形態３は、上記
実施の形態１による半導体集積回路において、オフセッ
ト電圧を補償可能な出力遷移点検出回路を備えたもので
ある。図４は、本実施の形態３における、半導体集積回
路１００の平面図である。なお、図４には、タイミング
検査回路のうち、出力遷移点検出回路のみを記載する。
図４において、１００は半導体集積回路、１３２は被比
較信号外部入力、１０１はＨ比較電圧値、１０２はＬ比
較電圧値、１２１Ａ、１２１Ｂはスイッチ、１１２は被
比較信号入力端子、１１１はコンパレータ回路、１１３
は遷移点検出信号出力回路、１１４は遷移点検出信号出
力端子、１３１は出力遷移点検出信号のモニタ出力であ
る。

【００２２】以下、この回路を用いて、本実施の形態３
による半導体集積回路の動作について説明する。コンパ
レータ回路１１１Ａ，１１１Ｂは、それぞれ、Ｈ比較電
圧値１０１と、Ｌ比較電圧値１０２を参照し、被比較信
号入力端子１１２へ入力される信号が、それぞれの比較
電圧値に対してどのような電圧値となっているか、を判
定する。しかし、一般的には、コンパレータ回路１１１
Ａ，１１１Ｂは、各比較電圧値１０１，１０２に対して
オフセット電圧をもっており、被比較信号の遷移点を正
確に求めるには、該オフセット電圧の補償を行う必要が
あり、このオフセット電圧の補償は、半導体集積回路内
に、タイミング検出回路を実装する際に、大きな問題と
なる。

【００２３】そこで、本実施の形態３における、出力遷
移点検出回路は、被比較信号入力端子１１２と、遷移点
検出信号出力端子１１４に、それぞれスイッチ１２１
Ａ、１２１Ｂを設け、被比較信号を外部から入力可能
（１３２）とし、また、遷移点検出信号を外部へ出力可
能（１３１）としている。即ち、ＬＳＩテスタにより、
被比較信号を、被比較信号外部入力１３２から入力する
と同時に、出力遷移点検出信号のモニタ出力１３１を、
ＬＳＩテスタで観測する。

【００２４】このような本実施の形態３にかかる半導体
集積回路においては、出力遷移点検出回路を、各比較電
圧値と遷移点と判定された電圧値との差（オフセット電
圧）を補償できる、即ち各比較電圧値を補正できる、オ
フセット電圧補償機能を組み込んだ構成としたので、正
確に出力遷移点を検出することが可能となり、半導体集
積回路内に、タイミング検出回路を実装することが可能
となる。

【００２５】（実施の形態４）本実施の形態４は、上記
実施の形態１による半導体集積回路において、半導体集
積回路内のＶＣＯ（電圧制御発振器）原発振クロックに
より遅延時間の計時を行うことのできる遅延付加回路１
２を備えたものである。図５は、本実施の形態４におけ
る、半導体集積回路内のチップの平面図であるが、この
図では、タイミング検査回路のうち、遅延付加回路１２
のみを描画している。２０１は、該遅延付加回路１２を
構成するクロックカウンタ、２１１は、クロック信号２
１２を発振出力するＶＣＯ回路、２１３は、上記クロッ
クカウンタ２０１に対する制御入力である、カウント時
間制御信号である。

【００２６】次に、動作について説明する。遅延付加回
路１２は、出力遷移点検出信号２３を入力した後、タイ
ミング検査規格値３０に相当する時間経過後、判定タイ
ミング信号２５を発生する回路である。出力Ａ遷移点検
出信号２３に対して、タイミング検査規格値３０に相当
する時間だけ遅延した信号である、判定タイミング信号
２５を生成するには、たとえば、バッファ回路により、
信号を遅延させる方法が考えられるが、この方法では、
該バッファ回路による遅延時間の、温度依存性、あるい
は、生産時のロットばらつきが大きく、正確な遅延時間
を求めるのは難しい。よって、この遅延付加回路１２の
構成は、半導体集積回路内にタイミング検出回路を実装
する際に、大きな問題となる。

【００２７】そこで、本実施の形態４においては、該遅
延付加回路１２を、クロックカウンタ２０１により構成
している。また、クロックカウンタ２０１に入力する基
準クロックとしては、半導体集積回路内のＶＣＯ回路２
１１の発生している原発振クロック信号２１２を使用す
る。ＶＣＯ回路２１１は、高速なクロック信号を正確に
発振している。タイミング検査の実施時には、ＶＣＯ回
路２１１を動作させておき、クロック信号２１２を発生
させ、これをクロックカウンタ２０１に入力させてお
く。つぎに、タイミング検査規格値３０に相当する時
間、をカウントするためのカウント時間制御信号２１３
を、同じく上記クロックカウンタ２０１に入力させる。

【００２８】そして、上記出力遷移点検出信号２３が、
該クロックカウンタ２０１により構成されるクロックカ
ウンタ２０１に入力されたならば、該クロックカウンタ
２０１により、上記ＶＣＯ回路２１１より入力されるク
ロック信号２１２のカウントを開始し、上記カウント時
間制御信号２１３により計時されるタイミング検査規格
値３０に相当する時間が経過した後、該クロックカウン
タ２０１より判定タイミング信号２５を出力する。以上
のようにして、半導体集積回路内での遅延時間を正確に
計時することができ、半導体集積回路内に、タイミング
検査回路を実装することが可能となる。

【００２９】

【発明の効果】以上のように、本発明にかかる半導体集
積回路によれば、タイミング検査回路を、半導体集積回
路内に実装することにより、タイミング検査を、論理回
路の機能検査を１回実施することにより、行うことが可
能となるため、検査時間の短縮と、テストプログラムの
開発工数の削減が可能である。

【００３０】また、タイミング検査回路を半導体集積回
路内に実装し、自己診断回路と組み合わせることによ
り、タイミング検査の自己診断が可能である。

【００３１】また、タイミング検査回路を構成している
出力遷移点検出回路をオフセット電圧が補償できるよう
に構成することにより、より正確なタイミング検査を実
施できる出力遷移点検出回路を備えるタイミング検査回
路を、半導体集積回路内に実装することが可能となる。

【００３２】さらに、タイミング検査回路を構成してい
る遅延付加回路の遅延時間の計時に、ＶＣＯ回路の原発
振クロックを基準クロックとして用いることにより、正
確な遅延時間を有する遅延付加回路を備えるタイミング
検査回路を、半導体集積回路内に簡易に実装することが
可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるテスト対応型半導
体集積回路内のチップの平面図である。

【図２】本発明の実施の形態１におけるタイミング検査
回路の動作説明図である。（ａ）はタイミング検査の検
査規格図、（ｂ）はタイミング検査の結果が良の場合の
説明図、（ｃ）はタイミング検査の結果が否の場合の説
明図である。

【図３】本発明の実施の形態２によるテスト対応型半導
体集積回路内のチップの平面図である。

【図４】本発明の実施の形態３によるテスト対応型半導
体集積回路の平面図である。

【図５】本発明の実施の形態４によるテスト対応型半導
体集積回路内のチップの平面図である。

【符号の説明】

１半導体集積回路内チップ２入出力セル３入出力セル内論理回路４入出力パッド１０タイミング検査回路１１出力遷移点検出回路１２遅延付加回路１３タイミング判定回路１４論理回路２１出力Ａ２２出力Ｂ２３出力Ａの出力遷移点検出信号２４出力Ｂの出力遷移点検出信号２５判定タイミング信号２６良否判定信号３０タイミング検査規格値の最大値５１自己診断回路５２テストパターン発生回路５３検査結果判定回路６１自己診断結果信号１００半導体集積回路１０１Ｈ比較電圧値１０２Ｌ比較電圧値１１１コンパレータ回路１１２被比較信号入力端子１１３遷移点検出信号出力回路１１４遷移点検出信号出力端子１２１スイッチ１３１出力遷移点検出信号のモニタ出力１３２被比較信号外部入力２０１クロックカウンタ２１１ＶＣＯ回路２１２クロック信号２１３カウント時間制御信号

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Claims

【特許請求の範囲】

【請求項１】半導体集積回路の出力信号の遷移点を検出
する出力遷移点検出回路と、該出力遷移点検出回路で検出された上記半導体集積回路
の一方の出力信号遷移点に対し、検査規格に応じた遅延
時間を付加する遅延付加回路と、上記遅延付加回路から出力される信号と、上記出力遷移
点検出回路で検出された上記半導体集積回路の、もう一
方の出力信号遷移点を示す出力信号とを入力し、この２
つの信号の入力されるタイミングによる、タイミング検
査の結果を出力する,順序回路で構成されるタイミング
検査回路と、を備えたことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路において、タイミング検査用の所望の信号を出力するように、上記
半導体集積回路内の論理回路を動作させることが可能な
テストパターンを発生するテストパターン発生回路と、上記タイミング検査回路の良否判定信号から、その検査
結果を判定可能な検査結果判定回路と、を有する、タイミング検査の自己診断回路、を備えたことを特徴とする半導体集積回路。
【請求項３】請求項１または請求項２記載の半導体集積
回路において、上記出力遷移点検出回路は、コンパレータ回路により構
成され、該コンパレータ回路の被比較信号は、上記半導体集積回
路の外部から入力可能であり、上記遷移点検出信号は、上記半導体集積回路の外部へ出
力可能である、ことを特徴とする半導体集積回路。
【請求項４】請求項１ないし請求項３のいずれかに記載
の半導体集積回路において、上記遅延付加回路は、クロックカウンタにより構成さ
れ、該クロックカウンタの基準クロックとして、上記半導体
集積回路のＶＣＯ回路の原発振クロックを使用する、ことを特徴とする半導体集積回路。