JP2001217327A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2001217327A JP2001217327A JP2000032618A JP2000032618A JP2001217327A JP 2001217327 A JP2001217327 A JP 2001217327A JP 2000032618 A JP2000032618 A JP 2000032618A JP 2000032618 A JP2000032618 A JP 2000032618A JP 2001217327 A JP2001217327 A JP 2001217327A
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- control gate
- tunnel film
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Abstract
(57)【要約】
【課題】 消去時間を延ばすことなく、トンネル膜の信
頼性を改善する。 【解決手段】 消去動作時には、コントロールゲート１
７に印加する電圧Ｖｃｇが経時的に小さくなるようにす
る。これにより、フローティングゲート１５に蓄積され
ている電子量が消去動作の進行と共に減少してフローテ
ィングゲート電位Ｖｆが大きくなっても、ソース−フロ
ーティングゲート間の電位差Ｖｓｆが小さくならず、消
去動作時間が延びないようにできる。また、消去スピー
ドを向上させるためにソース−コントロールゲート間の
電位差Ｖｓｆを高電圧にする必要がないため、消去動作
開始時にトンネル膜１４にかかる電界強度を低減でき、
トンネル膜１４にダメージが入ることを防止できる。さ
らに、消去動作中にソース拡散層１２で発生するホット
ホールがトンネル膜１４に注入されることによってトン
ネル膜の信頼性を劣化させることもない。
頼性を改善する。 【解決手段】 消去動作時には、コントロールゲート１
７に印加する電圧Ｖｃｇが経時的に小さくなるようにす
る。これにより、フローティングゲート１５に蓄積され
ている電子量が消去動作の進行と共に減少してフローテ
ィングゲート電位Ｖｆが大きくなっても、ソース−フロ
ーティングゲート間の電位差Ｖｓｆが小さくならず、消
去動作時間が延びないようにできる。また、消去スピー
ドを向上させるためにソース−コントロールゲート間の
電位差Ｖｓｆを高電圧にする必要がないため、消去動作
開始時にトンネル膜１４にかかる電界強度を低減でき、
トンネル膜１４にダメージが入ることを防止できる。さ
らに、消去動作中にソース拡散層１２で発生するホット
ホールがトンネル膜１４に注入されることによってトン
ネル膜の信頼性を劣化させることもない。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷蓄積層とコン
トロールゲートの２層ゲート電極を有する不揮発性半導
体記憶装置に関し、特に電気的に消去可能なフラッシュ
メモリに適用して好適である。
トロールゲートの２層ゲート電極を有する不揮発性半導
体記憶装置に関し、特に電気的に消去可能なフラッシュ
メモリに適用して好適である。
【０００２】
【従来の技術】従来、２層ゲート構造のフラッシュメモ
リの消去動作は、基板電位（Ｖｓｕｂ）を接地状態、コ
ントロールゲートを接地又は負バイアスに印加した状態
でソースに高電圧を印加することにより行われている。
これにより、フローティングゲートに蓄積された電子が
トンネル膜を通ってソース拡散層に移動し、消去が行わ
れる。この消去動作時、トンネル膜に印加される電圧Ｖ
は、以下の式で表される。
リの消去動作は、基板電位（Ｖｓｕｂ）を接地状態、コ
ントロールゲートを接地又は負バイアスに印加した状態
でソースに高電圧を印加することにより行われている。
これにより、フローティングゲートに蓄積された電子が
トンネル膜を通ってソース拡散層に移動し、消去が行わ
れる。この消去動作時、トンネル膜に印加される電圧Ｖ
は、以下の式で表される。
【０００３】
【数１】
【０００４】ただし、Ｖはトンネル膜に印加される電圧
（ソース−フローティングゲート間の電位差）、Ｃ1は
フローティングゲート−コントロールゲート間容量、Ｃ
2はソース拡散層−フローティングゲート間容量、Ｑは
フローティングゲートの電荷、Ｖｓはソース印加電圧、
Ｖｃｇはコントロールゲート印加電圧を示している。
（ソース−フローティングゲート間の電位差）、Ｃ1は
フローティングゲート−コントロールゲート間容量、Ｃ
2はソース拡散層−フローティングゲート間容量、Ｑは
フローティングゲートの電荷、Ｖｓはソース印加電圧、
Ｖｃｇはコントロールゲート印加電圧を示している。
【０００５】この数１より判るように、Ｖは、Ｖｃｇ、
Ｖｓ及びＱに大きく依存する。
Ｖｓ及びＱに大きく依存する。
【０００６】従来の消去動作においては、図７に示すよ
うに、消去作動開始から終了までの間、Ｖｃｇ、Ｖｓを
一定にすると共に、消去スピードを上げるためにコント
ロールゲートとソース間の電位差が約１２Ｖ以上となる
ような大きな電圧を印加していた。
うに、消去作動開始から終了までの間、Ｖｃｇ、Ｖｓを
一定にすると共に、消去スピードを上げるためにコント
ロールゲートとソース間の電位差が約１２Ｖ以上となる
ような大きな電圧を印加していた。
【０００７】
【発明が解決しようとする課題】しかしながら、消去動
作の開始直後においては、フローティングゲートに蓄積
されている電荷量Ｑが多いため、トンネル膜にかかる電
界が非常に大きくなり（図４参照）、トンネル膜に強い
ダメージが入って、装置の信頼性に悪影響を与えるとい
う問題が生じる。
作の開始直後においては、フローティングゲートに蓄積
されている電荷量Ｑが多いため、トンネル膜にかかる電
界が非常に大きくなり（図４参照）、トンネル膜に強い
ダメージが入って、装置の信頼性に悪影響を与えるとい
う問題が生じる。
【０００８】これに対して、消去時におけるコントロー
ルゲート印加電圧Ｖｃｇを上げれば上記問題を解決する
ことができると考えられるが、単純に消去時の電圧を上
げただけでは消去時間が非常に延びる。
ルゲート印加電圧Ｖｃｇを上げれば上記問題を解決する
ことができると考えられるが、単純に消去時の電圧を上
げただけでは消去時間が非常に延びる。
【０００９】また、特開平９−２６０５１４号公報で
は、消去動作が進むにつれてソース拡散層に印加する電
圧を大きくすることを提案している。しかしながら、こ
のような場合、消去終了付近で非常に高い電圧がソース
拡散層に印加され、その高電圧によってバンド間トンネ
リングで発生したホットホールがトンネル膜に注入さ
れ、逆に装置の信頼性に影響を及ぼしてしまうという問
題がある。
は、消去動作が進むにつれてソース拡散層に印加する電
圧を大きくすることを提案している。しかしながら、こ
のような場合、消去終了付近で非常に高い電圧がソース
拡散層に印加され、その高電圧によってバンド間トンネ
リングで発生したホットホールがトンネル膜に注入さ
れ、逆に装置の信頼性に影響を及ぼしてしまうという問
題がある。
【００１０】本発明は上記点に鑑みてなされ、消去時間
を延ばすことなく、トンネル膜の信頼性を改善すること
ができる不揮発性半導体記憶装置を提供することを目的
とする。
を延ばすことなく、トンネル膜の信頼性を改善すること
ができる不揮発性半導体記憶装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至３に記載の発明では、消去動作時に
は、コントロールゲート（１７）に印加する電圧（Ｖｃ
ｇ）が変化し、該電圧が経時的に小さくなるようになっ
ていることを特徴としている。
め、請求項１乃至３に記載の発明では、消去動作時に
は、コントロールゲート（１７）に印加する電圧（Ｖｃ
ｇ）が変化し、該電圧が経時的に小さくなるようになっ
ていることを特徴としている。
【００１２】このように、コントロールゲート印加電圧
が経時的に小さくなるようにすれば、電荷蓄積層に蓄積
されている電子量が消去動作の進行と共に減少し電荷蓄
積層の電荷によって誘起される電位が大きくなっても、
ソース−フローティングゲート間の電位差（Ｖｓｆ）が
小さくならないようにできる。
が経時的に小さくなるようにすれば、電荷蓄積層に蓄積
されている電子量が消去動作の進行と共に減少し電荷蓄
積層の電荷によって誘起される電位が大きくなっても、
ソース−フローティングゲート間の電位差（Ｖｓｆ）が
小さくならないようにできる。
【００１３】このため、消去動作終了付近でもソース−
フローティングゲート間の電位差が下がらないので、消
去動作時間が延びない。そのため、消去初期にソース−
コントロールゲート間の電位差を高電圧にする必要がな
いため、消去動作開始時にトンネル膜にかかる電界強度
を低減することができ、トンネル膜にダメージが入るこ
とを防止できる。さらに、消去動作中にソース接合領域
で発生するホットホールがトンネル膜に注入されること
によってトンネル膜の信頼性を劣化させることもない。
フローティングゲート間の電位差が下がらないので、消
去動作時間が延びない。そのため、消去初期にソース−
コントロールゲート間の電位差を高電圧にする必要がな
いため、消去動作開始時にトンネル膜にかかる電界強度
を低減することができ、トンネル膜にダメージが入るこ
とを防止できる。さらに、消去動作中にソース接合領域
で発生するホットホールがトンネル膜に注入されること
によってトンネル膜の信頼性を劣化させることもない。
【００１４】例えば、請求項３に示すように、消去動作
時における電荷蓄積層の電荷（Ｑ）の変化量に基づい
て、コントロールゲートに印加する電圧の変化量を設定
することができる。
時における電荷蓄積層の電荷（Ｑ）の変化量に基づい
て、コントロールゲートに印加する電圧の変化量を設定
することができる。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】以下、図に示す実施形態について
説明する。
説明する。
【００１７】本発明の一実施形態を適用した２層ゲート
構造の不揮発性半導体記憶装置（例えば、フラッシュメ
モリ）の消去動作を表した断面図を図１に示す。以下、
この図に基づいて不揮発性半導体記憶装置の消去動作を
説明する。
構造の不揮発性半導体記憶装置（例えば、フラッシュメ
モリ）の消去動作を表した断面図を図１に示す。以下、
この図に基づいて不揮発性半導体記憶装置の消去動作を
説明する。
【００１８】図１に示すように、半導体基板１１の表層
部にはソース拡散層１２とドレイン拡散層１３とが離間
した状態で形成されている。そして、これらソース拡散
層１２とドレイン拡散層１３の間をチャネル領域とし
て、チャネル領域上には、酸化膜で構成されたトンネル
膜１４を介してフローティングゲート１５が形成されて
いる。さらに、フローティングゲート１５上には絶縁膜
１６を介してコントロールゲート１７が形成されてお
り、半導体基板１１上を含みフローティングゲート１５
及びコントロールゲート１７が絶縁膜１８で覆われた状
態となっている。
部にはソース拡散層１２とドレイン拡散層１３とが離間
した状態で形成されている。そして、これらソース拡散
層１２とドレイン拡散層１３の間をチャネル領域とし
て、チャネル領域上には、酸化膜で構成されたトンネル
膜１４を介してフローティングゲート１５が形成されて
いる。さらに、フローティングゲート１５上には絶縁膜
１６を介してコントロールゲート１７が形成されてお
り、半導体基板１１上を含みフローティングゲート１５
及びコントロールゲート１７が絶縁膜１８で覆われた状
態となっている。
【００１９】なお、図示しないが、不揮発性半導体記憶
装置は、図１に示す構成を１つのメモリセルとして複数
のメモリセルがマトリクス状に配置され、各メモリセル
のドレイン拡散層１３又は複数のメモリセルからなるメ
モリセルユニットのドレイン側がビット線に、各メモリ
セルのソース拡散層１２又はメモリセルユニットのソー
ス側がソース線に、各メモリセルのコントロールゲート
１７がワード線にそれぞれ接続されて構成されている。
装置は、図１に示す構成を１つのメモリセルとして複数
のメモリセルがマトリクス状に配置され、各メモリセル
のドレイン拡散層１３又は複数のメモリセルからなるメ
モリセルユニットのドレイン側がビット線に、各メモリ
セルのソース拡散層１２又はメモリセルユニットのソー
ス側がソース線に、各メモリセルのコントロールゲート
１７がワード線にそれぞれ接続されて構成されている。
【００２０】このような構成の不揮発性半導体記憶装置
の消去動作について説明する。図２に、消去動作時にお
けるコントロールゲート印加電圧Ｖｃｇ、ソース印加電
圧Ｖｓの関係を示す。但し、本実施形態では、コントロ
ールゲート１７に負バイアスを印加する場合を表してい
る。
の消去動作について説明する。図２に、消去動作時にお
けるコントロールゲート印加電圧Ｖｃｇ、ソース印加電
圧Ｖｓの関係を示す。但し、本実施形態では、コントロ
ールゲート１７に負バイアスを印加する場合を表してい
る。
【００２１】図２に示すように、消去動作時には、ソー
ス印加電圧Ｖｓを一定に保持し、コントロールゲート印
加電圧Ｖｃｇが経時的に小さくするように変化させてい
る。すなわち、コントロールゲート印加電圧Ｖｃｇが消
去動作開始時から終了時に至るまで順に小さくなるよう
にしている。本図ではコントロールゲート印加電圧Ｖｃ
ｇが経時的に段階的に小さくなるようにしており、Ｖ
０、Ｖ１、Ｖ２、Ｖ３、Ｖ４がＶ０＞Ｖ１＞Ｖ２＞Ｖ３
＞Ｖ４となるようにしている。この時の印加電圧の変化
量については、例えば、予め消去動作時におけるフロー
ティングゲート１４の電荷Ｑの変化量をシミュレーショ
ン等で求めておき、このシミュレーション結果に基づい
て設定することができる。
ス印加電圧Ｖｓを一定に保持し、コントロールゲート印
加電圧Ｖｃｇが経時的に小さくするように変化させてい
る。すなわち、コントロールゲート印加電圧Ｖｃｇが消
去動作開始時から終了時に至るまで順に小さくなるよう
にしている。本図ではコントロールゲート印加電圧Ｖｃ
ｇが経時的に段階的に小さくなるようにしており、Ｖ
０、Ｖ１、Ｖ２、Ｖ３、Ｖ４がＶ０＞Ｖ１＞Ｖ２＞Ｖ３
＞Ｖ４となるようにしている。この時の印加電圧の変化
量については、例えば、予め消去動作時におけるフロー
ティングゲート１４の電荷Ｑの変化量をシミュレーショ
ン等で求めておき、このシミュレーション結果に基づい
て設定することができる。
【００２２】なお、ここでは、コントロールゲート印加
電圧Ｖｃｇをパルス状にしているが、電圧が印加されて
いないときに消去が終了したか否かを逐次確認するため
にパルス状にしている。
電圧Ｖｃｇをパルス状にしているが、電圧が印加されて
いないときに消去が終了したか否かを逐次確認するため
にパルス状にしている。
【００２３】このような図２に示す本実施形態の関係
と、上述した従来の消去動作時におけるコントロールゲ
ート印加電圧Ｖｃｇ、ソース印加電圧Ｖｓとの関係とを
簡略的に比較すると、図３のように示される。なお、図
３においては、本実施形態の関係を実線で示し、従来の
関係を二点鎖線で示してある。このように、従来では、
消去動作時においてコントロールゲート印加電圧Ｖｃｇ
及びソース印加電圧Ｖｓが共に一定に保持されていたの
に対し、本実施形態では、ソース印加電圧Ｖｓを一定に
保ちつつコントロールゲート印加電圧Ｖｃｇが経時的に
小さくなるようにしている。
と、上述した従来の消去動作時におけるコントロールゲ
ート印加電圧Ｖｃｇ、ソース印加電圧Ｖｓとの関係とを
簡略的に比較すると、図３のように示される。なお、図
３においては、本実施形態の関係を実線で示し、従来の
関係を二点鎖線で示してある。このように、従来では、
消去動作時においてコントロールゲート印加電圧Ｖｃｇ
及びソース印加電圧Ｖｓが共に一定に保持されていたの
に対し、本実施形態では、ソース印加電圧Ｖｓを一定に
保ちつつコントロールゲート印加電圧Ｖｃｇが経時的に
小さくなるようにしている。
【００２４】このため、本実施形態の消去動作における
フローティングゲート電位Ｖｆやソース−フローティン
グゲート間の電位差Ｖｓｆの関係が図４のように示され
る。なお、参考として、図４中に従来の関係の場合にお
けるフローティングゲート電位Ｖｆやソース−フローテ
ィングゲート間の電位差Ｖｓｆを二点鎖線で示してお
く。
フローティングゲート電位Ｖｆやソース−フローティン
グゲート間の電位差Ｖｓｆの関係が図４のように示され
る。なお、参考として、図４中に従来の関係の場合にお
けるフローティングゲート電位Ｖｆやソース−フローテ
ィングゲート間の電位差Ｖｓｆを二点鎖線で示してお
く。
【００２５】この図から判るように、本実施形態の場合
には、消去動作中、ソース−フローティングゲート間の
電位差Ｖｓｆがほぼ一定に保たれている。これは、フロ
ーティングゲートに蓄積されている電子量が消去動作の
進行と共に減少するため、フローティングゲートの電荷
Ｑによって誘起される電位が大きくなりソース−フロー
ティングゲート間の電位差Ｖｓｆが小さくなるが、それ
を補償するようにコントロールゲート印加電圧Ｖｃｇを
下げているからである。
には、消去動作中、ソース−フローティングゲート間の
電位差Ｖｓｆがほぼ一定に保たれている。これは、フロ
ーティングゲートに蓄積されている電子量が消去動作の
進行と共に減少するため、フローティングゲートの電荷
Ｑによって誘起される電位が大きくなりソース−フロー
ティングゲート間の電位差Ｖｓｆが小さくなるが、それ
を補償するようにコントロールゲート印加電圧Ｖｃｇを
下げているからである。
【００２６】このように、コントロールゲート印加電圧
Ｖｃｇが経時的に小さくなるようにすれば、フローティ
ングゲート１５に蓄積されている電子量が消去動作の進
行と共に減少し、フローティングゲート１５の電荷Ｑに
よって誘起される電位が大きくなっても、ソース−フロ
ーティングゲート間の電位差Ｖｓｆが小さくならないよ
うにできる。
Ｖｃｇが経時的に小さくなるようにすれば、フローティ
ングゲート１５に蓄積されている電子量が消去動作の進
行と共に減少し、フローティングゲート１５の電荷Ｑに
よって誘起される電位が大きくなっても、ソース−フロ
ーティングゲート間の電位差Ｖｓｆが小さくならないよ
うにできる。
【００２７】このため、消去動作終了付近でもソース−
フローティングゲート間の電位差Ｖｓｆが下がらないの
で、消去動作時間が延びないようにできる。
フローティングゲート間の電位差Ｖｓｆが下がらないの
で、消去動作時間が延びないようにできる。
【００２８】また、従来のように消去スピードを向上さ
せるためにソース−コントロールゲート間の電位差を高
電圧にする必要がないため、消去動作開始時にトンネル
膜１４にかかる電界強度を低減することができ、トンネ
ル膜１４にダメージが入ることを防止できる。
せるためにソース−コントロールゲート間の電位差を高
電圧にする必要がないため、消去動作開始時にトンネル
膜１４にかかる電界強度を低減することができ、トンネ
ル膜１４にダメージが入ることを防止できる。
【００２９】さらに、消去動作中にソース拡散層で発生
するホットホールがトンネル膜に注入されることによっ
てトンネル膜の信頼性を劣化させることもない。
するホットホールがトンネル膜に注入されることによっ
てトンネル膜の信頼性を劣化させることもない。
【００３０】（他の実施形態）上記実施形態では、コン
トロールゲート１７に負バイアスが印加される場合につ
いて説明したが、コントロールゲート１７に正バイアス
が印加される場合についても同様に、コントロールゲー
ト印加電圧Ｖｃｇを経時的に小さくするようにすれば上
記効果を奏することができる。
トロールゲート１７に負バイアスが印加される場合につ
いて説明したが、コントロールゲート１７に正バイアス
が印加される場合についても同様に、コントロールゲー
ト印加電圧Ｖｃｇを経時的に小さくするようにすれば上
記効果を奏することができる。
【００３１】また、上記実施形態では、フローティング
ゲート１５からソース拡散層１２に電子を引き抜く場合
について説明したが、図５に示すようにフローティング
ゲート１５からチャネル領域全体に電子を引き抜く場合
や、図６に示すようにドレイン拡散層１３に電子を引き
抜く場合についても適用することができる。これらの場
合においては、電子を引き抜く領域（チャネル領域やド
レイン拡散層）とフローティングゲート１５との間の電
位差が一定になるようにする。
ゲート１５からソース拡散層１２に電子を引き抜く場合
について説明したが、図５に示すようにフローティング
ゲート１５からチャネル領域全体に電子を引き抜く場合
や、図６に示すようにドレイン拡散層１３に電子を引き
抜く場合についても適用することができる。これらの場
合においては、電子を引き抜く領域（チャネル領域やド
レイン拡散層）とフローティングゲート１５との間の電
位差が一定になるようにする。
【図１】本発明の一実施形態における不揮発性半導体記
憶装置の消去動作を示した断面図である。
憶装置の消去動作を示した断面図である。
【図２】コントロールゲート印加電圧Ｖｃｇ及びソース
印加電圧Ｖｓの関係を示した図である。
印加電圧Ｖｓの関係を示した図である。
【図３】本発明の一実施形態と従来それぞれにおけるコ
ントロールゲート印加電圧Ｖｃｇとソース印加電圧Ｖｓ
との関係を示した図である。
ントロールゲート印加電圧Ｖｃｇとソース印加電圧Ｖｓ
との関係を示した図である。
【図４】本発明の一実施形態と従来それぞれにおけるフ
ローティングゲート電位Ｖｆとソース−フローティング
ゲート間の電位差Ｖｓｆの関係を示した図である。
ローティングゲート電位Ｖｆとソース−フローティング
ゲート間の電位差Ｖｓｆの関係を示した図である。
【図５】他の実施形態における不揮発性半導体記憶装置
の消去動作を示した断面図である。
の消去動作を示した断面図である。
【図６】他の実施形態における不揮発性半導体記憶装置
の消去動作を示した断面図である。
の消去動作を示した断面図である。
【図７】従来の不揮発性半導体装置におけるコントロー
ルゲート印加電圧Ｖｃｇとソース印加電圧Ｖｓとの関係
を示した図である。
ルゲート印加電圧Ｖｃｇとソース印加電圧Ｖｓとの関係
を示した図である。
１１…半導体基板、１２…ソース拡散層、１３…ドレイ
ン拡散層、１４…トンネル膜、１５…フローティングゲ
ート、１６…絶縁膜、１７…コントロールゲート、１８
…絶縁膜。
ン拡散層、１４…トンネル膜、１５…フローティングゲ
ート、１６…絶縁膜、１７…コントロールゲート、１８
…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD08 AE05 AE08 5F001 AA25 AB08 AC02 AE08 AF07 AH07 5F083 EP02 EP23 ER14 ER15 ER16 ER19 ER22 ER30 GA21 LA10 LA16 5F101 BA07 BB05 BC02 BE07 BF03 BG07
Claims (3)
- 【請求項１】 半導体基板（１１）と、 前記半導体基板の表層部において互いに離間するように
配置されたソース拡散層（１２）及びドレイン拡散層
（１３）と、 前記ソース拡散層と前記ドレイン拡散層との間をチャネ
ル領域とし、前記チャネル領域上に形成されたトンネル
膜（１４）と、 前記トンネル膜上に形成された電荷蓄積層（１５）と、 前記電荷蓄積層の上に形成された絶縁膜（１６）と、 前記絶縁膜上に形成されたコントロールゲート（１７）
とを備え、 消去動作時には、前記コントロールゲートに印加する電
圧（Ｖｃｇ）が変化し、該電圧が経時的に小さくなるよ
うになっていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記消去動作時には、前記ソース拡散層
と前記電荷蓄積層との間の電位差がほぼ一定になること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記消去動作時における前記電荷蓄積層
の電荷（Ｑ）の変化量に基づいて、前記コントロールゲ
ートに印加する電圧の変化量が設定されていることを特
徴とする請求項１又は２に記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032618A JP2001217327A (ja) | 2000-02-03 | 2000-02-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032618A JP2001217327A (ja) | 2000-02-03 | 2000-02-03 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217327A true JP2001217327A (ja) | 2001-08-10 |
Family
ID=18557190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000032618A Withdrawn JP2001217327A (ja) | 2000-02-03 | 2000-02-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
-
2000
- 2000-02-03 JP JP2000032618A patent/JP2001217327A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060324 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090615 |