JP2001211060A - スイッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 オン状態のスイッチトランジスタのコレクタ
の電圧が大振幅の信号によってマイナスとなって、オフ
状態に切り替えられなくなる現象を無くし、確実にオン
状態からオフ状態に切り替えられるようにする。 【解決手段】 少なくとも入力端２と出力端３とを有
し、入力端２に入力された信号を通過し、又は遮断する
ように制御される第一の半導体スイッチ手段１と、入力
端２に直流電圧を印加する第一の抵抗４と、入力端２に
接続された第一の端子と接地された第二の端子と制御電
圧が印加される第三の端子とを有すると共に、制御電圧
によって第一の端子と第二の端子との間がオン状態又は
オフ状態となる第二の半導体スイッチ手段５とを備え、
オン状態における第一の端子と第二の端子との間のイン
ピーダンスが信号の正の半サイクルと負の半サイクルと
で共に低くなる三端子半導体素子５ａ、５ｂによって第
二の半導体スイッチ手段５を構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン信号
送信機などに使用されるスイッチ回路に関する。

【０００２】

【従来の技術】ＣＡＴＶシステムにおけるテレビジョン
信号送信機には複数のスイッチ回路が設けられ、各スイ
ッチ回路には異なる放送内容の中間周波信号がそれぞれ
入力され、一つの中間周波信号のみがスイッチ回路によ
って出力されるようになっている。

【０００３】従来のスイッチ回路を図６及び図７に従っ
て説明する。入力端２１と出力端２２との間の信号の伝
送経路２３に二個のダイオード２４、２５が直列に挿入
される。ダイオード２４、２５にはＰＩＮダイオードが
用いられる。また、使用個数も二個に限られない。

【０００４】ダイオード２４のアノードには第一の抵抗
２６によって直流電圧Ｖｂが印加され、ダイオード２５
のカソードは第二の抵抗２７によって直流的にグランド
に接続される。また、オン状態又はオフ状態に切り替え
られるスイッチトランジスタ（ＮＰＮ型）２８のコレク
タが第一の抵抗２６とダイオード２４のアノードとの接
続点に接続され、エミッタは接地される。

【０００５】以上の構成において、スイッチトランジス
タ２８のベースにローレベルの制御電圧が印加されると
スイッチトランジスタ２８はオフ状態となり、この結果
ダイオード２４、２５が導通する。すると、入力端２１
に入力された信号がダイオード２４、２５を通過して出
力端２２に出力される。

【０００６】一方、スイッチトランジスタ２８のベース
にハイレベルの制御電圧が印加されるとスイッチトラン
ジスタ２８はオン状態となり、ダイオード２４のアノー
ドにおける電圧が下がってダイオード２４、２５が非導
通となる。この結果、入力端２１に信号が入力されてい
ても出力端２２には出力されない。以上のように、従来
のスイッチ回路はスイッチトランジスタ２８のオフ状
態、オン状態に対応してダイオードが導通、非導通とな
り、信号の通過を制御していた。

【０００７】

【発明が解決しようとする課題】ところで、従来のスイ
ッチ回路においては、スイッチトランジスタ２８がオン
状態のときに信号のレベル（振幅）が大きいと、スイッ
チトランジスタ２８のコレクタ（第一の抵抗２６とダイ
オード２４のアノードとの接続点Ａでもある）が信号に
よって励振された場合、コレクタの電圧は、信号の正の
半サイクルではほぼ０ボルトに制限されるが、負の半サ
イクルではトランジスタ２８のコレクタ側からエミッタ
側を見たインピーダンスが急激に増大する。

【０００８】この結果、正の半サイクルと負の半サイク
ルとの平均電圧が不側におおきくなり、接続点Ａにおけ
る直流電圧もマイナスとなる。この直流電圧は、図７に
示すように信号のレベルがきくなるほどマイナス方向に
大きくなり、レベルがおよそ４０ｄＢｍＶ（ミリボル
ト）までは１Ｖ以下の正の電圧であったものが、５０ｄ
ＢｍＶ以上になると急激に低下して６０ｄＢｍＶではマ
イナス１．５Ｖ以下に低下する。

【０００９】このような状態でスイッチトランジスタ２
８のベースにローレベルの制御電圧を印加してスイッチ
トランジスタ２８をオフ状態に切り替えようとしても、
接続点Ａの電圧が上昇しないので、ダイオード２４、２
５がオフ状態のままに保持されてしまうという問題があ
った。

【００１０】本発明は、このようにオン状態のスイッチ
トランジスタのコレクタの電圧が大振幅の信号によって
マイナスとなって、オフ状態に切り替えられなくなる現
象を無くし、確実にオン状態からオフ状態に切り替えら
れるようにすることを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明のスイッチ回路では、少なくとも入力端と出
力端とを有し、前記入力端に入力された信号を前記入力
端の電圧がハイレベルのときに通過し、ローレベルのと
きに遮断するように制御される第一の半導体スイッチ手
段と、前記入力端に直流電圧を印加する第一の抵抗と、
前記入力端に接続された第一の端子と接地された第二の
端子と制御電圧が印加される第三の端子とを有すると共
に、前記制御電圧によって前記第一の端子と前記第二の
端子との間がオン状態又はオフ状態となる第二の半導体
スイッチ手段とを備え、前記第二の半導体スイッチ手段
のオン状態における前記第一の端子と前記第二の端子と
の間のインピーダンスが前記信号の正の半サイクルと負
の半サイクルとで共に低くなる三端子半導体素子によっ
て前記第二の半導体スイッチ手段を構成した。

【００１２】また、前記三端子半導体素子を第一のＮＰ
Ｎトランジスタとダイオードとによって構成し、前記第
一のＮＰＮトランジスタのコレクタ、エミッタ、ベース
をそれぞれ前記第一乃至第三の端子とし、前記ダイオー
ドのカソードを前記トランジスタのコレクタに接続する
と共に、アノードをエミッタに接続した。

【００１３】また、前記三端子半導体素子をＮチャンネ
ルＦＥＴで構成し、前記ＮチャンネルＦＥＴのドレイ
ン、ソース、ゲートをそれぞれ前記第一乃至第三の端子
とした。

【００１４】また、前記入力端と前記第一の端子との間
に第二の抵抗を挿入した。

【００１５】また、前記第一の半導体スイッチ手段を第
二のＮＰＮトランジスタで構成し、前記第二のＮＰＮト
ランジスタのベース、コレクタをそれぞれ前記入力端、
出力端とすると共に、コレクタに電圧を印加し、エミッ
タを接地した。

【００１６】また、前記第一の半導体スイッチ手段をピ
ンダイオードで構成し、前記ピンダイオードのアノー
ド、カソードをそれぞれ前記入力端、出力端とし、カソ
ードを第三の抵抗を介して接地した。

【００１７】

【発明の実施の形態】以下、本発明のスイッチ回路を図
１乃至図、図２に従って説明する。図１は本発明のスイ
ッチ回路の第一の実施の形態の構成を示す回路図、図２
は本発明のスイッチ回路における入力端の電圧特性図、
図３は本発明のスイッチ回路の第二の実施の形態の構成
を示す回路図、図４及び図５はそれぞれ第一及び第二の
実施の形態における他の構成を示す回路図である。

【００１８】先ず、図１において、第一の半導体スイッ
チ手段１は互いに直列に接続された二個のピンダイオー
ド１ａによって構成され、アノードが入力端２となり、
カソードが出力端３となっている。アノードには信号が
入力されると共に、第一の抵抗４を介して直流電圧Ｖｂ
が印加される。また、アノードとグランドとの間には第
二の半導体スイッチ手段５が接続される。第二の半導体
スイッチ手段５は第一のＮＰＮトランジスタ５ａとダイ
オード５ｂとからなる三端子半導体素子で構成され、ダ
イオード５ｂアノードがエミッタに接続され、カソード
がコレクタに接続される。第一の端子であるコレクタが
第二の抵抗６を介してピンダイオード１ａのアノードに
接続され、第二の端子であるエミッタが接地される。ま
た、第三の端子であるベースには制御電圧が印加され
る。

【００１９】なお、ピンダイオード１ａの数は二個に限
らず一個でもよいが、カソードは第三の抵抗７を介して
接地される。また、第一のＮＰＮトランジスタ５ａをＰ
ＮＰトランジスタで置き換えてもよい。この場合は、エ
ミッタがピンダイオード１ａのアノードに接続され、コ
レクタが接地される。

【００２０】第一のＮＰＮトランジスタ５ａはベースに
印加される制御電圧Ｖｓによってオン状態又はオフ状態
に切り替えられる。第二の抵抗６の抵抗値は第一の抵抗
４の抵抗値よりも十分に小さく、およそ７５オーム程度
である。

【００２１】以上の構成において、第一のＮＰＮトラン
ジスタ５ａのベースにローレベルの制御電圧（例えば０
ボルト）が印加されると第一のＮＰＮトランジスタ５ａ
はオフ状態となる。すると、ピンダイオード１ａのアノ
ードの電圧が高くなり、第一の抵抗４、ピンダイオード
１ａ、第三の抵抗７を介して電流が流れ、ピンダイオー
ド１ａがオン状態となる。この結果、アノードに入力さ
れた信号がカソードに出力される。

【００２２】一方、第一のＮＰＮトランジスタ５ａのベ
ースにハイレベルの制御電圧（例えば５ボルト）が印加
されると、第一のＮＰＮトランジスタ５ａはオン状態と
なる。すると、ピンダイオード１ａはアノードの電圧が
下がってオフ状態となる。この結果、ピンダイオード１
ａのアノードに入力された信号はピンダイオード１ａに
よって阻止されてカソードには出力されない。なお、ピ
ンダイオード１ａがオフ状態（即ち、第一のＮＰＮトラ
ンジスタ５ａがオン状態）のときには、ピンダイオード
１ａのアノードは第三の抵抗６によって接地されるの
で、第三の抵抗６は信号源に対する終端抵抗として機能
する。

【００２３】第一のＮＰＮトランジスタ５ａのオン状態
ではコレクタとエミッタとの間のインピーダンスは飽和
抵抗となって極めて低くなる。この状態でピンダイオー
ド１ａのアノードが信号によって励振されると、信号の
正の半サイクルでは第一のＮＰＮトランジスタ５ａを信
号電流が流れてピンダイオード１ａのアノードの電圧上
昇は押さえられる。一方、負の半サイクルではダイオー
ド５ｂがオンとなってピンダイオード１ａの電圧はほぼ
マイナス０．７ボルト以下の低い電圧にクリップされ
る。このような状態ではダイオード５ｂのインピーダン
スも極めて低い。従って、ピンダイオード１ａのアノー
ドが信号の正の半サイクルと負の半サイクルとでほぼ同
じ程度の電圧に励振されても、そこに現れる平均的な直
流電圧はマイナス電圧とはならず、信号のレベルが大き
くなるほど正の方向に変化する。

【００２４】この結果、ピンダイオード１ａのアノード
における平均的な直流電圧は図２に示すように信号のレ
ベルの増加と共にプラスの方向に大きくなり、レベルが
およそ４０ｄＢｍＶ（ミリボルト）までは０．８Ｖ程度
であったものが、５０ｄＢｍＶ以上になると急激に増加
し、６０ｍＶでは約３．２Ｖになる。従って、第一のＮ
ＰＮトランジスタ５ａのコレクタの電圧は負とはなら
ず、次の段階で第一のＮＰＮトランジスタ５ａのベース
にハイレベルの制御電圧を印加すれば容易にオン状態に
切り替えられる。

【００２５】図３に示す構成は第二の半導体スイッチ手
段５としてＮチャンネルのＦＥＴ５ｃを使用したもので
あり、ドレインが第二の抵抗６を介してピンダイオード
１ａのアノードに接続され、ソースが接地され、ゲート
に制御電圧が印加される。その他の構成は図１と同じで
ある。この場合、ＮチャンネルＦＥＴ５ｃは、オン状態
となっ多情帯では、そのドレインが信号によって励振さ
れても、負の半サイクルではドレインとソースとの間の
インピーダンスは極めて低いので、図１の構成と同様に
ピンダイオード１ａのアノードの平均的な直流電圧はマ
イナスとはならない。

【００２６】図４、図５はそれぞれ図１、図３に対応す
るものであり、第一の半導体スイッチ手段１として第二
のＮＰＮトランジスタ１ｂを使用した構成を示し、その
他の構成はそれぞれ図４、図５と同じである。そして、
第二のＮＰＮトランジスタ１ｂのベースが入力端２とな
り、コレクタが出力端３となる。エミッタは接地され、
コレクタには第四の抵抗８を介して直流電圧が印加され
る。第二のＮＰＮトランジスタ１ｂは第二の半導体スイ
ッチ手段５がオン状態のときにはオフ状態となってコレ
クタに信号を出力しないが、第二の半導体スイッチ手段
５がオフ状態のときには非飽和のバイアス条件が与えら
れて増幅器としで動作する。従って、ベースに入力され
た信号を増幅して出力することができる。

【００２７】

【発明の効果】以上のように、本発明のスイッチ回路
は、入力端に入力された信号を通過又は遮断するように
制御される第一の半導体スイッチ手段と、入力端に直流
電圧を印加する第一の抵抗と、入力端に第一の端子が接
続され第二の端子が接地され、オン状態又はオフ状態と
なる第二の半導体スイッチ手段とを備え、第二の半導体
スイッチ手段のオン状態における第一の端子と第二の端
子との間のインピーダンスが信号の正の半サイクルと負
の半サイクルとで共に低くなる三端子半導体素子によっ
て第二の半導体スイッチ手段を構成したので、第二の半
導体スイッチ手段がオン状態において入力端が信号によ
って励振された場合、正の半サイクルと負の半サイクル
とによる平均的な直流電圧がマイナスとはならず、第二
の半導体スイッチ手段を容易にオフにすることができ
る。

【００２８】また、三端子半導体素子を第一のＮＰＮト
ランジスタとダイオードとによって構成し、第一のＮＰ
Ｎトランジスタのコレクタ、エミッタ、ベースをそれぞ
れ第一乃至第三の端子とし、ダイオードのカソードを前
記トランジスタのコレクタに接続すると共に、アノード
をエミッタに接続したので、信号の負の半サイクルでは
ダイオードがオンとなってインピーダンスの上昇が抑え
られ、第一のＮＰＮトランジスタのコレクタの平均的な
直流電圧はマイナスとはならず、容易にオンされること
が可能となる。

【００２９】また、三端子半導体素子をＮチャンネルＦ
ＥＴで構成し、ＮチャンネルＦＥＴのドレイン、ソー
ス、ゲートをそれぞれ第一乃至第三の端子としたので、
構成が簡単である。

【００３０】また、入力端と第一の端子との間に第二の
抵抗を挿入したので、第一の半導体スイッチ手段がオフ
状態のときには第二の抵抗を信号源の終端抵抗とするこ
とができる。

【００３１】また、第一の半導体スイッチ手段を第二の
ＮＰＮトランジスタで構成し、第二のＮＰＮトランジス
タのベース、コレクタをそれぞれ入力端、出力端とする
と共に、コレクタに電圧を印加し、エミッタを接地した
ので、信号は第二のＮＰＮトランジスタで増幅して出力
することができる。

【００３２】また、第一の半導体スイッチ手段をピンダ
イオードで構成し、ピンダイオードのアノード、カソー
ドをそれぞれ入力端、出力端とし、カソードを第三の抵
抗を介して接地したので、ピンダイオードのオン又はオ
フ状態が簡単に切り替えられる。

【図面の簡単な説明】

【図１】本発明のスイッチ回路の第一の実施の形態の構
成を示す回路図である。

【図２】本発明のスイッチ回路の入力端における電圧特
性図である。

【図３】本発明のスイッチ回路の第二の実施の形態の構
成を示す回路図である。

【図４】本発明のスイッチ回路の第一の実施の形態にお
ける他の構成を示す回路図である。

【図５】本発明のスイッチ回路の第二の実施の形態にお
ける他の構成を示す回路図である。

【図６】従来のスイッチ回路の構成を示す回路図であ
る。

【図７】従来のスイッチ回路における入力信号のレベル
とＡ点の電圧との関係図である。

【符号の説明】

１ 第一の半導体スイッチ手段 １ａ ピンダイオード １ｂ 第二のＮＰＮトランジスタ ２ 入力端 ３ 出力端 ４ 第一の抵抗 ５ 第二の半導体スイッチ手段 ５ａ 第一のＮＰＮトランジスタ ５ｂ ダイオード ５ｃ ＮチャンネルＦＥＴ ６ 第二の抵抗 ７ 第三の抵抗 ８ 第四の抵抗

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも入力端と出力端とを有し、前
   記入力端に入力された信号を前記入力端の電圧がハイレ
   ベルのときに通過し、ローレベルのときに遮断するよう
   に制御される第一の半導体スイッチ手段と、前記入力端
   に直流電圧を印加する第一の抵抗と、前記入力端に接続
   された第一の端子と接地された第二の端子と制御電圧が
   印加される第三の端子とを有すると共に、前記制御電圧
   によって前記第一の端子と前記第二の端子との間がオン
   状態又はオフ状態となる第二の半導体スイッチ手段とを
   備え、前記第二の半導体スイッチ手段のオン状態におけ
   る前記第一の端子と前記第二の端子との間のインピーダ
   ンスが前記信号の正の半サイクルと負の半サイクルとで
   共に低くなる三端子半導体素子によって前記第二の半導
   体スイッチ手段を構成したことを特徴とするスイッチ回
   路。
2. 【請求項２】 前記三端子半導体素子を第一のＮＰＮト
   ランジスタとダイオードとによって構成し、前記第一の
   ＮＰＮトランジスタのコレクタ、エミッタ、ベースをそ
   れぞれ前記第一乃至第三の端子とし、前記ダイオードの
   カソードを前記トランジスタのコレクタに接続すると共
   に、アノードをエミッタに接続したことを特徴とする請
   求項１記載のスイッチ回路。
3. 【請求項３】 前記三端子半導体素子をＮチャンネルＦ
   ＥＴで構成し、前記ＮチャンネルＦＥＴのドレイン、ソ
   ース、ゲートをそれぞれ前記第一乃至第三の端子とした
   ことを特徴とする請求項１記載のスイッチ回路。
4. 【請求項４】 前記入力端と前記第一の端子との間に第
   二の抵抗を挿入したことを特徴とする請求項１乃至３の
   いずれかに記載のスイッチ回路。
5. 【請求項５】 前記第一の半導体スイッチ手段を第二の
   ＮＰＮトランジスタで構成し、前記第二のＮＰＮトラン
   ジスタのベース、コレクタをそれぞれ前記入力端、出力
   端とすると共に、コレクタに電圧を印加し、エミッタを
   接地したことを特徴とする請求項１乃至４のいずれかに
   記載のスイッチ回路。
6. 【請求項６】 前記第一の半導体スイッチ手段をピンダ
   イオードで構成し、前記ピンダイオードのアノード、カ
   ソードをそれぞれ前記入力端、出力端とし、カソードを
   第三の抵抗を介して接地したことを特徴とする請求項１
   乃至４のいずれかに記載のスイッチ回路。