JP2001210595A - 半導体薄膜の作製方法および成膜装置 - Google Patents
半導体薄膜の作製方法および成膜装置Info
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- JP2001210595A JP2001210595A JP2000017542A JP2000017542A JP2001210595A JP 2001210595 A JP2001210595 A JP 2001210595A JP 2000017542 A JP2000017542 A JP 2000017542A JP 2000017542 A JP2000017542 A JP 2000017542A JP 2001210595 A JP2001210595 A JP 2001210595A
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Abstract
(57)【要約】
【課題】 低温poly-Si TFT用四角形のガラス基板面内
の膜厚均一性を改善し、基板面内でデバイス特性のばら
つきが発生する要因を少なくし、膜厚のばらつきが低く
なるような半導体薄膜の作製法および成膜装置の提供。 【解決手段】 外形が円盤状で中央部に成膜基板と同じ
形状の凹部が形成された基板トレイ１の前記凹部１ａ内
に前記成膜基板２をセットし、Ｓｉ2Ｈ6の雰囲気下で、
前記基板トレイ１を回転させながら、前記成膜基板１表
面に半導体薄膜を成膜する。
の膜厚均一性を改善し、基板面内でデバイス特性のばら
つきが発生する要因を少なくし、膜厚のばらつきが低く
なるような半導体薄膜の作製法および成膜装置の提供。 【解決手段】 外形が円盤状で中央部に成膜基板と同じ
形状の凹部が形成された基板トレイ１の前記凹部１ａ内
に前記成膜基板２をセットし、Ｓｉ2Ｈ6の雰囲気下で、
前記基板トレイ１を回転させながら、前記成膜基板１表
面に半導体薄膜を成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体薄膜の作製
方法および成膜装置に関する。
方法および成膜装置に関する。
【０００２】
【従来の技術】〈発明の背景〉従来半導体プロセスでは
一般的な成膜方法としてＬＰＣＶＤ（Low Pressure Che
mical Vapor Deposition）が使用されてきた。ＬＰＣＶ
Ｄでは基板面内の膜厚均一性を維持・向上するために、
成膜時に基板を回転するという方法をとっている。そし
て、近年開発が活発化ている低温ｐｏｌｙーＳｉ ＴＦ
Ｔにおいても、成膜方法の一つとしてＬＰＣＶＤが採用
されており、成膜時には半導体の場合と同様に基板を回
転させている。しかし、低温ｐｏｌｙーＳｉ ＴＦＴ用
の基板としてはガラス基板が一般的であり、ガラス基板
の形状は四角形であることから、ウェハ状基板に成膜す
る場合と比べて、基板面内の膜厚均一性が悪くなる。こ
の為に、基板面内でデバイス特性のばらつきが発生する
要因の一つとなっている。そこで、ガラス基板を使用し
た場合でも膜厚のばらつきが低くなるような半導体薄膜
の作製法および成膜装置が望まれている。
一般的な成膜方法としてＬＰＣＶＤ（Low Pressure Che
mical Vapor Deposition）が使用されてきた。ＬＰＣＶ
Ｄでは基板面内の膜厚均一性を維持・向上するために、
成膜時に基板を回転するという方法をとっている。そし
て、近年開発が活発化ている低温ｐｏｌｙーＳｉ ＴＦ
Ｔにおいても、成膜方法の一つとしてＬＰＣＶＤが採用
されており、成膜時には半導体の場合と同様に基板を回
転させている。しかし、低温ｐｏｌｙーＳｉ ＴＦＴ用
の基板としてはガラス基板が一般的であり、ガラス基板
の形状は四角形であることから、ウェハ状基板に成膜す
る場合と比べて、基板面内の膜厚均一性が悪くなる。こ
の為に、基板面内でデバイス特性のばらつきが発生する
要因の一つとなっている。そこで、ガラス基板を使用し
た場合でも膜厚のばらつきが低くなるような半導体薄膜
の作製法および成膜装置が望まれている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、低温
ｐｏｌｙーＳｉ ＴＦＴ用四角形のガラス基板面内の膜
厚均一性を改善し、基板面内でデバイス特性のばらつき
が発生する要因を少なくし、膜厚のばらつきが低くなる
ような半導体薄膜の作製法および成膜装置の提供するこ
とにある。
ｐｏｌｙーＳｉ ＴＦＴ用四角形のガラス基板面内の膜
厚均一性を改善し、基板面内でデバイス特性のばらつき
が発生する要因を少なくし、膜厚のばらつきが低くなる
ような半導体薄膜の作製法および成膜装置の提供するこ
とにある。
【０００４】
【課題を解決するための手段】〈発明の特徴〉本発明の
特徴は、バッチ処理でガラス基板等の円形以外の基板に
成膜を行う縦型ＬＰＣＶＤであって、基板外形に相当し
た凹部を形成した円形の基板トレイを有し、該トレイの
凹部に基板を収納し、基板ごと回転させて成膜するＬＰ
ＣＶＤ。本説明により成膜レートの基板内ばらつきを低
減することが可能となり、デバイス特性の基板面内均一
性を向上することが可能となる。このためデバイス歩留
まりが向上する。そして、本発明は、半導体薄膜の作製
方法を、次のとおりにすることにより、前記目的を達成
できる。 １．外形が円盤状で、中央部に成膜基板と同じ形状の凹
部が形成された基板トレイの前記凹部内に前記成膜基板
をセットし、Ｓｉ2Ｈ6の雰囲気下で、前記基板トレイを
回転させながら前記成膜基板表面に半導体薄膜を成膜す
る。 ２．前記成膜基板の形状は、四角形以上の多角形であ
る。 ３．前記成膜基板は、ガラス基板である。また、本発明
は、次のとおりの半導体の成膜装置に使用されるのに好
適な被加工板の及びその処理装置を提供する。 ４．中央部に被加工板と同じ形状で、且つ、３個以上の
貫通孔が設けられ、前記被加工板を収納するための凹部
を形成されたトレイと、前記各貫通孔内を出入自在で、
前記被加工板を載置する先端部をもつ複数本のピンと、
前記各ピンを同時に各貫通孔に出入させるためのピン駆
動手段と、からなり、前記トレイの表面より突出させた
ピンの先端に被加工板を載置したのち、各ピンを引っ込
めて被加工板を前記凹部内に収納する。 ５．外形が円盤状で、中央部に処理される基板と同じ形
状で、且つ、３個以上の貫通孔が設けられた凹部を形成
された基板トレイと、前記各貫通孔内を出入自在で、前
記基板を載置する先端部をもち、且つ、前記基板を前記
凹部内にセットするための複数本のピンからなる基板セ
ット手段と、前記各ピンを同時に各貫通孔に出入させる
ためのピン駆動手段と、から構成してなる。 ６．前記各ピンの先端に前記基板を載置させるための基
板載置手段を備える。 ７．前記凹部内に前記基板を収納した前記基板トレイを
ボートに移載する移載手段を備える。 ８．前記ボートは、石英製である。 ９．前記基板トレイの凹部内に前記基板を収納した状態
で、当該基板トレイを回転させる回転手段を備える。 １０．前記基板の形状は、四角形以上の多角形である。 １１．前記基板は、ガラス基板である。さらに、本発明
は、次のとおりの半導体の成膜装置を次のとおりとする
ことにより、戦記目的を達成できる。 １２．外形が円盤状で、中央部に成膜基板と同じ形状の
凹部が形成された基板トレイと、前記成膜基板を前記基
板トレイの前記凹部内にセットする成膜基板セット手段
と、前記基板トレイごと成膜室内のボートに移載する移
載手段と、前記ボートごと前記基板トレイを回転させる
回転手段と、前記成膜室内に原料ガスであるＳｉ2Ｈ6を
導入する原料ガス導入手段と、からなり、前記成膜基板
表面に半導体薄膜を成膜する。 １３．前記成膜基板セット装置は、基板トレイの前記凹
部内に穿設された３個以上の貫通孔内を出入自在で、前
記基板を載置する先端部をもつ複数本のピンと、前記各
ピンを同時に各貫通孔に出入させるためのピン駆動手段
と、からなる。 １４．前記成膜基板の形状は、四角形以上の多角形であ
る。 １５．前記成膜基板は、ガラス基板である。 １６．前記ボートは、石英製である。
特徴は、バッチ処理でガラス基板等の円形以外の基板に
成膜を行う縦型ＬＰＣＶＤであって、基板外形に相当し
た凹部を形成した円形の基板トレイを有し、該トレイの
凹部に基板を収納し、基板ごと回転させて成膜するＬＰ
ＣＶＤ。本説明により成膜レートの基板内ばらつきを低
減することが可能となり、デバイス特性の基板面内均一
性を向上することが可能となる。このためデバイス歩留
まりが向上する。そして、本発明は、半導体薄膜の作製
方法を、次のとおりにすることにより、前記目的を達成
できる。 １．外形が円盤状で、中央部に成膜基板と同じ形状の凹
部が形成された基板トレイの前記凹部内に前記成膜基板
をセットし、Ｓｉ2Ｈ6の雰囲気下で、前記基板トレイを
回転させながら前記成膜基板表面に半導体薄膜を成膜す
る。 ２．前記成膜基板の形状は、四角形以上の多角形であ
る。 ３．前記成膜基板は、ガラス基板である。また、本発明
は、次のとおりの半導体の成膜装置に使用されるのに好
適な被加工板の及びその処理装置を提供する。 ４．中央部に被加工板と同じ形状で、且つ、３個以上の
貫通孔が設けられ、前記被加工板を収納するための凹部
を形成されたトレイと、前記各貫通孔内を出入自在で、
前記被加工板を載置する先端部をもつ複数本のピンと、
前記各ピンを同時に各貫通孔に出入させるためのピン駆
動手段と、からなり、前記トレイの表面より突出させた
ピンの先端に被加工板を載置したのち、各ピンを引っ込
めて被加工板を前記凹部内に収納する。 ５．外形が円盤状で、中央部に処理される基板と同じ形
状で、且つ、３個以上の貫通孔が設けられた凹部を形成
された基板トレイと、前記各貫通孔内を出入自在で、前
記基板を載置する先端部をもち、且つ、前記基板を前記
凹部内にセットするための複数本のピンからなる基板セ
ット手段と、前記各ピンを同時に各貫通孔に出入させる
ためのピン駆動手段と、から構成してなる。 ６．前記各ピンの先端に前記基板を載置させるための基
板載置手段を備える。 ７．前記凹部内に前記基板を収納した前記基板トレイを
ボートに移載する移載手段を備える。 ８．前記ボートは、石英製である。 ９．前記基板トレイの凹部内に前記基板を収納した状態
で、当該基板トレイを回転させる回転手段を備える。 １０．前記基板の形状は、四角形以上の多角形である。 １１．前記基板は、ガラス基板である。さらに、本発明
は、次のとおりの半導体の成膜装置を次のとおりとする
ことにより、戦記目的を達成できる。 １２．外形が円盤状で、中央部に成膜基板と同じ形状の
凹部が形成された基板トレイと、前記成膜基板を前記基
板トレイの前記凹部内にセットする成膜基板セット手段
と、前記基板トレイごと成膜室内のボートに移載する移
載手段と、前記ボートごと前記基板トレイを回転させる
回転手段と、前記成膜室内に原料ガスであるＳｉ2Ｈ6を
導入する原料ガス導入手段と、からなり、前記成膜基板
表面に半導体薄膜を成膜する。 １３．前記成膜基板セット装置は、基板トレイの前記凹
部内に穿設された３個以上の貫通孔内を出入自在で、前
記基板を載置する先端部をもつ複数本のピンと、前記各
ピンを同時に各貫通孔に出入させるためのピン駆動手段
と、からなる。 １４．前記成膜基板の形状は、四角形以上の多角形であ
る。 １５．前記成膜基板は、ガラス基板である。 １６．前記ボートは、石英製である。
【０００５】まず、外形が円形であり成膜基板と同じ形
の凹部が形成された基板トレイの凹部に基板を搭載す
る。
の凹部が形成された基板トレイの凹部に基板を搭載す
る。
【０００６】次に、ＣＶＤチャンバー内の石英製ボート
にこの状態の基板トレイをセットし、ベースプレッシャ
ーまでの真空引きを行った後に成膜を行う。
にこの状態の基板トレイをセットし、ベースプレッシャ
ーまでの真空引きを行った後に成膜を行う。
【０００７】従来基板トレーを使用せずに成膜基板のみ
で成膜を行った場合、基板の回転により原料ガスに乱流
が発生していたが、本発明では基板の外形を円形に出来
るので、原料ガスの乱流発生を低減することが出来る。
従って、成膜レートの基板内ばらつきを低減することが
可能となり、デバイス特性の基板面内均一性を向上する
ことが可能となる。このためデバイス歩留まりが向上す
る。
で成膜を行った場合、基板の回転により原料ガスに乱流
が発生していたが、本発明では基板の外形を円形に出来
るので、原料ガスの乱流発生を低減することが出来る。
従って、成膜レートの基板内ばらつきを低減することが
可能となり、デバイス特性の基板面内均一性を向上する
ことが可能となる。このためデバイス歩留まりが向上す
る。
【０００８】
【発明の実施の形態】バッチ式縦型ＬＰＣＶＤにおい
て、長方形のガラス基板にシリコン膜の成膜を行う際
に、ガラス基板を円形の専用トレーに載せた状態で成膜
を行う。以降で一般的な作業手順に沿って図１により実
施例を説明する。
て、長方形のガラス基板にシリコン膜の成膜を行う際
に、ガラス基板を円形の専用トレーに載せた状態で成膜
を行う。以降で一般的な作業手順に沿って図１により実
施例を説明する。
【０００９】〈実施例〉まず、外形が円盤状で中央部に
サイズが３００ｍｍ×３５０ｍｍ□で厚さが１．１ｍｍ
の成膜基板と同じ形状の凹部が形成された基板トレイを
用意する。
サイズが３００ｍｍ×３５０ｍｍ□で厚さが１．１ｍｍ
の成膜基板と同じ形状の凹部が形成された基板トレイを
用意する。
【００１０】次に、成膜基板を基板トレイの凹部内にセ
ットして、基板トレイごとＬＰＣＶＤチャンバー内の石
英製ボートに移載する。この状態で石英製ボートごと基
板トレイを８ｒｐｍの回転数で回転させながら、原料ガ
スＳｉ2Ｈ6を２００ｓｃｃｍ導入して１９ＰＡ（１５０
ｍＴｏｒｒ）の圧力で成膜を行う。
ットして、基板トレイごとＬＰＣＶＤチャンバー内の石
英製ボートに移載する。この状態で石英製ボートごと基
板トレイを８ｒｐｍの回転数で回転させながら、原料ガ
スＳｉ2Ｈ6を２００ｓｃｃｍ導入して１９ＰＡ（１５０
ｍＴｏｒｒ）の圧力で成膜を行う。
【００１１】本発明により、成膜中にＣＶＤチャンバー
内における回転体（従来は長方形のガラス基板）の外形
を実質的に円盤状とすることが出来るため、原料ガスへ
の乱流発生を低減することが出来る。
内における回転体（従来は長方形のガラス基板）の外形
を実質的に円盤状とすることが出来るため、原料ガスへ
の乱流発生を低減することが出来る。
【００１２】従来のように基板トレイを用いずに成膜を
行った場合、膜厚平均値が７５ｎｍ（７５０Å）で基板
面内膜厚ばらつきが±５％程度であったのに対して、本
実施例においては、膜厚平均値７５ｎｍ（７５０Å）で
膜厚ばらつきは±１％以下となり、デバイス特性の基板
面内均一性及びデバイス歩留まりを向上することが可能
となる。
行った場合、膜厚平均値が７５ｎｍ（７５０Å）で基板
面内膜厚ばらつきが±５％程度であったのに対して、本
実施例においては、膜厚平均値７５ｎｍ（７５０Å）で
膜厚ばらつきは±１％以下となり、デバイス特性の基板
面内均一性及びデバイス歩留まりを向上することが可能
となる。
【００１３】〈他の実施例〉バッチ式縦型ＬＰＣＶＤに
おいて、長方形のガラス基板にシリコン膜の成膜を行う
際に、ＣＶＤチャンバー内石英ボートのガラス基板をセ
ットする部分の形状が円盤状であり、その部分にガラス
基板をセットして成膜を行う。
おいて、長方形のガラス基板にシリコン膜の成膜を行う
際に、ＣＶＤチャンバー内石英ボートのガラス基板をセ
ットする部分の形状が円盤状であり、その部分にガラス
基板をセットして成膜を行う。
【００１４】以下、一般的な作業手順に沿って図２によ
り実施例を説明する。図２にＣＶＤチャンバー内におい
て石英製ボートの成膜基板を保持する部品の形状を示
す。このように成膜基板外形よりも大きい円盤状であ
り、その中央部に成膜基板外形と同じ形状である凹部が
形成されている。また、この凹部には貫通穴が４箇所開
いている。図３に示すように、チャンバー内に成膜基板
をチャージする時に、この穴にはあらかじめ下からピン
が突き出ており、基板をＣＶＤ内に搬送する時に、基板
をこのピンの上にのせる。その後ピンが降りて、基板が
円盤状部品の凹部にセットされる。
り実施例を説明する。図２にＣＶＤチャンバー内におい
て石英製ボートの成膜基板を保持する部品の形状を示
す。このように成膜基板外形よりも大きい円盤状であ
り、その中央部に成膜基板外形と同じ形状である凹部が
形成されている。また、この凹部には貫通穴が４箇所開
いている。図３に示すように、チャンバー内に成膜基板
をチャージする時に、この穴にはあらかじめ下からピン
が突き出ており、基板をＣＶＤ内に搬送する時に、基板
をこのピンの上にのせる。その後ピンが降りて、基板が
円盤状部品の凹部にセットされる。
【００１５】以上の方法で成膜を行うことにより、成膜
中にＣＶＤチャンバー内における回転体（従来は長方形
のガラス基板）の外形を実質的に円盤状とすることが出
来る。この為に原料ガスへの乱流発生を低減することが
出来る。
中にＣＶＤチャンバー内における回転体（従来は長方形
のガラス基板）の外形を実質的に円盤状とすることが出
来る。この為に原料ガスへの乱流発生を低減することが
出来る。
【００１６】従来のように基板がむき出しの状態で成膜
を行った場合、膜厚平均値が７５ｎｍ（７５０Å）で基
板面内膜厚ばらつきが±５％程度であった。これに対し
て、本実施例においては、膜厚平均値７５ｎｍ（７５０
Å）で膜厚ばらつきは±１％以下となる。この結果、デ
バイス特性の基板面内均一性及びデバイス歩留まりを向
上することが可能となる。
を行った場合、膜厚平均値が７５ｎｍ（７５０Å）で基
板面内膜厚ばらつきが±５％程度であった。これに対し
て、本実施例においては、膜厚平均値７５ｎｍ（７５０
Å）で膜厚ばらつきは±１％以下となる。この結果、デ
バイス特性の基板面内均一性及びデバイス歩留まりを向
上することが可能となる。
【００１７】
【発明の効果】本発明は、外形が円盤状で中央部に成膜
基板と同じ形状の凹部が形成された基板トレイの前記凹
部内に前記成膜基板をセットし、Ｓｉ2Ｈ6の雰囲気下
で、前記基板トレイを回転させながら前記成膜基板表面
に半導体薄膜を成膜するように下ので、従来のように基
板トレイを用いずに成膜を行った場合、膜厚平均値が７
５ｎｍ（７５０Å）で基板面内膜厚ばらつきが±５％程
度であったのに対して、本発明では、膜厚平均値７５ｎ
ｍ（７５０Å）で膜厚ばらつきは±１％以下となり、デ
バイス特性の基板面内均一性及びデバイス歩留まりを向
上することが可能となる。
基板と同じ形状の凹部が形成された基板トレイの前記凹
部内に前記成膜基板をセットし、Ｓｉ2Ｈ6の雰囲気下
で、前記基板トレイを回転させながら前記成膜基板表面
に半導体薄膜を成膜するように下ので、従来のように基
板トレイを用いずに成膜を行った場合、膜厚平均値が７
５ｎｍ（７５０Å）で基板面内膜厚ばらつきが±５％程
度であったのに対して、本発明では、膜厚平均値７５ｎ
ｍ（７５０Å）で膜厚ばらつきは±１％以下となり、デ
バイス特性の基板面内均一性及びデバイス歩留まりを向
上することが可能となる。
【図１】基板トレイの上面図及び側面図。
【図２】基板トレイに成膜基板をセットしたときの上面
図及び側面図。
図及び側面図。
【図３】基板トレイごとＣＶＤ内に搭載し成膜するとき
の上面図及び側面図。
の上面図及び側面図。
【図４】基板トレイに成膜基板をセットする前の基板ト
レイの断面。
レイの断面。
【図５】基板トレイに成膜基板をセットするときの基板
トレイの断面。
トレイの断面。
【図６】基板トレイに成膜基板をセットしたときの基板
トレイの断面。
トレイの断面。
１ 基板トレイ １ａ 凹部 ２ ガラス基板 ３ 凹部 ４ 石英製支柱 ５ 貫通穴 ６ ピン
Claims (16)
- 【請求項１】 外形が円盤状で、中央部に成膜基板と同
じ形状の凹部が形成された基板トレイの前記凹部内に前
記成膜基板をセットし、 Ｓｉ2Ｈ6の雰囲気下で、前記基板トレイを回転させなが
ら前記成膜基板表面に半導体薄膜を成膜する、 ことを特徴とする半導体薄膜の作製方法。 - 【請求項２】 前記成膜基板の形状は、四角形以上の多
角形である、ことを特徴とする請求項１記載の半導体薄
膜の作製方法。 - 【請求項３】 前記成膜基板は、ガラス基板である、こ
とを特徴とする請求項１記載の半導体薄膜の作製方法。 - 【請求項４】 中央部に被加工板と同じ形状で、且つ、
３個以上の貫通孔が設けられ、前記被加工板を収納する
ための凹部を形成されたトレイと、前記各貫通孔内を出
入自在で、前記被加工板を載置する先端部をもつ複数本
のピンと、前記各ピンを同時に各貫通孔に出入させるた
めのピン駆動手段と、からなり、 前記トレイの表面より突出させたピンの先端に被加工板
を載置したのち、各ピンを引っ込めて被加工板を前記凹
部内に収納する、ことを特徴とする被加工板の収納装
置。 - 【請求項５】 外形が円盤状で、中央部に処理される基
板と同じ形状で、且つ、３個以上の貫通孔が設けられた
凹部を形成された基板トレイと、 前記各貫通孔内を出入自在で、前記基板を載置する先端
部をもち、且つ、前記基板を前記凹部内にセットするた
めの複数本のピンからなる基板セット手段と、 前記各ピンを同時に各貫通孔に出入させるためのピン駆
動手段と、 から構成してなることを特徴とする基板の処理装置。 - 【請求項６】 前記各ピンの先端に前記基板を載置させ
るための基板載置手段を備えた、ことを特徴とする請求
項５記載の基板の処理装置。 - 【請求項７】 前記凹部内に前記基板を収納した前記基
板トレイをボートに移載する移載手段を備えたことを特
徴とする請求項５記載の基板の処理装置。 - 【請求項８】前記ボートは、石英製である、ことを特徴
とする請求項７記載の基板の処理装置。 - 【請求項９】 前記基板トレイの凹部内に前記基板を収
納した状態で、当該基板トレイを回転させる回転手段を
備えた、ことを特徴とする請求項５記載の基板の処理装
置。 - 【請求項１０】 前記基板の形状は、三角形以上の多角
形である、ことを特徴とする請求項５記載の基板の処理
装置。 - 【請求項１１】 前記基板は、ガラス基板である、こと
を特徴とする請求項５記載の基板の処理装置。 - 【請求項１２】 外形が円盤状で、中央部に成膜基板と
同じ形状の凹部が形成された基板トレイと、 前記成膜基板を前記基板トレイの前記凹部内にセットす
る成膜基板セット手段と、 前記基板トレイごと成膜室内のボートに移載する移載手
段と、 前記ボートごと前記基板トレイを回転させる回転手段
と、 前記成膜室内に原料ガスであるＳｉ2Ｈ6を導入する原料
ガス導入手段と、からなり、 前記成膜基板表面に半導体薄膜を成膜することを特徴と
する半導体薄膜の成膜装置。 - 【請求項１３】 前記成膜基板セット装置は、 基板トレイの前記凹部内に穿設された３個以上の貫通孔
内を出入自在で、前記基板を載置する先端部をもつ複数
本のピンと、 前記各ピンを同時に各貫通孔に出入させるためのピン駆
動手段と、 からなることを特徴とする請求項１２記載の半導体薄膜
の成膜装置。 - 【請求項１４】 前記成膜基板の形状は、四角形以上の
多角形である、ことを特徴とする請求項１２記載の半導
体薄膜の成膜装置。 - 【請求項１５】 前記成膜基板は、ガラス基板である、
ことを特徴とする請求項１２記載の半導体薄膜の成膜装
置。 - 【請求項１６】前記ボートは、石英製である、ことを特
徴とする請求項１２記載の半導体薄膜の成膜装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017542A JP2001210595A (ja) | 2000-01-26 | 2000-01-26 | 半導体薄膜の作製方法および成膜装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017542A JP2001210595A (ja) | 2000-01-26 | 2000-01-26 | 半導体薄膜の作製方法および成膜装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210595A true JP2001210595A (ja) | 2001-08-03 |
Family
ID=18544530
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017542A Pending JP2001210595A (ja) | 2000-01-26 | 2000-01-26 | 半導体薄膜の作製方法および成膜装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001210595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332250A (ja) * | 2002-03-15 | 2003-11-21 | Asm Internatl Nv | 炉内でウェハをバッチ処理するための方法および装置 |
| KR100829926B1 (ko) * | 2007-03-28 | 2008-05-16 | 세메스 주식회사 | 탄소 나노 튜브 합성용 기판 및 탄소 나노 튜브 합성시스템 |
-
2000
- 2000-01-26 JP JP2000017542A patent/JP2001210595A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332250A (ja) * | 2002-03-15 | 2003-11-21 | Asm Internatl Nv | 炉内でウェハをバッチ処理するための方法および装置 |
| JP4575647B2 (ja) * | 2002-03-15 | 2010-11-04 | エーエスエム インターナショナル エヌ．ヴェー． | 炉内でウェハをバッチ処理するための方法および装置 |
| KR100829926B1 (ko) * | 2007-03-28 | 2008-05-16 | 세메스 주식회사 | 탄소 나노 튜브 합성용 기판 및 탄소 나노 튜브 합성시스템 |
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