JP2001210087A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001210087A JP2001210087A JP2000019755A JP2000019755A JP2001210087A JP 2001210087 A JP2001210087 A JP 2001210087A JP 2000019755 A JP2000019755 A JP 2000019755A JP 2000019755 A JP2000019755 A JP 2000019755A JP 2001210087 A JP2001210087 A JP 2001210087A
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- fuse
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- circuit
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Abstract
(57)【要約】
【課題】 トリミング素子数を削減して、トリミング回
路の面積を小さくすると共に、トリミング素子の切断が
不完全な場合の論理の誤認識を防止する。 【解決手段】 トリミング回路が、トリミングビット当
たり１つのヒューズ１０と、トリミングを行う前の初期
状態では、前記ビット論理の出力を高レベル又は低レベ
ルのいずれか一方に固定し、前記ヒューズ１０が切断さ
れた場合は、前記ビット論理の出力を他方のレベルに固
定するためのセンスインバータ２２と、該センスインバ
ータ２２の入側に、前記ビット論理の出力をフィードバ
ックするレベル補正用トランジスタ２４を備える。
路の面積を小さくすると共に、トリミング素子の切断が
不完全な場合の論理の誤認識を防止する。 【解決手段】 トリミング回路が、トリミングビット当
たり１つのヒューズ１０と、トリミングを行う前の初期
状態では、前記ビット論理の出力を高レベル又は低レベ
ルのいずれか一方に固定し、前記ヒューズ１０が切断さ
れた場合は、前記ビット論理の出力を他方のレベルに固
定するためのセンスインバータ２２と、該センスインバ
ータ２２の入側に、前記ビット論理の出力をフィードバ
ックするレベル補正用トランジスタ２４を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、更に詳しくは、電気的に切断可能なトリミング素子
により、ビット論理の出力を高レベル又は低レベルに固
定するようにされたトリミング回路を含む半導体装置に
関する。
り、更に詳しくは、電気的に切断可能なトリミング素子
により、ビット論理の出力を高レベル又は低レベルに固
定するようにされたトリミング回路を含む半導体装置に
関する。
【０００２】
【従来の技術】電気的に切断可能なトリミング素子によ
り、ビット論理の出力を高レベル又は低レベルに固定す
るようにされたトリミング回路は、電子回路の機能や動
作パラメータの設定、基準電圧発生回路の出力電圧の微
調整等の目的で、広く半導体集積回路（ＩＣチップ）に
組み込まれている。今日、ＩＣチップの集積度は増す一
方であり、これに伴い、論理回路のチップ面積の確保、
チップ入出力端子数の確保はますます困難となってい
る。
り、ビット論理の出力を高レベル又は低レベルに固定す
るようにされたトリミング回路は、電子回路の機能や動
作パラメータの設定、基準電圧発生回路の出力電圧の微
調整等の目的で、広く半導体集積回路（ＩＣチップ）に
組み込まれている。今日、ＩＣチップの集積度は増す一
方であり、これに伴い、論理回路のチップ面積の確保、
チップ入出力端子数の確保はますます困難となってい
る。
【０００３】半導体装置に搭載されるトリミング素子と
しては、レーザで配線を焼き切るレーザヒューズ、ツェ
ナーダイオードを焼き切るツェナーザップ、トリミング
素子に電流を流した際に生じるジュール熱によって電気
的に切断する、いわゆるＥヒューズ等が知られている。
しては、レーザで配線を焼き切るレーザヒューズ、ツェ
ナーダイオードを焼き切るツェナーザップ、トリミング
素子に電流を流した際に生じるジュール熱によって電気
的に切断する、いわゆるＥヒューズ等が知られている。
【０００４】このうち、Ｅヒューズを切断する際に流す
電流の与え方や、いくつかあるトリミングビットの状態
を制御する回路方式も様々である。例えば、特開平８−
２０４５８２には、トリミングしたいビット数が多い場
合に、外部からシリアル信号を入力してトリミング状態
をセットし、ヒューズ切断用ドライバをオンさせた上
で、電源電圧を上昇させる技術が提案されている。
電流の与え方や、いくつかあるトリミングビットの状態
を制御する回路方式も様々である。例えば、特開平８−
２０４５８２には、トリミングしたいビット数が多い場
合に、外部からシリアル信号を入力してトリミング状態
をセットし、ヒューズ切断用ドライバをオンさせた上
で、電源電圧を上昇させる技術が提案されている。
【０００５】出願人がこれまで用いていたトリミング回
路の一例を図１に示す。図において、１０、１２は、電
気的に切断される、例えば抵抗値１５０Ωのヒューズ、
１４、１６は、それぞれ前記ヒューズ１０又は１２を切
断する際に、そこに大電流を流すためのヒューズ切断用
ドライバ、１８は、例えば１ＭΩの抵抗、２０はビット
論理を出力するセンス回路である。
路の一例を図１に示す。図において、１０、１２は、電
気的に切断される、例えば抵抗値１５０Ωのヒューズ、
１４、１６は、それぞれ前記ヒューズ１０又は１２を切
断する際に、そこに大電流を流すためのヒューズ切断用
ドライバ、１８は、例えば１ＭΩの抵抗、２０はビット
論理を出力するセンス回路である。
【０００６】前記ヒューズ切断用ドライバ１４、１６
は、例えば外部のデコーダからヒューズ切断用信号が入
力された時にオンとなる、それぞれＮチャネルトランジ
スタ、Ｐチャネルトランジスタで構成されている。
は、例えば外部のデコーダからヒューズ切断用信号が入
力された時にオンとなる、それぞれＮチャネルトランジ
スタ、Ｐチャネルトランジスタで構成されている。
【０００７】図１のトリミング回路の出力は、トリミン
グを行う前の初期状態（デフォルト状態）で低（Ｌ）レ
ベルであるが、ヒューズ１０、１２がつながったままで
あると、ヒューズ１０、抵抗１８、ヒューズ１２を経由
して定常電流が電源からグランド（ＧＮＤ）に流れてし
まい、消費電流が大きくなるため、デフォルトと論理を
変えたくない場合（図１ではビット出力がＬレベルであ
る場合）にも、ヒューズ切断用ドライバ１４に大電流を
流してヒューズ１０を切断する必要があった。
グを行う前の初期状態（デフォルト状態）で低（Ｌ）レ
ベルであるが、ヒューズ１０、１２がつながったままで
あると、ヒューズ１０、抵抗１８、ヒューズ１２を経由
して定常電流が電源からグランド（ＧＮＤ）に流れてし
まい、消費電流が大きくなるため、デフォルトと論理を
変えたくない場合（図１ではビット出力がＬレベルであ
る場合）にも、ヒューズ切断用ドライバ１４に大電流を
流してヒューズ１０を切断する必要があった。
【０００８】従って、ヒューズ、及び、該ヒューズに大
電流を流す必要があるため、面積が大きなヒューズ切断
用ドライバをそれぞれ２つずつ設ける必要があり、面積
的に不利なだけでなく、更に、ヒューズ切断用ドライバ
から十分な電流が流れず、ヒューズの切断が不完全な場
合は、例えば図２（ヒューズ１２の切断が不完全な場合
で、ｋΩ又はＭΩレベルでつながっている場合）に示す
如く、センス回路２０に中間電位が入力されてしまい、
センス回路２０が論理を誤認識するという問題点も有し
ていた。
電流を流す必要があるため、面積が大きなヒューズ切断
用ドライバをそれぞれ２つずつ設ける必要があり、面積
的に不利なだけでなく、更に、ヒューズ切断用ドライバ
から十分な電流が流れず、ヒューズの切断が不完全な場
合は、例えば図２（ヒューズ１２の切断が不完全な場合
で、ｋΩ又はＭΩレベルでつながっている場合）に示す
如く、センス回路２０に中間電位が入力されてしまい、
センス回路２０が論理を誤認識するという問題点も有し
ていた。
【０００９】ヒューズ切断を完全にして、このような問
題点を防止するためには、ヒューズ切断用ドライバが更
に大きくなってしまう。
題点を防止するためには、ヒューズ切断用ドライバが更
に大きくなってしまう。
【００１０】一方、特開平８−２０４５８２では、この
ような問題を回避して、ヒューズ回路としての開放状態
を確実なものにするため、ヒューズを直列に２つ設け
て、一方をリカバリヒューズとしていた。
ような問題を回避して、ヒューズ回路としての開放状態
を確実なものにするため、ヒューズを直列に２つ設け
て、一方をリカバリヒューズとしていた。
【００１１】本発明は、前記従来の問題点を解消するべ
くなされたもので、トリミング回路の面積を小さくする
ことを第１の課題とする。
くなされたもので、トリミング回路の面積を小さくする
ことを第１の課題とする。
【００１２】本発明は、更に、ヒューズの切断が不完全
であっても、センス回路が論理を誤認識しないようにす
ることを第２の課題とする。
であっても、センス回路が論理を誤認識しないようにす
ることを第２の課題とする。
【００１３】
【課題を解決するための手段】本発明は、電気的に切断
可能なトリミング素子により、ビット論理の出力を高レ
ベル又は低レベルに固定するようにされたトリミング回
路を含む半導体装置において、前記トリミング回路が、
トリミングビット当たり１つのトリミング素子と、トリ
ミングを行う前の初期状態では、前記ビット論理の出力
を高レベル又は低レベルのいずれか一方に固定し、前記
トリミング素子が切断された場合は、前記ビット論理の
出力を他方のレベルに固定するためのセンス回路とを備
えるようにして、前記第１の課題を解決したものであ
る。
可能なトリミング素子により、ビット論理の出力を高レ
ベル又は低レベルに固定するようにされたトリミング回
路を含む半導体装置において、前記トリミング回路が、
トリミングビット当たり１つのトリミング素子と、トリ
ミングを行う前の初期状態では、前記ビット論理の出力
を高レベル又は低レベルのいずれか一方に固定し、前記
トリミング素子が切断された場合は、前記ビット論理の
出力を他方のレベルに固定するためのセンス回路とを備
えるようにして、前記第１の課題を解決したものであ
る。
【００１４】更に、前記センス回路の入力に、前記ビッ
ト論理の出力をフィードバックするレベル補正回路を付
加することにより、前記第２の課題も解決したものであ
る。
ト論理の出力をフィードバックするレベル補正回路を付
加することにより、前記第２の課題も解決したものであ
る。
【００１５】本発明においては、トリミング回路に含ま
れるトリミング素子を、トリミングビット当たり１つと
したので、該トリミング素子を切断するためのヒューズ
切断用ドライバも１つで済み、抵抗も不要となるので、
トリミング回路の面積を半減できる。更に、デフォルト
状態で定常電流が流れることも無い。
れるトリミング素子を、トリミングビット当たり１つと
したので、該トリミング素子を切断するためのヒューズ
切断用ドライバも１つで済み、抵抗も不要となるので、
トリミング回路の面積を半減できる。更に、デフォルト
状態で定常電流が流れることも無い。
【００１６】特に、前記センス回路の入力に、前記ビッ
ト論理の出力をフィードバックするレベル補正回路を付
加した場合には、トリミング素子の切断が不完全であっ
ても、センス回路が論理を誤認識することがなく、トリ
ミング素子の切断具合に拘らず、センス回路はビット論
理が変わったことを確実に認識できる。
ト論理の出力をフィードバックするレベル補正回路を付
加した場合には、トリミング素子の切断が不完全であっ
ても、センス回路が論理を誤認識することがなく、トリ
ミング素子の切断具合に拘らず、センス回路はビット論
理が変わったことを確実に認識できる。
【００１７】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１８】デフォルトのビット出力がＬレベルである
本発明の第１実施形態は、図３に示す如く、トリミング
ビット当たり１つのトリミング素子であるヒューズ１０
と、該ヒューズを切断するための例えばＮチャネルトラ
ンジスタからなるヒューズ切断用ドライバ１４と、トリ
ミングを行う前の初期状態では、前記ビット出力をＬレ
ベルに固定し、前記ヒューズ１０が切断された場合は、
ビット出力をＨレベルに固定するためのセンス回路を構
成するセンスインバータ２２と、前記センスインバータ
２２の入力に前記ビット出力をフィードバックするレベ
ル補正回路を構成する、例えばＮチャネルトランジスタ
２４とを含んで構成されている。
本発明の第１実施形態は、図３に示す如く、トリミング
ビット当たり１つのトリミング素子であるヒューズ１０
と、該ヒューズを切断するための例えばＮチャネルトラ
ンジスタからなるヒューズ切断用ドライバ１４と、トリ
ミングを行う前の初期状態では、前記ビット出力をＬレ
ベルに固定し、前記ヒューズ１０が切断された場合は、
ビット出力をＨレベルに固定するためのセンス回路を構
成するセンスインバータ２２と、前記センスインバータ
２２の入力に前記ビット出力をフィードバックするレベ
ル補正回路を構成する、例えばＮチャネルトランジスタ
２４とを含んで構成されている。
【００１９】以下動作を説明する。
【００２０】まず、トリミングを行う前のデフォルト状
態では、ヒューズ切断用ドライバを構成するＮチャネル
トランジスタ１４、レベル補正回路を構成するＮチャネ
ルトランジスタ２４共にオフであり、センスインバータ
２２の入力はヒューズ１０により電源レベルであるた
め、センスインバータ２２の出力はＬレベルになり、ビ
ット出力はＬレベルに固定される。この際、ヒューズ１
０を流れる定常電流は存在しないので、消費電流が問題
となることはない。
態では、ヒューズ切断用ドライバを構成するＮチャネル
トランジスタ１４、レベル補正回路を構成するＮチャネ
ルトランジスタ２４共にオフであり、センスインバータ
２２の入力はヒューズ１０により電源レベルであるた
め、センスインバータ２２の出力はＬレベルになり、ビ
ット出力はＬレベルに固定される。この際、ヒューズ１
０を流れる定常電流は存在しないので、消費電流が問題
となることはない。
【００２１】ビット出力をＨレベルに変えたい場合に
は、デコーダからのヒューズ切断信号（Ｈレベル）が、
ドライバであるＮチャネルトランジスタ１４のゲートに
入力され、更に、電源電圧を上昇させ、ヒューズ１０に
大電流を流して、図４に示す如くヒューズ１０を切断す
る。
は、デコーダからのヒューズ切断信号（Ｈレベル）が、
ドライバであるＮチャネルトランジスタ１４のゲートに
入力され、更に、電源電圧を上昇させ、ヒューズ１０に
大電流を流して、図４に示す如くヒューズ１０を切断す
る。
【００２２】切断後、トリミングのモードから通常モー
ドに戻ると、トランジスタ１４はオフとなる。この状態
で、トランジスタ１４、２４のドレインノードは、トラ
ンジスタ１４のゲート電圧（ＧＮＤレベル）に引張ら
れ、且つ、センスインバータ２２の出力がトランジスタ
２４のゲートにフィードバックされるので、接地電位
（ＧＮＤ）に安定する。従って、センスインバータ２２
で反転されたビット出力はＨレベルとなる。
ドに戻ると、トランジスタ１４はオフとなる。この状態
で、トランジスタ１４、２４のドレインノードは、トラ
ンジスタ１４のゲート電圧（ＧＮＤレベル）に引張ら
れ、且つ、センスインバータ２２の出力がトランジスタ
２４のゲートにフィードバックされるので、接地電位
（ＧＮＤ）に安定する。従って、センスインバータ２２
で反転されたビット出力はＨレベルとなる。
【００２３】この際、例えヒューズ１０が完全に切断さ
れなかった場合でも、トランジスタ２４のオン抵抗を、
完全に切断されない場合のヒューズ抵抗よりも小さくし
ておけば、センスインバータ２２によりフィードバック
されるので、ビット出力はＨレベルとなる。
れなかった場合でも、トランジスタ２４のオン抵抗を、
完全に切断されない場合のヒューズ抵抗よりも小さくし
ておけば、センスインバータ２２によりフィードバック
されるので、ビット出力はＨレベルとなる。
【００２４】本実施形態においては、センスインバータ
２２の入力に、ビット論理の出力をフィードバックする
ためのレベル補正用のトランジスタ２４を設けているの
で、ヒューズ１０が完全に切断されなかった場合でも、
ビット出力を確実にＨレベルとすることができる。な
お、用途によっては、トランジスタ２４を省略すること
も可能である。
２２の入力に、ビット論理の出力をフィードバックする
ためのレベル補正用のトランジスタ２４を設けているの
で、ヒューズ１０が完全に切断されなかった場合でも、
ビット出力を確実にＨレベルとすることができる。な
お、用途によっては、トランジスタ２４を省略すること
も可能である。
【００２５】又、前記実施形態においては、デフォルト
のビット出力がＬレベルとされていたが、例えば図５に
示す第２実施形態の如く、ヒューズ１０の代わりにヒュ
ーズ１２を接地側に接続し、ヒューズ切断用ドライバと
してＮチャネルトランジスタ１４の代わりにＰチャネル
トランジスタ１６を電源側に接続し、レベル補正用のＮ
チャネルトランジスタ２４の代わりにＰチャネルトラン
ジスタ２６を電源側に接続することにより、デフォルト
のビット出力をＨレベルとすることも可能である。
のビット出力がＬレベルとされていたが、例えば図５に
示す第２実施形態の如く、ヒューズ１０の代わりにヒュ
ーズ１２を接地側に接続し、ヒューズ切断用ドライバと
してＮチャネルトランジスタ１４の代わりにＰチャネル
トランジスタ１６を電源側に接続し、レベル補正用のＮ
チャネルトランジスタ２４の代わりにＰチャネルトラン
ジスタ２６を電源側に接続することにより、デフォルト
のビット出力をＨレベルとすることも可能である。
【００２６】
【発明の効果】本発明によれば、トリミング素子及びト
リミング素子切断用のドライバの数を半減することがで
きる。又、デフォルト状態で定常電流が流れることもな
い。
リミング素子切断用のドライバの数を半減することがで
きる。又、デフォルト状態で定常電流が流れることもな
い。
【００２７】特に、レベル補正回路を設けた場合には、
トリミング素子が完全に切断されなかった場合でもビッ
ト論理が変わったことをセンス回路が確実に認識でき、
特開平８−２０４５８２のようなリカバリヒューズを設
ける必要がない等の優れた効果を有する。
トリミング素子が完全に切断されなかった場合でもビッ
ト論理が変わったことをセンス回路が確実に認識でき、
特開平８−２０４５８２のようなリカバリヒューズを設
ける必要がない等の優れた効果を有する。
【図１】ヒューズを２個用いた従来のトリミング回路の
例を示す回路図
例を示す回路図
【図２】図１のトリミング回路の問題点を説明するため
の回路図
の回路図
【図３】本発明に係るトリミング回路の第１実施形態の
構成を示す回路図
構成を示す回路図
【図４】同じく切断後の状態を示す回路図
【図５】本発明に係るトリミング回路の第２実施形態を
示す回路図
示す回路図
１０、１２…ヒューズ １４、１６…トランジスタ（ヒューズ切断用ドライバ） ２２…センスインバータ ２４、２６…トランジスタ（レベル補正回路）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 5B015 HH00 JJ03 JJ11 JJ37 KB91 QQ15 5B025 AA07 AD00 AE00 AE06 5F038 AV15 CA02 DF01 DF07 EZ20 5F064 BB23 FF08 FF24 FF27 FF36 5L106 CC08 CC13 CC21 GG07
Claims (2)
- 【請求項１】電気的に切断可能なトリミング素子によ
り、ビット論理の出力を高レベル又は低レベルに固定す
るようにされたトリミング回路を含む半導体装置におい
て、 前記トリミング回路が、 トリミングビット当たり１つのトリミング素子と、 トリミングを行う前の初期状態では、前記ビット論理の
出力を高レベル又は低レベルのいずれか一方に固定し、
前記トリミング素子が切断された場合は、前記ビット論
理の出力を他方のレベルに固定するためのセンス回路と
を備えたことを特徴とする半導体装置。 - 【請求項２】請求項１において、前記センス回路の入力
に、前記ビット論理の出力をフィードバックするレベル
補正回路が付加されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019755A JP2001210087A (ja) | 2000-01-28 | 2000-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019755A JP2001210087A (ja) | 2000-01-28 | 2000-01-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210087A true JP2001210087A (ja) | 2001-08-03 |
Family
ID=18546409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000019755A Pending JP2001210087A (ja) | 2000-01-28 | 2000-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001210087A (ja) |
-
2000
- 2000-01-28 JP JP2000019755A patent/JP2001210087A/ja active Pending
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