JP2001202160A - 「グレイ・ゾーン」における電子システムの動作状態を制御するための装置および方法 - Google Patents

「グレイ・ゾーン」における電子システムの動作状態を制御するための装置および方法

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JP2001202160A
JP2001202160A JP2000355506A JP2000355506A JP2001202160A JP 2001202160 A JP2001202160 A JP 2001202160A JP 2000355506 A JP2000355506 A JP 2000355506A JP 2000355506 A JP2000355506 A JP 2000355506A JP 2001202160 A JP2001202160 A JP 2001202160A
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reset
power
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JP2000355506A
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De Bois Jean-Noel
ジャン−ノエル・ディボワ
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EM Microelectronic Marin SA
Original Assignee
EM Microelectronic Marin SA
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Abstract

(57)【要約】 【課題】 機器の動作電圧とそれに内装されたマイクロ
プロセッサが安定に動作する電圧とが異なる場合のそれ
らの動作電圧を適切に調節する。 【解決手段】 電源オン後第１の電圧に達したときに機
器の動作のリセットを解除して動作するようにするとと
もに、マイクロプロセッサはまだリセット状態に保ち、
電源電圧がマイクロプロセッサの安定動作電圧に達した
ときにマイクロプロセッサのリセットを解除するように
した。そのために、電源の電圧を常に監視している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子システム、特
に、保証された最小動作レベルで動作することができる
マイクロプロセッサを含み、電源によって電力を供給さ
れる低電力電子システムの動作状態を制御する装置に関
する。かかる装置は、電源から供給される供給電圧が所
定の電圧レベルよりも低い間「リセット」状態と呼ばれ
る所定の状態にマイクロプロセッサを維持する「リセッ
ト」信号と呼ばれる信号を供給するようになっている。
【０００２】本発明は、また、前述の装置を備える電子
システムならびにそのような電子システムの動作状態を
制御する方法に関する。
【０００３】
【従来の技術】本明細書において、「グレイ・ゾーン」
とは、電子システムの少なくとも１つのマイクロプロセ
ッサが、そのマイクロプロセッサの保証最低動作レベル
よりも低く、マイクロプロセッサが所定のリセット状態
でなくなるレベルの供給電圧によって電力供給されるゾ
ーンを意味する。以下の説明から、そのようなマイクロ
プロセッサが「グレイ・ゾーン」にあるときに、マイク
ロプロセッサは、誤った動作を引き起こすか、誤った命
令を実行する可能性があることが理解されよう。
【０００４】一般に、スイッチが入れられたときにマイ
クロプロセッサをリセット状態に維持するために、パワ
ーオンリセット・セルが設けられている。そのしきい値
は、マイクロプロセッサが動作することができる保証最
低動作レベルよりも高い。したがって、電源のスイッチ
が入れられたとき、供給電圧がその保証最低動作レベル
よりも高いレベルに達するまで、マイクロプロセッサを
所定のリセット状態に維持することを保証する。
【０００５】しかしながら、低電力用途では、前述の手
法、すなわち、しきい値がマイクロプロセッサの保証最
低動作しきい値よりも高いパワーオンリセット・セルを
使用ことを採用することができない。すべての温度ドリ
フトと製造公差を考慮すると、マイクロプロセッサの最
低動作レベルよりも高い保証リセットしきい値は、一般
に高すぎ、バッテリなどの電源の寿命をかなり短くする
ことになる。
【０００６】例として、低電力電子システムは、約５ボ
ルトの電源によって動力供給され、最低決定動作しきい
値が約１．９ボルトのマイクロプロセッサを含む。その
ような低電力電子システムの例は、特に、本出願人であ
るＥＭ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ−Ｍａｒｉｎ
ＳＡ社から、参考ＥＭ６６４０「４ビット・マイクロ
コントローラ」として市販されている。
【０００７】前述の代表的な手法は、温度による製造公
差とばらつきを考慮して、マイクロプロセッサの保証最
低動作しきい値、すなわち少なくとも２ボルトのしきい
値より高いしきい値を有するパワーオンリセット・セル
を使用している。そのようなシステムのスイッチが入れ
られるとき、本質的にパワーオンリセット・セルによっ
て引き起こされる電源の寿命の大幅な短縮が確認され
る。
【０００８】この問題を克服するために、本発明によ
り、しきい値が低い、すなわち少なくともマイクロプロ
セッサの保証最低動作レベルよりも低くすることができ
るパワーオンリセット・セルを使用することが選択され
た。その結果、パワーオンリセット・セルのしきい値と
マイクロプロセッサの保証最低動作レベルとの電圧範囲
によって定義された前述の「グレイ・ゾーン」が現れ
る。このゾーンにおいて、マイクロプロセッサは、シス
テムの動作の残念な結果をもたらす可能性がある誤った
命令を実行しやすい。特に、暗号化コードなどのコード
としてはたらくことができる誤ったデータを、システム
の不揮発性メモリ（ＥＥＰＲＯＭ）に書き込むことがあ
る。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、マイクロプロセッサが「グレイ・ゾーン」に移
行中に命令を実行できないことを保証しながら、低いリ
セットしきい値を有するパワーオンリセット・セルの使
用を可能にすることである。
【００１０】
【課題を解決するための手段】したがって、本発明は、
電源から給電される低電力電子システムの動作状態を制
御する装置であって、この電子システムが、特に、保証
最低動作レベルで動作することができるマイクロプロセ
ッサを含み、この制御装置は、前記電源から供給される
供給電圧が所定のレベルよりも低い間、リセット信号と
呼ばれる信号を供給し、前記マイクロプロセッサを、リ
セット状態と呼ばれる所定の状態に維持する手段を含
み、制御装置の前記リセット手段が、パワーオンリセッ
ト・セルであって、前記電源から供給される供給電圧
が、マイクロプロセッサの前記保証最低動作レベルかま
たはそれよりも低いパワーオンリセットしきい値と呼ば
れる前記セルのしきい値よりも低い間、前記少なくとも
１のマイクロプロセッサを前記リセット状態に維持する
前記パワーオンリセット信号を供給するパワーオンリセ
ット・セルと、前記電源から供給される供給電圧が、少
なくともマイクロプロセッサの前記保証最低動作レベル
に達しない間、前記パワーオンリセットしきい値超えて
も、マイクロプロセッサの前記リセット状態を延ばすこ
とができる手段とを含むことを特徴とする。
【００１１】本発明は、また、特徴が前記した低電力電
子システムに関する。
【００１２】本発明は、また、電源から給電され、保証
最低動作レベルで動作することができるマイクロプロセ
ッサを含む低電力電子システムの動作状態を制御する方
法であって、少なくとも、前記電源から供給される供給
電圧が所定のレベルよりも低い間、リセット信号と呼ば
れる信号を供給し、前記マイクロプロセッサをリセット
状態と呼ばれる所定の状態に維持することを含み、前記
マイクロプロセッサは、前記電源から供給される供給電
圧が、マイクロプロセッサの前記保証最低動作レベルか
またはそれよりも低いパワーオンリセットしきい値より
も低い間、前記リセット状態に維持され、マイクロプロ
セッサの前記リセット状態は、前記電源から供給される
供給電圧が、少なくともマイクロプロセッサの前記保証
最低動作レベルに達しない間、前記パワーオンリセット
しきい値を超えて延びることを特徴とする方法である。
【００１３】有利な実施形態は、従属クレームの主題で
ある。
【００１４】本発明の１つの利点は、低いリセットしき
い値を有するパワーオンリセット・セルの使用によって
電源の寿命が延長されるという事実による。
【００１５】本発明のもう１つの利点は、マイクロプロ
セッサが誤った命令を実行することが防止されるという
事実による。
【００１６】本発明のさらにもう１つの利点は、簡単な
論理手段を使用してマイクロプロセッサのリセット状態
を延長するという事実による。そのような論理手段は、
さらに、追加の製造コストを必要とせずにシステムに完
全に直接組み込むことができる。
【００１７】本発明のその他の特徴および利点は、制限
ではない例として示される添付図面を参照して行われる
以下の詳細な説明を読むことによってより明らかになる
であろう。
【００１８】
【発明の実施の形態】図１は、本発明の実施形態を構成
する参照番号１によって全体が示された低電力電子シス
テムのモジュール図を示す。この電子システム１は、電
源５から動力が供給される。例示のため、この電源５
は、一般に、例示のため約５．５ボルトの低い供給電圧
を供給するバッテリである。この電源５は、第２の端子
４０．２において定義されたアース電圧ＶSSを基準にし
た供給電圧ＶDDを第１の端子４０．１に供給するように
調整された電源モジュール４０に接続される。
【００１９】したがって、電子システム１の各構成要素
は、アース電圧ＶSSを受け取るための第１の供給端子
（図示せず）と、供給電圧ＶDDを受け取るための第２の
供給端子（図示せず）を含む。
【００２０】図１に示した電子システム１は、少なくと
も１つの中央処理装置またはマイクロプロセッサの１０
と、特にメモリ手段（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯ
Ｍ）、入力ゲート、および出力ゲートを含むこの図には
示していない１組の周辺装置とを含む。マイクロプロセ
ッサ１０は、保証最低動作レベルＶDD,minより上で正確
に動作するように適合されている。例示のため、マイク
ロプロセッサ１０は、したがって、約１．９ボルトの保
証最低動作レベルＶDD,minから正確に動作することがで
きる。
【００２１】電子システム１は、さらに、少なくとも１
つのクロック信号をシステム構成要素に供給するように
調整された、たとえばＲＣ発振器（図示せず）を示すク
ロック・システム２０を含む。したがって、クロック・
システム２０は、たとえば、クロック信号ＣＬＫ１およ
びＣＬＫ２をそれぞれ供給する出力２０．１および２
０．２を含む。したがって、クロック・システムの出力
２０．１は、マイクロプロセッサ１０の入力またはクロ
ック入力１０．１に接続される。
【００２２】クロック信号の基本周波数は、たとえば約
６００ｋＨｚであるが、クロック・システム２０は、基
本周波数の約数でクロック信号を供給することができ
る。したがって、クロック・システム２０は、一般に、
分周チェーン（図示せず）を備え、所望の周波数を前述
の基本周波数から導き出すことができる。特に、後で示
すように、クロック・システム２０は、たとえば、図１
の電子システム１のモジュール３３に約１ｋＨｚの周波
数を有するクロック信号を供給するように調整される。
本明細書で述べる周波数値が、単に例示のために使用さ
れていることは言うまでもない。
【００２３】電子システム１は、また、全体が点線で示
され、参照数字３０で示されたリセット手段を含む。そ
のようなリセット手段３０は、特に、マイクロプロセッ
サ１０が所定のリセット状態に維持されることを保証す
る。したがって、マイクロプロセッサ１０は、リセット
論理信号ＣＰＵ ＲＳＴが印加される１０．Ｒで参照さ
れるリセット入力を含む。マイクロプロセッサ１０は、
たとえば、そのリセット入力に印加された信号ＣＰＵ
ＲＳＴが「高」論理レベルにある間リセット状態に維持
される。リセット入力１０．Ｒに印加された信号ＣＰＵ
ＲＳＴが、「低」論理レベルになると、マイクロプロ
セッサ１０は、そのリセット状態から解除される。
【００２４】より具体的には、リセット手段３０は、２
つのサブアセンブリに分解することができる。第１のサ
ブアセンブリは、パワーオンリセット・セル３２からな
る。第２のサブアセンブリは、参照数字３３および３４
によってそれぞれ示された第１と第２の動作モジュール
からなり、これについては、後の説明でより詳細に説明
する。
【００２５】パワーオンリセット・セル３２は、一般
に、システム１のスイッチが入れられたときリセット信
号を供給しあるいはより正確にはパワーオンリセット信
号ＰＯＲを供給するように構成されている。このセル３
２は、特に、バッテリ５が変更されたとき、すなわちシ
ステムの供給電圧ＶDDが実質上のゼロ・レベルから上昇
（ＶSSから）した状況において、このリセット信号を生
成する。より具体的には、このパワーオンリセット・セ
ル３２は、供給電圧ＶDDがパワーオンリセットしきい値
ＶPORと呼ばれるある一定のしきい値を超えない間は第
１の論理レベルをとり、この供給電圧ＶDDがこのパワー
オンリセットしきい値ＶPORを超えるとすぐに第２の論
理レベルになるパワーオンリセット信号ＰＯＲを供給す
る。
【００２６】リセット信号ＰＯＲはパワーオンリセット
・セル３２の出力３２．１から、様々な構成要素のリセ
ット入力に、特にクロック・システム２０へのリセット
入力２０．Ｒと、第１と第２の動作モジュール３３およ
び３４へのリセット入力３３．Ｒおよび３４．Ｒに供給
される。後の説明では、システムの様々な構成要素のリ
セット入力は、対応する構成要素の参照数字に印「Ｒ」
を加えることによって示される。
【００２７】パワーオンリセット・セル３２は、連続的
に給電され、バッテリ５の供給電圧ＶDDが所定の所定の
パワーオンリセットしきい値ＶPORを超えない間は第１
の論理レベルたとえば「低」論理レベルを供給し、パワ
ーオンリセットしきい値ＶPO Rを越えたときは、第２の
論理レベルたとえば「高」論理レベルをとるリセット信
号ＰＯＲを供給するように構成されている。慣例的に、
様々な構成要素は、「高」論理信号がそのリセット入力
に印加されたときにゼロにセットされるか、リセット状
態に保持される。したがって、図１に示したように、ク
ロック・システム２０と２つの動作モジュール３３およ
び３４のリセット入力２０．Ｒ、３３．Ｒおよび３４．
Ｒは反転しており、したがって対応する構成要素は、パ
ワーオンリセット信号ＰＯＲが「低」論理レベルに留ま
る間はゼロにセットされる。
【００２８】本発明によれば、パワーオンリセット・セ
ル３２のパワーオンリセットしきい値ＶPORは、低く決
めるかまたは決められる可能性があり、特にマイクロプ
ロセッサ１０が適切に動作することができる保証最低動
作レベルＶDD,minよりも低い。例示のため、パワーオン
リセットしきい値ＶPORは、約１．５ボルトであり、す
なわちやはり例示のために前に引用した１．９ボルトの
保証最低レベルＶDD,m inよりも低い。
【００２９】したがって、本明細書の前文において既に
説明したように、マイクロプロセッサ１０が前記単一セ
ル３２によってリセット状態に維持されなくなったパワ
ーオンリセット・セル３２のパワーオンリセットしきい
値ＶPORと、マイクロプロセッサ１０の保証最低動作レ
ベルＶDD,minとの間に「グレイ・ゾーン」と呼ばれる領
域が現れる。したがって、この「グレイ・ゾーン」にお
いて、マイクロプロセッサ１０は、特にこのマイクロプ
ロセッサがリセット状態に維持されない場合に、誤った
動作を引き起こしやすく、システムのメモリに間違った
書込み命令を提供しやすい。したがって、次に、この状
況を本発明によりどのように回避するかを説明する。
【００３０】以上の説明から、パワーオンリセット・セ
ル３２によって供給されるリセット信号ＰＯＲが、第１
の論理状態から第２の論理状態に移るとき、クロック・
システム２０、および第１と第２の動作モジュール３３
および３４、ならびにリセット入力がパワーオンリセッ
ト・セル３２に接続された図示していない他のすべての
構成要素は、そのリセット状態から解除され、したがっ
て動作し始めることを理解されよう。
【００３１】一方、図１の第１のモジュール３３は、シ
ステムのリセット状態の解除を、特に所定の最小期間Δ
ｔSTABの間のマイクロプロセッサ１０のリセット状態の
解除を遅延させるように構成される。この期間ΔｔSTAB
は、特に、クロック・システム２０が作動させられたと
きにクロック・システム２０のＲＣ発振器が安定できる
ように選択される。
【００３２】一般に、この期間ΔｔSTABは、たとえば約
１ミリ秒である。したがって、第１のモジュール３３
は、時間遅延動作モジュールと呼ばれることもある。こ
の時間遅延動作モジュール３３は、特に、たとえば１ｋ
Ｈｚの周波数でクロック信号ＣＬＫ２を供給するクロッ
ク・システム２０の出力２０．２に接続されたクロック
入力３３．Ｃを含む。マイクロプロセッサ１０のリセッ
ト信号ＣＰＵ ＲＳＴは、時間遅延動作モジュール３３
の出力３３．２に生成される。
【００３３】本発明によれば、この第１のモジュール３
３は、他方では、バッテリから供給される供給電圧ＶDD
がマイクロプロセッサの保証最低動作レベルＶDD,minよ
り高くない間はマイクロプロセッサ１０のリセット状態
の解除を遅らせるように構成されている。電子システム
１は、さらに、全体の参照数字３４で示された第２のモ
ジュールまたは検出モジュールを含む。この検出モジュ
ールは、バッテリ５から供給される供給電圧ＶDDを監視
し、その供給電圧ＶDDのレベルを表す少なくとも１つの
論理制御信号を提供するように調整される。特に、検出
モジュール３４は、供給電圧ＶDDが所定の基準しきい値
ＶREF1よりも低い場合に第１の論理レベル、たとえば
「低」論理レベルをとり、供給電圧ＶDDが基準しきい値
ＶREF1よりも高い場合に第２の論理レベル、たとえば
「高」論理レベルをとる第１の論理制御信号ＣＰＵ Ｅ
ＮＢＬを第１の出力３４．１に供給するように構成され
ている。この第１の基準しきい値ＶREF1は、マイクロプ
ロセッサ１０の保証最低動作レベルＶDD,minよりも高い
かまたはそれと等しくなるように選択される。この第１
の制御信号ＣＰＵ ＥＮＢＬは、時間遅延モジュール３
３の入力３３．１に供給される。
【００３４】したがって、本発明により、第１のモジュ
ールまたは時間遅延モジュール３３は、マイクロプロセ
ッサ１０のリセット状態を解除し、すなわち、クロック
・システム２０のＲＣ発振器が安定する所定の時間期間
ΔｔSTABの後で、リセット信号ＣＰＵ ＲＳＴが、
「高」論理レベルから「低」論理レベルに移行する。こ
の所定の時間期間ΔｔSTABの終わりに、供給電圧Ｖ
DDが、マイクロプロセッサ１０の保証最低動作レベルＶ
DD,minよりも高く決められた基準しきい値ＶREF1に達し
ていないことを検出モジュール３４が示す場合は、検出
モジュールが「高」論理状態の制御信号ＣＰＵ ＥＮＢ
Ｌを供給するときだけリセット状態の解除が行われる。
【００３５】次に、図２を参照して、前述の機能を達成
することができる時間遅延モジュール３３の実施形態例
を説明する。しかしながら、この例は、単に例示のため
に示され、しがって制限ではない。当業者がこれと同じ
機能を達成することができる多くの代替の論理的解決策
を有することに留意されたい。
【００３６】図２は、図１の時間遅延モジュール３３の
機能を実現するために使用することができる時間遅延モ
ジュールの例を示す。やはり参照数字３３によって示さ
れる時間遅延モジュールは、それぞれクロック入力３
５．Ｃおよび３６．Ｃと、リセット入力３５．Ｒおよび
３６．Ｒと、データ入力３５．１および３６．１と、出
力３５．２および３６．２を含む第１および第２のフリ
ップフロップ３５および３６を含む。時間遅延モジュー
ル３３は、また、第１および第２のフリップフロップ３
５および３６の出力３５．２および３６．２にそれぞれ
接続された２つの入力を備え、時間遅延モジュール３３
の３３．２を介してリセット信号ＣＰＵＲＳＴを生成す
る出力を有するＮＡＮＤゲート３７を含む。このＮＡＮ
Ｄゲート３７は、ＮＯ ＡＮＤ論理機能を実現し、すな
わち２つの入力が「高」論理レベルの場合だけ「低」論
理状態を出力に生成する。
【００３７】フリップフロップ３５および３６のリセッ
ト入力３５．Ｒおよび３６．Ｒは、時間遅延モジュール
の反転リセット入力３３．Ｒに一緒に接続され、それに
よりパワーオンリセット・セル３２によって生成された
リセット信号ＰＯＲが「低」論理レベルを占有するとき
フリップフロップ３５および３６は同時にゼロにセット
される。
【００３８】「高」論理レベル信号は、フリップフロッ
プ３５および３６のデータ入力３５．１および３６．１
に連続的に印加される。クロック・システム２０によっ
て時間遅延モジュール３３のクロック入力３３．Ｃに供
給されるクロック信号ＣＬＫ２は、第１のフリップフロ
ップ３５のクロック入力３５．Ｃに印加される。このク
ロック入力３５．Ｃはここでは反転される。これは、従
来通り、フリップフロップ３５の出力３５．２が、クロ
ック信号ＣＬＫ２の立ち下がりエッジでデータ入力３
５．１に印加される「高」論理レベルに移行することを
示す。前に既に述べたように、クロック信号ＣＬＫ２
は、一般に、約１ｋＨｚの周波数を有し、それにより第
１のフリップフロップ３５の出力３５．２は、クロック
信号ＣＬＫ２の立ち下がりエッジで約１ミリ秒の期間
（ΔｔSTAB）の終わりに「高」論理レベルに移行する。
【００３９】検出モジュール３４から出る制御信号ＣＰ
Ｕ ＥＮＢＬは、第２のフリップフロップ３６のクロッ
ク入力３６．Ｃの時間遅延モジュールの入力３３．１を
介して印加される。このクロック入力３６．Ｃは反転さ
れず、それにより第２のフリップフロップ３５の出力３
６．２が、従来通り、そのクロック入力に印加されるク
ロック信号の立ち上がりエッジで、すなわち制御信号Ｃ
ＰＵ ＥＮＢＬの立ち上がりエッジでデータ入力３６．
１に印加される「高」論理レベルに移行する。
【００４０】したがって、クロック信号ＣＬＫ２の立ち
下がりエッジと制御信号ＣＰＵ ＥＮＢＬの立ち上がり
エッジがそれぞれ、クロック入力３５．Ｃとクロック入
力３６．Ｃに現れるとすぐに、出力３５．２と３６．２
は、「高」論理レベルに移行しその状態が維持されるこ
とが分かる。したがって、ＮＡＮＤゲートの出力に現わ
れるリセット信号ＣＰＵ ＲＳＴは、２つの出力３５．
２および３６．２が「高」論理レベルであるときにマイ
クロプロセッサのリセット状態を解除する「低」論理レ
ベルに移行する。
【００４１】検出モジュール３４の基準しきい値ＶREF1
は、電源５が供給することができる最高供給電圧に近い
がそれよりも低くなるように選択され、それにより消耗
したバッテリなどの故障した電源または有効期間を過ぎ
た電源が電子システム１に接続された場合に、マイクロ
プロセッサ１０がリセット状態に維持される。その結
果、これにより、マイクロプロセッサ１０のリセット状
態をトリガできるだけで、すぐに保証最低動作レベルＶ
DD,minよりも低くなる供給電圧の消耗電源の接続が防止
される。
【００４２】改善のため、図１に概略的に示したよう
に、検出モジュール３４は、また、もう１つの出力３
４．２に、供給電圧ＶDDが第２の所定の基準しきい値Ｖ
REF2より高い場合に第１の論理レベル、たとえば「低」
論理レベルをとり、供給電圧ＶDDが第２の基準しきい値
ＶREF2よりも低い場合に第２の論理レベル、たとえば
「高」論理レベルをとる第２の制御信号ＣＰＵ ＤＩＳ
ＢＬを供給することができる。この第２の基準しきい値
ＶREF2はまた、マイクロプロセッサ１０の保証最低動作
レベルＶDD,minより高いかまたはそれと等しくなるよう
に選択される。
【００４３】したがって、この検出モジュール３４の第
２の基準しきい値ＶREF2は、保証最低動作レベルＶ
DD,minと近いがそれよりも高くなるように選択され、バ
ッテリから供給される供給電圧ＶDDが低下して、マイク
ロプロセッサ１０が再び「グレイ・ゾーン」に入りやす
い低いレベルに達したことをシステムに知らせる。した
がって、第２の制御信号ＣＰＵ ＤＩＳＢＬを使用し
て、たとえばマイクロプロセッサ１０を強制的にリセッ
ト状態にして「グレイ・ゾーン」にある誤った命令の実
行を防止することができる。
【００４４】本発明の範囲内で、供給電圧ＶDDがシステ
ムの所定の構成要素の適切な動作を保証できないことを
システムに知らせることができるように他の基準しきい
値を提供することができることに留意されたい。
【００４５】図３は、図１のシステムの動作を示す時間
経過図を示し、バッテリから供給される供給電圧Ｖ
DDと、パワーオンリセット・セル３２のパワーオンリセ
ットしきい値ＶPOR、マイクロプロセッサ１０の最低動
作レベルＶDD,min、および検出モジュール３４の２つの
基準しきい値ＶREF1およびＶREF2のシステムの様々なし
きい値の漸進的変化を示す。また、パワーオンリセット
しきい値ＶPORと保証最低動作レベルＶDD,minの間の
「グレイ・ゾーン」を示した。
【００４６】瞬間ｔ０において、供給電圧ＶDDが増大し
始め、パワーオンリセット・セル３２が、「低」論理レ
ベルのリセット信号ＰＯＲを供給し、クロック・システ
ム２０、時間遅延モジュール３３および検出モジュール
３４が、ゼロに維持される。したがって、この段階で、
時間遅延モジュール３３が、「高」論理レベルのリセッ
ト信号ＣＰＵ ＲＳＴを生成し、マイクロプロセッサ１
０をリセット状態に維持する。
【００４７】瞬間ｔ１において、供給電圧ＶDDが、パワ
ーオンリセット・セル３２のパワーオンリセットしきい
値に達し、後者のリセット信号ＰＯＲが「高」論理レベ
ルに移行し、その結果クロック・システム２０、時間遅
延モジュール３３および検出モジュール３４が動作し始
める。時間遅延モジュール３３は、この瞬間ｔ１におい
て「高」論理レベルのリセット信号をまだ供給してい
る。
【００４８】瞬間ｔ１＋ΔｔSTABにおいて、特にその最
後において、クロック・システム２０のＲＣ発振器が安
定し、供給電圧ＶDDがまだ第１の基準しきい値ＶREF1に
達していないため、リセット信号ＣＰＵ ＲＳＴは、時
間遅延モジュール３３によって「高」論理レベルにまだ
維持される。
【００４９】瞬間ｔ２において、供給電圧ＶDDが検出モ
ジュール３４の第１の基準しきい値ＶREF1に達すると、
制御信号ＣＰＵ ＥＮＢＬが「高」論理レベルに移行
し、次に時間遅延モジュール３３の出力３３．２のリセ
ット信号ＣＰＵ ＲＳＴが、「低」論理レベルに移行す
る。したがって、マイクロプロセッサ１０は、そのリセ
ット状態が解除される。
【００５０】図３の時間経過図の第２の部分に示したよ
うにバッテリ５から供給される供給電圧ＶDDが低下して
いる間、検出モジュール３４は、この供給電圧ＶDDを監
視し、図３に示した瞬間ｔ３において、供給電圧ＶDDが
第２の基準しきい値ＶREF2よりも低くなるとすぐに
「高」論理レベルの制御信号ＣＰＵ ＤＩＳＢＬを供給
する。既に述べたように、この第２の制御信号ＣＰＵ
ＤＩＳＢＬを使用してマイクロプロセッサ１０をリセッ
ト状態にセットし、「グレイ・ゾーン」での誤った命令
の実行を防ぐことができる。
【００５１】また、改善のため、検出モジュール３４
は、バッテリ５から供給される供給電圧ＶDDのレベルに
したがってマイクロプロセッサ１０の周辺装置を作動ま
たは停止することができる追加の制御信号を供給するこ
とができる。したがって、検出モジュール３４も、マイ
クロプロセッサ１０による電子システム１のＥＥＰＲＯ
Ｍへの書込み動作を阻止または許容する制御信号を提供
することも予想される。したがって、ＥＥＰＲＯＭの制
御論理機構を制御するために、マイクロプロセッサ１０
に関する前述の説明から発想を得ることができる。
【００５２】併記の特許請求の範囲によって定義された
本発明の範囲から逸脱することなく本説明で説明した制
御装置に様々な変更および／または適応を行うことがで
きることを理解されよう。特に、当業者が、本発明によ
る電子システムの時間遅延モジュールの機能を実現する
ために種々様々な論理的解決策が利用可能であることを
想起されたい。
【図面の簡単な説明】
【図１】図１は、特に動作状態が制御されるマイクロプ
ロセッサを含む本発明による電子システムのモジュール
図である。
【図２】本発明による、マイクロプロセッサ用に意図さ
れたリセット信号の生成を可能にする図１の電子システ
ムの動作モジュールの実施例を示す図である。
【図３】この電子システムの動作状態を制御するプロセ
スを示す図１の電子システムの供給電圧の時間経過によ
る展開を示す図である。
【符号の説明】
５ 電源 １０ マイクロプロセッサ ２０ クロック・システム ３０ リセット手段 ３２ パワーオンリセット・セル ３３ 時間遅延モジュール ３４ 検出モジュール ３５ フリップフロップ ３６ フリップフロップ ３７ ゲート ４０ 電源モジュール

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電源（５）から給電される低電力電子シ
    ステムの動作状態を制御する装置であって、この電子シ
    ステムが、特に、保証最低動作レベル（ＶDD ,min）で動
    作することができるマイクロプロセッサ（１０）を含
    み、この制御装置は、前記電源（５）から供給される供
    給電圧（ＶDD）が所定のレベルよりも低い間、リセット
    信号（ＣＰＵ ＲＳＴ）と呼ばれる信号を供給し、前記
    マイクロプロセッサ（１０）を、リセット状態と呼ばれ
    る所定の状態に維持する手段（３０）を含み、 制御装置の前記リセット手段（３０）が、 パワーオンリセット・セル（３２）であって、前記電源
    （５）から供給される供給電圧（ＶDD）が、マイクロプ
    ロセッサ（１０）の前記保証最低動作レベル
    （ＶDD,min）かまたはそれよりも低いパワーオンリセッ
    トしきい値（ＶPOR）と呼ばれる前記セルのしきい値よ
    りも低い間、前記少なくとも１のマイクロプロセッサ
    （１０）を前記リセット状態に維持する前記パワーオン
    リセット信号（ＰＯＲ）を供給するパワーオンリセット
    ・セル（３２）と、 前記電源（５）から供給される供給電圧（ＶDD）が、少
    なくともマイクロプロセッサ（１０）の前記保証最低動
    作レベル（ＶDD,min）に達しない間、前記パワーオンリ
    セットしきい値（ＶPOR）超えても、マイクロプロセッ
    サ（１０）の前記リセット状態を延ばすことができる手
    段（３３、３４）と、 を含むことを特徴とする装置。
  2. 【請求項２】 マイクロプロセッサ（１０）のリセット
    状態を延ばすことができる前記手段（３３、３４）が、
    前記電源（５）から供給された供給電圧（Ｖ DD）を、少
    なくとも前記保証最低動作レベル（ＶDD,min）よりも高
    い第１の基準しきい値（ＶREF1）と比較し、それに応じ
    て、供給電圧（ＶDD）が前記第１の基準しきい値（Ｖ
    REF1）よりも低い間はマイクロプロセッサ（１０）のリ
    セット状態を維持する第１の論理レベルと、供給電圧
    （ＶDD）が前記第１の基準しきい値（ＶREF1）よりも高
    くなったときにマイクロプロセッサ（１０）のリセット
    状態を解除する第２の論理レベルとを有する第１の論理
    制御信号（ＣＰＵ ＥＮＢＬ）を供給するように構成さ
    れた検出手段（３４）を含む請求項１に記載の装置。
  3. 【請求項３】 マイクロプロセッサ（１０）のリセット
    状態を拡張することができる前記手段（３３、３４）
    が、前記少なくとも１のマイクロプロセッサ（１０）
    を、少なくとも所定の時間期間（ΔｔSTAB）の間リセッ
    ト状態に維持するように構成された時間遅延手段（３
    ３）を含む請求項２に記載の装置。
  4. 【請求項４】 前記電源（５）から供給される供給電圧
    （ＶDD）が低下している間に、前記検出手段（３４）
    が、供給電圧（ＶDD）を少なくとも前記保証最低動作レ
    ベル（ＶDD,min）よりも高い第２の基準しきい値（Ｖ
    REF2）と比較し、それに応じて、供給電圧（ＶDD）が前
    記第２の基準しきい値（ＶREF2）よりも高い場合にマイ
    クロプロセッサ（１０）をその通常動作状態に維持する
    第１の論理レベルと、供給電圧（ＶDD）が前記第２の基
    準しきい値（ＶREF2）よりも低くなったときにマイクロ
    プロセッサ（１０）をリセット状態にリセットする第２
    の論理レベルとを有する第２の論理制御信号（ＣＰＵ
    ＤＩＳＢＬ）を供給するように調整された請求項２また
    は３に記載の装置。
  5. 【請求項５】 前記制御装置が、また、電子システムの
    メモリの制御論理機構の動作状態を確認するように調整
    された請求項１ないし４のいずれか一項に記載の装置。
  6. 【請求項６】 マイクロプロセッサ（１０）のリセット
    状態を延ばすことができる前記手段（３３、３４）が、
    前記電源（５）から供給される供給電圧（Ｖ DD）が、少
    なくとも前記電源（５）から供給することができる最大
    供給電圧に近いがそれよりも低くなるように選択された
    所定の電圧レベルに達しない間マイクロプロセッサ（１
    ０）をリセット状態に維持するように構成され、それに
    より前記マイクロプロセッサ（１０）が、前記電子シス
    テムに消耗した電源が接続された場合にリセット状態に
    維持される請求項１ないし６のいずれか一項に記載の装
    置。
  7. 【請求項７】 電源（５）から給電され、特に保証最低
    動作レベル（ＶDD,m in）で動作することができるマイク
    ロプロセッサ（１０）を含み、請求項１ないし６のいず
    れか一項により前記マイクロプロセッサ（１０）の動作
    を制御する装置を含むことを特徴とする低電力電子シス
    テム。
  8. 【請求項８】 電源（５）から給電され、保証最低動作
    レベル（ＶDD,min）で動作することができるマイクロプ
    ロセッサ（１０）を含む低電力電子システムの動作状態
    を制御する方法であって、少なくとも、前記電源（５）
    から供給される供給電圧（ＶDD）が所定のレベルよりも
    低い間、リセット信号（ＣＰＵ ＲＳＴ）と呼ばれる信
    号を供給し、前記マイクロプロセッサ（１０）をリセッ
    ト状態と呼ばれる所定の状態に維持することを含み、 前記マイクロプロセッサ（１０）は、前記電源（５）か
    ら供給される供給電圧（ＶDD）が、マイクロプロセッサ
    （１０）の前記保証最低動作レベル（ＶDD,min）かまた
    はそれよりも低いパワーオンリセットしきい値
    （ＶPOR）よりも低い間、前記リセット状態に維持さ
    れ、マイクロプロセッサ（１０）の前記リセット状態
    は、前記電源（５）から供給される供給電圧（ＶDD）
    が、少なくともマイクロプロセッサ（１０）の前記保証
    最低動作レベル（ＶDD,min）に達しない間、前記パワー
    オンリセットしきい値（ＶPOR）を超えて延びることを
    特徴とする方法。
  9. 【請求項９】 マイクロプロセッサ（１０）の前記リセ
    ット状態は、前記電源（５）から供給される供給電圧
    （ＶDD）が、少なくとも前記電源（５）が供給すること
    ができる最大供給電圧に近いがそれよりも低くなるよう
    に選択された所定の電圧レベル（ＶREF1）に達しない
    間、間前記パワーオンリセットしきい値（ＶPOR）を超
    えて延び、それにより前記マイクロプロセッサ（１０）
    は、前記電子システムに消耗した電源が接続された場合
    にリセット状態に維持される請求項８に記載の方法。
  10. 【請求項１０】 前記電源（５）から供給される供給電
    圧（ＶDD）が低下している間に、供給電圧（ＶDD）が、
    少なくとも前記保証最低動作レベル（ＶDD,m in）よりも
    高い所定の電圧レベル（ＶREF2）より低くなるときに、
    前記マイクロプロセッサ（１０）がリセット状態にリセ
    ットされる請求項８または９に記載の方法。
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