JP2001197439A - デジタル・ビデオ信号処理装置 - Google Patents
デジタル・ビデオ信号処理装置Info
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- JP2001197439A JP2001197439A JP2000006746A JP2000006746A JP2001197439A JP 2001197439 A JP2001197439 A JP 2001197439A JP 2000006746 A JP2000006746 A JP 2000006746A JP 2000006746 A JP2000006746 A JP 2000006746A JP 2001197439 A JP2001197439 A JP 2001197439A
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- JP
- Japan
- Prior art keywords
- data
- buffer memory
- video signal
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 ＩＥＥＥ１３９４準拠バスから受信したＤＶ
方式のデータを記録媒体上に記録する際に、規格通りの
順序で、欠落部を補間して記録できるようにするデジタ
ル・ビデオ信号処理装置を提供すること。 【解決手段】 受信データ中のＩＤを検出するＩＤ検出
回路と、検出したＩＤをアドレスに変換するＩＤ／アド
レス変換回路と、変換されたアドレスを受けてバッファ
・メモリを制御するメモリ・コントローラと、受信デー
タを一次記憶し、上記メモリ・コントローラの制御の下
に、規格どおりの順序に並べかえて出力するバッファ・
メモリと、を設け、上記バッファ・メモリからの出力を
ビデオ記録装置へ供給するようにする。
方式のデータを記録媒体上に記録する際に、規格通りの
順序で、欠落部を補間して記録できるようにするデジタ
ル・ビデオ信号処理装置を提供すること。 【解決手段】 受信データ中のＩＤを検出するＩＤ検出
回路と、検出したＩＤをアドレスに変換するＩＤ／アド
レス変換回路と、変換されたアドレスを受けてバッファ
・メモリを制御するメモリ・コントローラと、受信デー
タを一次記憶し、上記メモリ・コントローラの制御の下
に、規格どおりの順序に並べかえて出力するバッファ・
メモリと、を設け、上記バッファ・メモリからの出力を
ビデオ記録装置へ供給するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・ビデオ
記録装置を備えたビデオ信号受信装置に用いるのに適し
たデジタル・ビデオ信号処理装置に関し、特にデジタル
・ビデオ回路のインターフェースに関する。
記録装置を備えたビデオ信号受信装置に用いるのに適し
たデジタル・ビデオ信号処理装置に関し、特にデジタル
・ビデオ回路のインターフェースに関する。
【０００２】
【従来の技術】デジタル・ビデオ装置や、家庭用コンピ
ュータ等、ＩＥＥＥ１３９４準拠のデジタル・インター
フェースがついた機器が増え、画質の低下なくデジタル
・データの送受信が可能になった。
ュータ等、ＩＥＥＥ１３９４準拠のデジタル・インター
フェースがついた機器が増え、画質の低下なくデジタル
・データの送受信が可能になった。
【０００３】しかし、デジタル・インターフェースを持
っている機器間でデジタル・データの伝送を行っても、
ＩＥＥＥ１３９４バス上でエラーが起こった場合には、
データが欠落し、受信データに破綻が生じる。また多く
のシステムの場合、その欠落したデータを補間すること
ができず、フレーム単位でデータが欠落することがあっ
た。
っている機器間でデジタル・データの伝送を行っても、
ＩＥＥＥ１３９４バス上でエラーが起こった場合には、
データが欠落し、受信データに破綻が生じる。また多く
のシステムの場合、その欠落したデータを補間すること
ができず、フレーム単位でデータが欠落することがあっ
た。
【０００４】上記従来のデジタル・インターフェースを
もつＤＶのシステムでは、ＩＥＥＥ１３９４バス上でデ
ータが欠落した場合に、Ｉ／Ｆ以外のブロックでデータ
の欠落が起こったことを認識することが難しく、そのた
めに欠落したデータの補間が難しいという問題があっ
た。
もつＤＶのシステムでは、ＩＥＥＥ１３９４バス上でデ
ータが欠落した場合に、Ｉ／Ｆ以外のブロックでデータ
の欠落が起こったことを認識することが難しく、そのた
めに欠落したデータの補間が難しいという問題があっ
た。
【０００５】
【発明が解決しようとする課題】従って、本発明は、デ
ジタル・インターフェースから入力されたデータのＩＤ
の情報を元にデータの並びを規格通りに修復することが
でき、また欠落したデータを疑似的に補間できるような
ビデオ信号処理装置を提供することを課題とする。
ジタル・インターフェースから入力されたデータのＩＤ
の情報を元にデータの並びを規格通りに修復することが
でき、また欠落したデータを疑似的に補間できるような
ビデオ信号処理装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、下記の手段を備えたデジタル・ビデオ
信号処理装置を提供する。即ち、本発明の一観点に従え
ば、ＩＥＥＥ１３９４準拠バスから受信したＤＶ方式の
データを記録媒体上に記録する場合に好適なデジタル・
ビデオ信号処理装置であって、受信データ中のＩＤを検
出するＩＤ検出回路と、検出したＩＤをアドレスに変換
するＩＤ／アドレス変換回路と、変換されたアドレスを
受けてバッファ・メモリを制御するメモリ・コントロー
ラと、受信データを一次記憶し、上記メモリ・コントロ
ーラの制御の下に、規格どおりの順序に並べかえて出力
するバッファ・メモリと、を有し、上記バッファ・メモ
リからの出力を記録装置に供給するようにしたデジタル
・ビデオ信号処理装置を提供する。
めに、本発明は、下記の手段を備えたデジタル・ビデオ
信号処理装置を提供する。即ち、本発明の一観点に従え
ば、ＩＥＥＥ１３９４準拠バスから受信したＤＶ方式の
データを記録媒体上に記録する場合に好適なデジタル・
ビデオ信号処理装置であって、受信データ中のＩＤを検
出するＩＤ検出回路と、検出したＩＤをアドレスに変換
するＩＤ／アドレス変換回路と、変換されたアドレスを
受けてバッファ・メモリを制御するメモリ・コントロー
ラと、受信データを一次記憶し、上記メモリ・コントロ
ーラの制御の下に、規格どおりの順序に並べかえて出力
するバッファ・メモリと、を有し、上記バッファ・メモ
リからの出力を記録装置に供給するようにしたデジタル
・ビデオ信号処理装置を提供する。
【０００７】本発明の他の観点に従えば、上記デジタル
・ビデオ信号処理装置において、上記ＩＤ検出回路、Ｉ
Ｄ／アドレス変換回路、メモリ・コントローラから成る
回路によりバッファ・メモリの書込み、読み出しを制御
して、受信データ中の欠落部分に代替データを挿入する
ことにより、データの補間ができるようにしたデジタル
・ビデオ信号処理装置を提供する。
・ビデオ信号処理装置において、上記ＩＤ検出回路、Ｉ
Ｄ／アドレス変換回路、メモリ・コントローラから成る
回路によりバッファ・メモリの書込み、読み出しを制御
して、受信データ中の欠落部分に代替データを挿入する
ことにより、データの補間ができるようにしたデジタル
・ビデオ信号処理装置を提供する。
【０００８】
【発明の実施の形態】本発明の一実施形態のデジタル・
ビデオ信号処理装置について、図面を参照して、下記に
説明する。図１は、本実施形態のビデオ信号処理装置が
適用されたビデオ受信装置のシステム構成を示すブロッ
ク図である。同図において、上段の点線で囲まれた部分
は、本発明の装置を含むＩＥＥＥ１３９４準拠インター
フェースである。また、下段の点線で囲った部分はビデ
オ・データを記録媒体上に記録する記録装置の構成を示
している。
ビデオ信号処理装置について、図面を参照して、下記に
説明する。図１は、本実施形態のビデオ信号処理装置が
適用されたビデオ受信装置のシステム構成を示すブロッ
ク図である。同図において、上段の点線で囲まれた部分
は、本発明の装置を含むＩＥＥＥ１３９４準拠インター
フェースである。また、下段の点線で囲った部分はビデ
オ・データを記録媒体上に記録する記録装置の構成を示
している。
【０００９】図１に示すとおり、ＩＥＥＥ１３９４準拠
のインターフェースは、ケーブル端子１、物理層２、リ
ンク層３、ＩＤ検出回路４、ＩＤ／アドレス変換回路
５、メモリ・コントローラ６、バッファ・メモリ７を含
む。物理層２は物理的に存在する回路を表し、ケーブル
から入力する電気信号を受信する。リンク層３は信号送
受信のためのデータ・パケット配信動作を行う回路であ
る。ＩＤ検出回路４は図２に示すようなパケットのペイ
ロード内にあるＩＤ（識別信号）を検出する回路であ
る。バッファ・メモリ７は受信データを一次記憶し、時
間調整や画像補間を行うためのメモリであり、このバッ
ファ・メモリ７の出力はビデオ記録装置に送られる。ビ
デオ記録装置は、誤り訂正符号化処理回路８、記録変調
処理回路９、出力増幅器１０、及び記録媒体１１を含
む。
のインターフェースは、ケーブル端子１、物理層２、リ
ンク層３、ＩＤ検出回路４、ＩＤ／アドレス変換回路
５、メモリ・コントローラ６、バッファ・メモリ７を含
む。物理層２は物理的に存在する回路を表し、ケーブル
から入力する電気信号を受信する。リンク層３は信号送
受信のためのデータ・パケット配信動作を行う回路であ
る。ＩＤ検出回路４は図２に示すようなパケットのペイ
ロード内にあるＩＤ（識別信号）を検出する回路であ
る。バッファ・メモリ７は受信データを一次記憶し、時
間調整や画像補間を行うためのメモリであり、このバッ
ファ・メモリ７の出力はビデオ記録装置に送られる。ビ
デオ記録装置は、誤り訂正符号化処理回路８、記録変調
処理回路９、出力増幅器１０、及び記録媒体１１を含
む。
【００１０】このシステム構成において、ケーブル端子
１から入力されたデジタル信号は、物理層２で受信され
る。物理層２の出力はリンク層３に送られ、そこでヘッ
ダー部分が判別されデータの行き先別に分離される。Ｄ
Ｖ形式のデータは、リンク層３からＩＤ検出回路４へ供
給される。ＩＤ検出回路４では（図２を参照して後述す
る）パケットのペイロード内にあるＩＤを検出する。Ｉ
Ｄ検出回路４で検出したＩＤ（識別信号）はＩＤ／アド
レス変換回路５に送られ、アドレス信号に変換されてメ
モリ・コントローラ６に渡される。メモリ・コントロー
ラ６はバッファ・メモリ７のアドレスを制御してバッフ
ァ・メモリ７の指定位置にデータを書込み、指定位置か
らデータを読み出す。
１から入力されたデジタル信号は、物理層２で受信され
る。物理層２の出力はリンク層３に送られ、そこでヘッ
ダー部分が判別されデータの行き先別に分離される。Ｄ
Ｖ形式のデータは、リンク層３からＩＤ検出回路４へ供
給される。ＩＤ検出回路４では（図２を参照して後述す
る）パケットのペイロード内にあるＩＤを検出する。Ｉ
Ｄ検出回路４で検出したＩＤ（識別信号）はＩＤ／アド
レス変換回路５に送られ、アドレス信号に変換されてメ
モリ・コントローラ６に渡される。メモリ・コントロー
ラ６はバッファ・メモリ７のアドレスを制御してバッフ
ァ・メモリ７の指定位置にデータを書込み、指定位置か
らデータを読み出す。
【００１１】図２は、ＤＶ（デジタル・ビデオ信号）の
ＳＤ（スーパーデジタル）形式のパケットからヘッダー
を取り除いたペイロードの構成を示す。ＤＶのＳＤ形式
では、１パケットは４８０バイトで構成され、その中身
は、８０バイトのＤＩＦ（データ交換フォーマット）ブ
ロック６つから成る。このＤＩＦブロック毎に１つのＩ
Ｄが付けられており、先頭から３バイト分がそのＩＤに
割当られている。
ＳＤ（スーパーデジタル）形式のパケットからヘッダー
を取り除いたペイロードの構成を示す。ＤＶのＳＤ形式
では、１パケットは４８０バイトで構成され、その中身
は、８０バイトのＤＩＦ（データ交換フォーマット）ブ
ロック６つから成る。このＤＩＦブロック毎に１つのＩ
Ｄが付けられており、先頭から３バイト分がそのＩＤに
割当られている。
【００１２】図３は、図２を参照して上述したＩＤの内
容を示している。同図において上記３バイトのＩＤはＩ
Ｄ０，ＩＤ１，ＩＤ２で表されており、各ＩＤは８ビッ
ト（１バイト）で構成されている。ＭＳＢは最上桁、Ｌ
ＳＢは最下位桁を示し、ＩＤ０の上位３桁はセクション
・タイプＳＣＴ２〜０を表し、４桁目は予備ＲＳＶ，５
〜８桁目は順序番号Ｓｅｑ３〜０を表している。ＩＤ１
の上位４桁はＤＩＦ順序番号Ｄｓｅｑ３〜０を表し、こ
れはトラック番号である。そうして５桁目は０、６〜８
桁目は予備ＲＳＶである。ＩＤ２はデータブロック番号
ＤＢＮ７〜０である。ＩＥＥＥ１３９４バスを流れるＤ
Ｖのデータは、前記のようにＤＩＦブロック毎に異なる
ＩＤを持っている。
容を示している。同図において上記３バイトのＩＤはＩ
Ｄ０，ＩＤ１，ＩＤ２で表されており、各ＩＤは８ビッ
ト（１バイト）で構成されている。ＭＳＢは最上桁、Ｌ
ＳＢは最下位桁を示し、ＩＤ０の上位３桁はセクション
・タイプＳＣＴ２〜０を表し、４桁目は予備ＲＳＶ，５
〜８桁目は順序番号Ｓｅｑ３〜０を表している。ＩＤ１
の上位４桁はＤＩＦ順序番号Ｄｓｅｑ３〜０を表し、こ
れはトラック番号である。そうして５桁目は０、６〜８
桁目は予備ＲＳＶである。ＩＤ２はデータブロック番号
ＤＢＮ７〜０である。ＩＥＥＥ１３９４バスを流れるＤ
Ｖのデータは、前記のようにＤＩＦブロック毎に異なる
ＩＤを持っている。
【００１３】図４は、ＩＥＥＥ１３９４バス上を伝送す
るデータ交換フォーマットＤＩＦブロックを各シーケン
ス（Ｓｅｑｕｅｎｃｅ：トラックＮｏ）毎に区切って縦
方向に並べて示したものである。同図に示すように、Ｄ
ＩＦブロック配列は、ヘッダー・セクションＨ０、サブ
コード・セクションＳＣ０，ＳＣ１、Ｖ補助セクション
ＶＡ０〜ＶＡ２、オーディオ・セクションＡ０〜Ａ８、
ビデオセクションＶ０〜Ｖ１３４から成る。
るデータ交換フォーマットＤＩＦブロックを各シーケン
ス（Ｓｅｑｕｅｎｃｅ：トラックＮｏ）毎に区切って縦
方向に並べて示したものである。同図に示すように、Ｄ
ＩＦブロック配列は、ヘッダー・セクションＨ０、サブ
コード・セクションＳＣ０，ＳＣ１、Ｖ補助セクション
ＶＡ０〜ＶＡ２、オーディオ・セクションＡ０〜Ａ８、
ビデオセクションＶ０〜Ｖ１３４から成る。
【００１４】ＤＶパケットは、図４に示すような並びで
毎トラック送信されるため、パケットの先頭のＩＤは決
まった値となり、その伝送並びは変わらない。そのた
め、ＩＤ検出回路４（図１）では、各パケットの先頭の
ＩＤのみを検出してその値をＩＤ／アドレス変換回路５
へ送る。
毎トラック送信されるため、パケットの先頭のＩＤは決
まった値となり、その伝送並びは変わらない。そのた
め、ＩＤ検出回路４（図１）では、各パケットの先頭の
ＩＤのみを検出してその値をＩＤ／アドレス変換回路５
へ送る。
【００１５】バッファ・メモリ７は、図５に示すような
メモリ・マップによって構成される。即ち、データはＤ
ＩＦブロック毎にメモリ上の決まった位置に書き込まれ
る構造になっている。そのためＩＤ／アドレス変換回路
５では、ＩＤ検出回路４から送られてくるＩＤの値によ
って、そのパケットのデータをバッファ・メモリ７のど
のアドレスに書き込めばよいかを計算し、メモリ・コン
トローラ６に書込アドレスを送る。
メモリ・マップによって構成される。即ち、データはＤ
ＩＦブロック毎にメモリ上の決まった位置に書き込まれ
る構造になっている。そのためＩＤ／アドレス変換回路
５では、ＩＤ検出回路４から送られてくるＩＤの値によ
って、そのパケットのデータをバッファ・メモリ７のど
のアドレスに書き込めばよいかを計算し、メモリ・コン
トローラ６に書込アドレスを送る。
【００１６】実データは、ＩＤ検出回路４からバッファ
・メモリ７に送られ、メモリ・コントローラ６によって
指定された位置に書き込まれる。バッファ・メモリ７か
ら読み出されたデータは、誤り訂正符号化処理回路８で
パリティを付加されて、記録変調処理回路９に送られ
る。記録変調処理回路９で変調処理されたデータは、増
幅器１０をとおって記録媒体（テープ）１１上に記録さ
れる。
・メモリ７に送られ、メモリ・コントローラ６によって
指定された位置に書き込まれる。バッファ・メモリ７か
ら読み出されたデータは、誤り訂正符号化処理回路８で
パリティを付加されて、記録変調処理回路９に送られ
る。記録変調処理回路９で変調処理されたデータは、増
幅器１０をとおって記録媒体（テープ）１１上に記録さ
れる。
【００１７】ＩＥＥＥ１３９４バス上でパケットの欠落
があったときに、そのパケットが本来書き込まれるはず
であったバッファ・メモリ７のアドレスには、データは
何も書き込まれない。しかし、バッファ・メモリ７は、
内容のクリアを行わないので、何も書き込まれなかった
アドレスには、下地として前のフレームの同じ位置のデ
ータが残っている。これにより、欠落のあったパケット
は擬似的に前のフレームのデータで補間される。
があったときに、そのパケットが本来書き込まれるはず
であったバッファ・メモリ７のアドレスには、データは
何も書き込まれない。しかし、バッファ・メモリ７は、
内容のクリアを行わないので、何も書き込まれなかった
アドレスには、下地として前のフレームの同じ位置のデ
ータが残っている。これにより、欠落のあったパケット
は擬似的に前のフレームのデータで補間される。
【００１８】なお、上記の説明においては、デジタル・
インターフェースから入力されるＤＶ形式のデータを、
ＨＤ ＤｉｇｉｔａｌＶＣＲ協議会のＤｉｇｉｔａｌ
Ｉ／Ｆ規格にあるＩＤをデコードした情報をもとに、デ
ータを規格どおりの順に並べ替え、欠落データがあった
場合には補間をしてメディアに記録するビデオ信号処理
装置を例にあげて説明したが、本発明は、上記ビデオ信
号処理装置に限定されるものではなく、本発明の趣旨の
範囲内で様々な構成のものを採りうる。
インターフェースから入力されるＤＶ形式のデータを、
ＨＤ ＤｉｇｉｔａｌＶＣＲ協議会のＤｉｇｉｔａｌ
Ｉ／Ｆ規格にあるＩＤをデコードした情報をもとに、デ
ータを規格どおりの順に並べ替え、欠落データがあった
場合には補間をしてメディアに記録するビデオ信号処理
装置を例にあげて説明したが、本発明は、上記ビデオ信
号処理装置に限定されるものではなく、本発明の趣旨の
範囲内で様々な構成のものを採りうる。
【００１９】
【発明の効果】本発明にかかるビデオ信号処理装置は、
ＤＶ方式のデータをＩＥＥＥ１３９４インターフェース
上のＩＤ情報に基いてデータの並べ替えをし、これを記
録用のデータとして出力するので、受信データの時間調
整ができるとともに、データが欠落していても擬似的に
適当なデータを補間することができる。
ＤＶ方式のデータをＩＥＥＥ１３９４インターフェース
上のＩＤ情報に基いてデータの並べ替えをし、これを記
録用のデータとして出力するので、受信データの時間調
整ができるとともに、データが欠落していても擬似的に
適当なデータを補間することができる。
【図１】本発明のビデオ記録装置のシステム構成のブロ
ック図である。
ック図である。
【図２】ＩＥＥＥ１３９４上のＤＶ−ＳＤパケットのベ
イロード部分の構成を示す線図である。
イロード部分の構成を示す線図である。
【図３】ＤＩＦブロック中のＩＤデータの構成を示す図
表である。
表である。
【図４】ＤＩＦシーケンスにおけるＤＩＦブロックの伝
送順序を示す線図である。
送順序を示す線図である。
【図５】バッファメモリ中のデータ配列を示す線図であ
る。
る。
１・・・ デジタル・インターフェース・ケーブル端子 ２・・・ 物理層回路、 ３・・・ リンク層回路、 ４・・・ Ｉ
Ｄ検出回路、５・・・ ＩＤ／アドレス変換回路、 ６・・・
メモリ・コントローラ、７・・・ バッファ・メモリ、 ８
・・・ 誤り訂正符号化回路、 ９・・・ 記録変調処理回路、
１０・・・ 増幅器、 １１・・・ 記録媒体
Ｄ検出回路、５・・・ ＩＤ／アドレス変換回路、 ６・・・
メモリ・コントローラ、７・・・ バッファ・メモリ、 ８
・・・ 誤り訂正符号化回路、 ９・・・ 記録変調処理回路、
１０・・・ 増幅器、 １１・・・ 記録媒体
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C052 GA00 GA09 GB01 GD01 GE04 GF05 5C053 FA27 GB05 GB06 GB15 HA33 JA21 JA24 KA01 KA19 KA30 LA11 5C059 KK01 LB13 PP01 PP04 RB02 RB09 RB16 RC01 RC02 RD03 SS11 UA36 5D044 AB05 AB07 BC01 CC03 DE38 EF03 HL11
Claims (2)
- 【請求項１】 ＩＥＥＥ１３９４準拠バスから受信した
ＤＶ方式のデータを記録媒体上に記録する装置に用いら
れるデジタル・ビデオ信号処理装置であって、 受信データ中のＩＤを検出するＩＤ検出回路と、 検出したＩＤをアドレスに変換するＩＤ／アドレス変換
回路と、 変換されたアドレスを受けてバッファ・メモリを制御す
るメモリ・コントローラと、 受信データを一次記憶し、上記メモリ・コントローラの
制御の下に、規格どおりの順序に並べかえて出力するバ
ッファ・メモリと、を有し、 上記バッファ・メモリからの出力をビデオ記録装置へ供
給するようにしたデジタル・ビデオ信号処理装置。 - 【請求項２】 請求項１に記載のデジタル・ビデオ信号
処理装置において、上記ＩＤ検出回路、ＩＤ／アドレス
変換回路、メモリ・コントローラから成る回路によりバ
ッファ・メモリの書込み、読み出しを制御して、受信デ
ータ中の欠落部分に代替データを挿入することにより、
データの補間ができるようにしたデジタル・ビデオ信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000006746A JP2001197439A (ja) | 2000-01-14 | 2000-01-14 | デジタル・ビデオ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000006746A JP2001197439A (ja) | 2000-01-14 | 2000-01-14 | デジタル・ビデオ信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001197439A true JP2001197439A (ja) | 2001-07-19 |
Family
ID=18535225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000006746A Pending JP2001197439A (ja) | 2000-01-14 | 2000-01-14 | デジタル・ビデオ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001197439A (ja) |
-
2000
- 2000-01-14 JP JP2000006746A patent/JP2001197439A/ja active Pending
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