JP2001189935A

JP2001189935A - 共用メモリーを使用するｍｐｅｇデコーダー

Info

Publication number: JP2001189935A
Application number: JP2000335824A
Authority: JP
Inventors: Jean Michel Moutin; ムータンジャン−ミシェル; Pierre Marty; マルティピエール
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-11-03
Filing date: 2000-11-02
Publication date: 2001-07-10
Also published as: FR2800551A1; US6678331B1; EP1098525A3; FR2800551B1; EP1098525A2

Abstract

(57)【要約】【課題】ＭＰＥＧデコーダーとマイクロプロセッサが
共通のメモリーを使用するときのメモリーを使用する優
先権を適切に与える。【解決手段】マイクロプロセッサと、イメージシーケ
ンスを復号化するデコーダーと、マイクロプロセッサ
に、またデコーダーに共通するメモリーとを含み、また
デコーダー遅延を評価する回路と、デコーダー遅延が予
定レベルより大きければ、デコーダーにメモリーアクセ
ス優先権を許与し、さもなければマイクロプロセッサに
メモリーアクセス優先権を許与する制御回路とを含む、
回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、標準ＭＰＥＧによ
り符号化された圧縮イメージシーケンスを復元する回
路、特に、共通メモリーを使用する、マイクロプロセッ
サとＭＰＥＧデコーダーを含む回路に関する。

【０００２】

【従来の技術】ＭＰＥＧコーディング標準は、縮小メモ
リースペースでディジタル・イメージシーケンスのイメ
ージを記憶可能にする。ＭＰＥＧ標準により符号化され
るイメージシーケンスはＭＰＥＧデコーダーにより復号
化できる。ＭＰＥＧデコーダーは、イメージを連続して
復号するため、バッファに記憶されている既復号化隣接
イメージのデータを使用できる。復号化イメージが記憶
されるメモリーと、バッファーとは普通、ＭＰＥＧデコ
ーダーが読み書きできる同じメモリーの２つの区域であ
る。ＭＰＥＧデコーダーは現在、特に、回路インターフ
ェース、周辺装置および内部レジスターを管理する機能
を有する、マイクロプロセッサを、さらに含む回路に属
する。従来、マイクロプロセッサはまた、その作動のた
め、メモリーから読み込み、またメモリーに書き込むこ
とが必要である。

【０００３】

【発明が解決しようとする課題】図１は、それぞれメモ
リー８と１０に接続される、ＭＰＥＧデコーダー４とマ
イクロプロセッサ６とを含む、回路２をきわめて概略的
に示す。デコーダー４はバスＤ１を経てメモリー８とア
ドレスとデータを交換する。デコーダー４は特に読み書
きモードでメモリー８を制御するため信号ＲＷ１を発生
する。マイクロプロセッサはバスＤ２を経てメモリー１
０とアドレスとデータを交換する。マイクロプロセッサ
６は特に、読み書きモードでメモリー１０を制御するた
め信号ＲＷ２を発生する。

【０００４】このような２つの別個なメモリーの使用
は、回路費用を増大させる。従って、メモリー８と１０
を一緒に、デコーダー４により、またマイクロプロセッ
サにより共用される単一メモリーにまとめることが望ま
れている。

【０００５】図２は、制御回路１４を経て、データバス
Ｄ１とＤ２により単一メモリーに接続される、ＭＰＥＧ
デコーダー４とマイクロプロセッサ６とを含む、回路１
１をきわめて概略的に示す。デコーダー４とマイクロプ
ロセッサ６とによりそれぞれ発生される読み／書き制御
信号ＲＷ１とＲＷ２を受信するよう接続される、制御回
路１４は読み／書き信号ＲＷをメモリー１２に与える。
制御回路１４は、バスＤによりメモリー１２に接続され
る。

【０００６】しかし、このような回路では、デコーダー
４とマイクロプロセッサ６とが同時にメモリー１２にア
クセスしなければならないとき、メモリー１２へのアク
セスに不一致が生ずる。従って、制御回路１４は、デコ
ーダーまたはマイクロプロセッサへのアクセスの優先権
を許与するために備えなければならない。デコーダーと
マイクロプロセッサとが共に多数のメモリーアクセスを
行わなければならないとき、アクセスの優先権がマイク
ロプロセッサに許与されれば、デコーダーは不十分数の
データを受けて、デコーディングの遅延を蓄積する。ア
クセスの優先権がデコーダーに許与されれば、マイクロ
プロセッサはその最高速度で作動できず、その性能が変
えられる。データ・デコーディングの遅延が大きすぎる
と、回路に誤機能を生ずる。たとえば、復号化データが
表示されようとすると、遅すぎに復号化されたデータは
時間どおりに表示されず、表示品質に悪影響を与えるこ
とになる。従って、従来の解決法としては、デコーダー
にアクセスの優先権を許与する一方、マイクロプロセッ
サの低下作動を受ける。

【０００７】

【課題を解決するための手段】本発明の目的は、デコー
ダーの誤機能をなんら生ずることなく、マイクロプロセ
ッサ性能の低下を制限する手段を提供することにある。

【０００８】この目的を達成するため、本発明は、デコ
ーダーが表示されないかぎりマイクロプロセッサに優先
権を許与し、さらに、デコーダーが表示されると、その
表示を取り戻すまでデコーダーに優先権を許与する、制
御回路を提供し；さらに、本発明は、デコーダー遅延を
評価する手段を提供する。

【０００９】特に、本発明は、マイクロプロセッサと、
イメージシーケンスを復号化するデコーダーと、マイク
ロプロセッサに、またデコーダーに共通するメモリーと
を含む回路において、デコーダー遅延を評価する回路
と；デコーダー遅延が予定レベルより大きければ、デコ
ーダーにメモリーアクセス優先権を許与し、さもなけれ
ばマイクロプロセッサにメモリーアクセス優先権を許与
する制御回路とを含む、回路を提供する。

【００１０】本発明の実施例によれば、回路は、クロッ
クと、決定数のクロックサイクルに等しい基準期間を決
定する手段と、活性しきい値を決定する手段とを含み、
デコーダー遅延を評価する回路は、各クロックサイクル
中、デコーダーが使用されるか、または使用されないか
を決定する手段と、デコーダーがサイクル中使用されな
い毎に増分される内容を有するカウンターと、各基準期
間のはじめに、前記しきい値をカウンター内容から減算
する減算器と、カウンターの内容が負のままかどうかを
チェックする比較回路とを含み、この比較回路の出力が
制御回路に与えられる。

【００１１】本発明の実施例によれば、回路はさらに、
予定の使用で制御回路を経てメモリーを使用する付加回
路を含み、制御回路は、アクセスを交互に、付加回路
に、ついでマイクロプロセッサに、そしてデコーダーに
許与し、マイクロプロセッサおよびデコーダーによるメ
モリーへのアクセスは評価回路により発生される制御信
号により制御される。

【００１２】

【発明の実施の形態】本発明の上述の目的、特長および
利益を、添付図面について特定の実施例の下記非限定記
載において詳細に論議する。

【００１３】図３は、同じ符号を図２における同じ要素
に引用する、回路をきわめて概略的に示す。回路１６
は、図２における同じ要素を含み、さらに、制御信号Ｐ
を制御回路１４に与える、デコーダー４の遅延を評価す
る回路１８を含む。クロック信号ＣＫはデコーダー４と
遅延評価回路１８を評価する。評価回路は特に、デコー
ダーが使用されるかどうかをクロックＣＫの各サイクル
中に決定する手段２０を含む。符号付き内容ＮＢが符号
比較回路２４に与えられる、カウンター２２を評価す
る。比較回路２４の出力は、制御回路１４に与えられる
信号Ｐである。初期状態で、信号Ｐは不活性で、制御回
路１４は、マイクロプロセッサにメモリーへのアクセス
の優先権を許与するため設けられている。カウンターの
内容ＮＢが正であると、信号Ｐは活性化され、制御回路
１４はメモリーにアクセスの優先権を与える。回路１８
はさらに、カウンター２２の内容ＮＢへの予定しきい値
の値ＴＶを減算するため接続される減算器２６を含む。
回路１８はまた、クロックＣＫにより評価され、制御減
算器２６に接続される状態機２８を含む。状態機２８と
カウンター２２は、各イメージのデコーディングの始め
にリセットされるように接続される。

【００１４】従来、復号化イメージ（たとえば、それら
の表示）の使用は、デコーダー４に予定最高時間を押し
つけてバスＤ１に受け入れた符号化イメージを復号す
る。符号化イメージは、シーケンスのイメージにとって
固定のサイズを有する。このイメージ・サイズは１シー
ケンスから他シーケンスに変化する。前記予定時間で任
意サイズの符号化イメージの最適デコーディングに相当
するしきい値作動速度はデコーダーのため定められる。
デコーダーがしきい値速度より早く作動すれば、回路作
動の配列に必要とするよりも早くイメージの符号化デー
タを復号し、すなわち、アドバンスを蓄積する。なお、
復号化データは通常、使用される前にバッファに記憶さ
れる。デコーダーがしきい値速度より遅く作動すれば、
もはやアドバンスを蓄積せず、前に蓄積されているアド
バンスを前進的に失い、回路を誤機能させる。本発明に
よれば、しきい値電圧よりも大きな最高速度で作動する
デコーダーが使用される。デコーダー４はクロック信号
ＣＫにより固定速度で評価され、デコーダー作動速度
は、デコーダーが使用されている間のクロックのサイク
ル数により測定される。

【００１５】クロックＣＫのサイクル中にデコーダーが
使用されるかどうかは、デコーダーの状態：活性（１の
信号）または非活性（０の信号）、に相当する、デコー
ダーの内部ブロック（ＰＩＰＥ）の特別の信号を観察す
ることにより評価される。デコーダーが使用されないと
きに観察信号が値０であれば、手段２０は、たとえば、
反転観察信号に接続される入力とクロックＣＫを受信す
る第２入力とを有するＡＮＤゲートである。このＡＮＤ
ゲートの出力は、カウンター２２に接続されてデコーダ
ーが使用されない間の各サイクルのカウンター２２を増
分し：カウンターの内容ＮＢは、デコーダーが殆ど使用
されないのでかえって増大する。各イメージのコーディ
ングの始め、カウンター２２は、予定基準期間Ｔ、デコ
ーダーがしきい値速度で作動すれば、デコーダーが使用
されない間のクロックＣＫのサイクル数に相当するしき
い値の値ＴＶに等しい負値に設定される。状態機２８
は、基準期間Ｔ毎に、減算器２６に命令を与えてカウン
ターの内容ＮＢからしきい値の値ＴＶを減算する。従っ
て、カウンターの内容ＮＢは、基準期間中しきい値の値
ＴＶより小さい値だけ増大すれば、各基準期間、さらに
負となる。カウンターの内容ＮＢが正であれば、比較回
路２４は、デコーダー４に、メモリー１２へのアクセス
の優先権を許与する、制御回路に与えられる制御信号Ｐ
を活性化する。各イメージでコーディングの始めのよう
に、カウンターの内容ＮＢが負であるかぎり、マイクロ
プロセッサ６はメモリーへのアクセスの優先権を保持す
る。

【００１６】図４は、時間ｔ１からｔ９で開始する９の
基準期間Ｔ中イメージのデコーディングにより、デコー
ダー４の３つの異なる作動速度に対するカウンター２２
の内容ＮＢの運動を例示する、曲線４Ａ、４Ｂおよび４
Ｃを示す。明示のため、９基準期間だけ継続するイメー
ジでコーディングが例として示されているが、実際に
は、イメージは、約８，０００基準期間に復号化される
（１基準期間は約２００クロックサイクルに相当す
る）。

【００１７】曲線４Ａは、メモリーへのアクセスの優先
権を有するマイクロプロセッサが進みまたは遅延をしな
いで、しきい値速度で作動するよう定速可能デコーダー
４で作動する理論的事例を例示する。時間ｔ１で、デコ
ーディングの始めに、カウンター２２は、しきい値の値
ＴＶに等しい負値に設定される。時間ｔ２からｔ９で、
状態機２８は、カウンターの内容ＮＢからしきい値の値
ＴＶを減算するよう減算器２６を制御する。デコーダー
はしきい値速度で作動するから、期間Ｔ中、数ＴＶに等
しいサイクル数中使用されない。従って、カウンターの
内容は、のこ歯形状曲線により、時間ｔ１とｔ２と、時
間ｔ２とｔ３との間で値−ＴＶから０だけ増加する。つ
ぎのイメージのデコーディングの始めに相当する時間ｔ
１'が示されている。カウンターの内容ＮＢは時間ｔ１'
で値−ＴＶに設定される。

【００１８】曲線４Ｂは、マイクロプロセッサが、デコ
ーダー４がその最高速度で作動できるようにメモリーか
ら到来するデータのため十分に遅い速度で作動する理論
的事例を例示する。時間ｔ１で、カウンターの内容ＮＢ
は値−ＴＶに設定される。デコーダーは各クロックサイ
クルで使用されるので、カウンターの内容ＮＢは増分さ
れることはなく時間ｔ２からｔ９で値ＴＶの段階で減少
する。デコーダー４はアドバンスを蓄積することにより
作動し、カウンターの内容ＮＢが負であればあるほど、
このアドバンスは大きくなる。なお、カウンター２２の
サイズはｎ倍ＴＶ（ｎはイメージを処理するのに必要な
基準期間Ｔ数である（ここでは９））に等しい負数まで
カウントするものでなければならない。時間ｔ１'で、
つぎのイメージの始めに、カウンター２２の内容ＮＢは
値−ＴＶにリセットされる。

【００１９】曲線４Ｃは、マイクロプロセッサが、デー
タを受け入れないデコーダーのため十分な高速度で連続
的に作動する理論的事例を例示する。このような曲線は
本発明によるメモリーアクセス優先権の変化を含まず、
実際の作動に相当しない。この曲線は下記の図面の理解
を容易にするのみに示されている。時間ｔ１とｔ１'
で、カウンターの内容ＮＢは値−ＴＶに設定され、値Ｔ
Ｖは時間ｔ２からｔ９でカウンターの内容ＮＢから減算
される。デコーダーは使用されず、カウンターの内容Ｎ
ＢはクロックＣＫの各サイクルで増分される。従って、
カウンターの内容ＮＢは、時間ｔ１とｔ２と、ｔ２とｔ
３との間で、各基準期間Ｔ中値Ｔだけ増加する。ここで
デコーダー４は遅延を蓄積することにより作動し；カウ
ンターの内容ＮＢが正であればあるほど、蓄積遅延は大
きくなる。

【００２０】明示のため、図４（Ａ、Ｂ、Ｃ）のデコー
ディングは同じ持続時間を持つものとして示されてい
る。実際には、最高速度で行われるデコーディングはよ
り短い。

【００２１】図５は、図４と同じ参照符号により、デコ
ーダー４がデコーディングにアドバンスを取ってスター
トし、次にメモリーアクセス優先権の変化をトリガーし
ないでこのアドバンスを開放するときのカウンター２２
の作動を例示する。時間ｔ３とｔ４間にある、時間ｔ１
と時間ｔ１０間で、マイクロプロセッサ活動は低く、デ
コーダーは、時間ｔ１０まで最高速度で作動し、カウン
ターの内容ＮＢは期間Ｔで値ＴＶの段階だけ減少し、デ
コーダー４はアドバンスを取る。時間ｔ１０で、メモリ
ーへのアクセスの優先権を有するマイクロプロセッサ活
動は増大して、デコーダーが各サイクル中使用されない
ようになる。従って、時間ｔ１０から、カウンター２２
は各クロックサイクルで増分され、デコーダーは蓄積ア
ドバンスを前進的に開放する。時間ｔ４で、カウンター
の内容ＮＢは通常、値ＴＶだけ減分され、従って、時間
ｔ４とｔ５間に含まれる時間ｔ１１まで増加し続ける。
時間ｔ１１で、マイクロプロセッサの活動ピークは停止
して、デコーダーは再び最高速度で作動して、その遅延
を取り戻すことができる。時間ｔ１１から開始して、カ
ウンターの内容ＮＢは時間ｔ５からｔ９で値ＴＶの段階
だけ減少する。

【００２２】時間ｔ１１は、この例では、カウンター２
２が時間ｔ１１で０より大きい値に達しないことを言
う。本発明によれば、カウンターの内容ＮＢが正になら
ないかぎり、デコーダーはデコーディングで十分なアド
バンスを保持し、メモリーへのアクセスの優先権を変え
る必要がない。

【００２３】図６は図５と同じ手段による、デコーダー
６がデコーディングでアドバンスを取り始め、ついでこ
のアドバンスを開放し、本発明によるメモリーアクセス
優先権の変化をトリガーする事例を例示する。マイクロ
プロセッサの活動は時間ｔ１とｔ１０間で低くて、デコ
ーダーは最高速度で作動するようになる。カウンターの
内容ＮＢは時間ｔ１からｔ３で値ＴＶの段階だけ減少す
る。時間ｔ１０で、マイクロプロセッサの活動は増大し
て、デコーダーは各サイクル中使用されない。カウンタ
ー２２は時間ｔ１０から各クロックサイクルで増分さ
れ、カウンターの内容ＮＢは、値ＴＶがそこから減算さ
れると、時間ｔ４まで増加する。カウンターの内容ＮＢ
は、しきい値の値ＴＶがそこから減算されると、時間ｔ
５まで増加し続け、ついで、正になると、時間ｔ１２ま
で増加し続ける。時間ｔ１２で、比較回路２４は、カウ
ンターの内容ＮＢが正であることを検出し、制御回路１
４に命令をだして、デコーダー４にメモリーへのアクセ
スの優先権を許与する。一般にデコーダー４はある待ち
時間を反応し、これは特に、デコーダーバッファの内容
を更新するため必要な時間に相当する。図示例では、デ
コーダー４が時間ｔ１２でメモリーへのアクセスの優先
権を受けるが、この変化の影響は、時間ｔ６とｔ７間の
時間ｔ１３のみでデコーディングにおいて知覚できる。
従って、カウンターの内容ＮＢは、時間ｔ１２からｔ６
まで増加し続け、時間ｔ６でそこから減算された値ＴＶ
となり、ついで時間ｔ６から時間ｔ１３まで増加する、
時間ｔ１３から、デコーダー４はメモリーへのアクセス
の優先権を取り、最大データ速度で作動する。ついで、
時間ｔ７からｔ９で値ＴＶの段階で減少を開始する。な
お、この図示例では、カウンターの内容ＮＢは時間ｔ８
から負となる。ついで、メモリーへのアクセスの優先権
はマイクロプロセッサに許与戻される。マイクロプロセ
ッサは再びメモリーへのアクセスの優先権を保持する
が、時間ｔ８のマイクロプロセッサは十分に低くなり、
デコーダー４を表示されないで作動可能にすることとす
る。反対の場合には、カウンターの内容ＮＢは、再び正
になりデコーダーに許与戻されるメモリーへのアクセス
の優先権を持つまで、時間ｔ８から再び増加始めてい
た。

【００２４】しきい値の値ＴＶの決定は、最高速度とデ
コーダー４の速度間の差により行うことができる。たと
えば、５５ＭＨｚしきい値速度で作動せねばならない、
６３ＭＨｚで作動できるデコーダーが使用されれば、デ
コーダーは、しきい値で作動するとき基準期間のクロッ
クサイクルの１１．５％中使用される。これは、２００
サイクルの基準期間、しきい値の値ＴＶを２３に設定す
ることになる。

【００２５】本発明の利点は、カウンターが、デコーダ
ーが使用される間のサイクルより少ない、デコーダーが
使用されない間のサイクルをカウントすることである。
従って、カウンター３２は、サイズが小さい。他方、値
ＴＶはカウンター２２の内容まで減算されるので、比較
回路２４は、複雑なディジタル比較回路の代わりに、単
なる符号比較回路である。

【００２６】なお、本発明によれば、メモリーへのアク
セスの優先権は、マイクロプロセッサ活動は高いが、カ
ウンター２２の内容ＮＢが正になるとデコーダーに系統
的に許与される。これは、従来によるマイクロプロセッ
サ性能の永久低下と比較される、マイクロプロセッサ性
能の一時低下となる。他方、本発明は常に、任意の作動
条件でイメージデコーディングを行うことができる。

【００２７】もちろん、本発明は、種々の変更、変型お
よび、当業者にとって容易な改良をなし得る。たとえ
ば、同じ一体回路に含まれる前述の回路１６の要素もあ
り、特に要素４、１４および１８である。さらに、本発
明は、ＭＰＥＧデコーダーおよびマイクロプロセッサ以
外の要素が同じメモリーへのアクセスを共用する回路、
または、デコーダーが異なるシーケンスに属するイメー
ジを順次復号化して、異なるイメージ間のデコーディン
グを分布する回路に適用できる。

【００２８】図７は、図３に示す要素に加えて、グラフ
ィック機能を管理する回路３２と、表示管理回路３４と
を含む、回路３０をきわめて概略的に示す。上記のよう
にデコーダー４とマイクロプロセッサ６は、制御回路１
４を経てメモリー１２に接続される。グラフィック機能
管理回路３２は、制御回路１４に接続されるバスＤ４を
経てメモリー１２にデータを読み書きするため接続さ
れ、表示管理回路３４は、制御回路１４に接続されるバ
スＤ３を経てメモリー１２からデータを読み出すため接
続される。制御信号Ｒ３とＲ４はそれぞれ、回路３４と
３２により制御回路１４に与えられる。

【００２９】回路３２と３４が周知の正常活動であると
推定すれば、制御回路に、ＭＰＥＧデコーダーおよびマ
イクロプロセッサに加え、これらブロックのメモリーへ
のアクセスを解決できる（図示せざる）状態機を含むと
想定される。解決の形式は、例示として、メモリー１２
へのアクセスの期間への時間分割である。第１予定数の
アクセス期間は、回路３２と３４に割り当てられ、第２
予定数のアクセス期間は、マイクロプロセッサとデコー
ダーとの両方に割り当てられ、これらアクセス期間は、
遅延評価回路１８により、マイクロプロセッサとデコー
ダー間に分布される。

【００３０】図８は、このようなメモリー１８へのアク
セスの期間への時間分割をきわめて概略的に例示する。
第１アクセス期間はグラフィック機能管理回路に割り当
てられ、第２アクセス期間は表示回路に割り当てられ、
５つの上記の期間がデコーダーとマイクロプロセッサと
に普通に割り当てられる。上記の期間はグラフィック機
能管理回路等に許与される。

【００３１】このような変更、変型および改良は、この
開示の部分となるもので、また本発明の精神および範囲
内となるものである。従って、前述の説明は例示にすぎ
ず、限定されるものではない。本発明は、請求項および
その均等事項にのみ限定される。

【図面の簡単な説明】

【図１】前に述べた、ＭＰＥＧデコーダーと非共用メモ
リーを使用するマイクロプロセッサとを含む回路をきわ
めて概略的に示す。

【図２】前に述べた、ＭＰＥＧデコーダーと共用メモリ
ーを使用するマイクロプロセッサとを含む回路をきわめ
て概略的に示す。

【図３】本発明によるＭＰＥＧデコーダーと共用メモリ
ーを使用するマイクロプロセッサとを含む回路を示す。

【図４】図３の遅延評価回路の作動原理を例示する。

【図５】デコーダーがわずかだけ遅延されるときの、図
３の遅延評価回路の作動を例示する。

【図６】デコーダーが非常に遅延されるときの、図３の
遅延評価回路の作動を例示する。

【図７】図３の回路の代替例をきわめて概略的に示す。

【図８】図７の回路におけるアクセス期間分布を例示す
る。

【符号の説明】４デコーダー６マイクロプロセッサ１２メモリー１４制御回路１６回路１８遅延評価回路２０手段２２カウンター２４比較回路２６制御減算器２８状態機

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサ（６）と、イメージ
シーケンスを復号化するデコーダー（４）と、マイクロ
プロセッサに、またデコーダーに共通するメモリー（１
２）とを含む回路（１６）において、デコーダー遅延を評価する回路（１８）と；デコーダー
遅延が予定レベルより大きければ、デコーダーにメモリ
ーアクセス優先権を許与し、さもなければマイクロプロ
セッサにメモリーアクセス優先権を許与する制御回路
（１４）とを含む、回路（１６）。
【請求項２】クロック（ＣＫ）と、決定数のクロック
サイクルに等しい基準期間（Ｔ）を決定する手段と、活
性（ＴＶ）しきい値を決定する手段とを含み、デコーダ
ー遅延を評価する回路は、各クロックサイクル中、デコーダーが使用されるか、ま
たは使用されないかを決定する手段と、デコーダーがサイクル中使用されない毎に増分される内
容を有するカウンター（２２）と、各基準期間のはじめに、前記しきい値をカウンター（Ｎ
Ｂ）内容から減算する減算器（２６）と、カウンターの内容が負のままかどうかをチェックする比
較回路（１４）とを含み、この比較回路の出力が制御回
路に与えられる、請求項１記載の回路。
【請求項３】さらに、予定の使用で制御回路（１４）
を経てメモリー（１２）を使用する付加回路（３２、３
４）を含み、制御回路は、アクセスを交互に、付加回路
に、ついでマイクロプロセッサ（６）に、そしてデコー
ダー（４）に許与し、マイクロプロセッサおよびデコー
ダーによるメモリーへのアクセスは評価回路（１８）に
より発生される制御信号（Ｐ）により制御される、請求
項１と２記載の回路。