JP3716441B2 - 画像デコーダ - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、ＭＰＥＧ（Moving Picture Coding Experts Groupe）等の圧縮された可変長コードからなる画像情報を復号する画像デコーダに関する。
【０００２】
【従来の技術】
ディジタル通信ネットワークや情報記憶媒体の進歩に伴って、ＭＰＥＧ１，ＭＰＥＧ２等の種々のディジタル画像圧縮方式が提案され、標準化されている。
これらの方式における符号化されたビットストリームは、ＭＰＥＧ１を例にとると、シーケンス層、ＧＯＰ（Groupe of Pictures）層、ピクチャ層、スライス層、マクロブロック層、ブロック層の６つの階層から構成される。なお、ＭＰＥＧ２の場合もほぼ同様の階層構造を採るが、ＧＯＰ層はオプションとなり、その中のピクチャ層の並びも特に規定されないものとなる。ＭＰＥＧの特定ピクチャでは、前後の画面データに基づいて１枚の画面データが符号化されるので、１画面だけで完結した情報とはならない。このため、何枚かの画面データを一まとまりにしたＧＯＰを単位としてランダムアクセスを可能にしている。
【０００３】
ＧＯＰは、Ｉ，Ｐ，Ｂの３種類のピクチャの組み合わせにより構成される。各ピクチャは、１フレーム分の画像データに相当し、Ｉ（Intra ）ピクチャはフレーム内符号化画像、Ｐ（Predictive）ピクチャはフレーム間順方向予測符号化画像、Ｂ（Bidirectionally predictive）ピクチャはフレーム間両方向予測符号化画像である。画像デコーダは、入力されたビットストリームに対し、ピクチャ（フレーム）単位で、ＶＬＣ（Variable length code）デコード、逆量子化、逆ＤＣＴ（Discrete cosine transform ）、フレーム間動き補償等の各処理を施し、画像フレームを復号する。なお、ＭＰＥＧ２では、上述した１フレーム単位に代え１フィールド単位での画像データを扱うこともある得る。
【０００４】
ＭＰＥＧのビットストリームは可変長符号化されているため、復号化における各フレームの情報量は一定でない。例えば、フレーム内符号化により生成されるＩピクチャは、動きベクトル補償を用いてフレーム間符号化されたＰ，Ｂピクチャに比べて、そのフレーム当たりの符号量が圧倒的に多い。また、同じタイプのピクチャでも、画像の動きの激しさや画面の単調さ等によってフレーム当たりの符号量は変動する。
【０００５】
そこで、通信回線等の一定レートの伝送路でＭＰＥＧビットストリームを伝送する場合、画像デコーダには、入力ビットストリーム（以下、入力ＢＳと呼ぶ）を蓄えるレート調整用の入力ＢＳバッファが設けられる。また、画像デコーダには、両方向のフレーム間動き補償を行うために、２フレーム分の復号画像を記憶するためのフレームメモリや復号済みの出力画像を蓄えるディスプレイバッファ等が設けられる。
【０００６】
この種の画像デコーダとして、主要な処理を行う部分を画像デコード用集積回路としてＬＳＩ化すると共に、この画像デコード用集積回路にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を外付けし、入力ＢＳバッファ、フレームメモリ及びディスプレイバッファ等を、この外付けされたＤＲＡＭの内部に構成するようにしたものが開発されている。この場合、画像デコード用集積回路と外部のＤＲＡＭとの間のバスを介して、入力ＢＳの書込み／読出し、フレーム間動き補償復号のための参照画像の読出し、復号画像の書込み等のアクセスが頻繁に行われる。このため、バス上で異なる種類のデータが衝突しないように、画像デコード用集積回路の内部にバスアービタが内蔵される。
【０００７】
バスアービタのアービトレーション方式としては、復号画像の読出し、入力ＢＳバッファへの書込み及び入力ＢＳバッファからの読出しを優先順位１、 復元画像の書込みを優先順位２、参照画像の読出しを優先順位３とし、優先順位１で複数のアクセス要求が同時に発生した場合には、巡回割当方式でバス使用権を割り当てることが考えられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したバス調停方式を備えた画像デコーダでは、入力ＢＳバッファへのアクセスの途中で復号画像の読出しのためのバス使用要求が発生した場合、復号画像の読出しが一旦待たされることになり、復号画像の連続出力性の確保が難しくなる。そこで、復号画像の連続性を確保するために、単純に入力ＢＳバッファへのアクセスを中断してバスを明け渡すようにすることも考えられるが、この場合には、入力ＢＳバッファへのアクセスとデコード処理におけるＤＲＡＭアクセスの両方にアクセス中断／再開のための処理が必要になり、この処理がオーバーヘッドとなる。特に、外部メモリとしてＤＲＡＭを使用して、高速ページモードで動作しているような場合には、再開時に再度ＲＡＳ（ロウ・アドレス・ストローブ）、ＣＡＳ（コラム・アドレスストローブ）を与え直さなければならず、ハードウェアが複雑化するという問題がある。
【０００９】
この発明は、このような問題点に鑑みされたもので、簡単な制御で復号画像の連続性を確保した適切なバス調停を実現することができる画像デコーダを提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、画像デコード用集積回路と、この画像デコード用集積回路にバスを介して接続されたメモリとから構成され、前記メモリには、圧縮データである入力ビットストリームを格納する入力ビットストリームバッファと、前記画像デコード用集積回路によって復号された復号画像を記憶する画像記憶領域とが形成され、前記画像デコード用集積回路には、書込バッファ及び読出バッファを備え入力ビットストリームを入力して前記書込バッファに格納したのち間欠的に読み出して前記入力ビットストリームバッファに書き込むと共に前記入力ビットストリームバッファから復号処理に必要な前記入力ビットストリームを間欠的に読み出して前記読出バッファに格納したのち読み出す入力ビットストリームバッファ制御手段と、前記読出バッファから読み出された入力ビットストリームを復号すると共に前記画像記憶領域に格納された復号画像を参照画像として読み出してフレーム間動き補償を含む復号処理を実行して復号画像を生成し前記画像記憶領域に書き込むデコード手段と、前記画像記憶領域に格納された復号画像を一定の間隔で読み出して外部に出力する画像出力制御手段と、これら入力ビットストリームバッファ制御手段、デコード手段及び画像出力制御手段と前記メモリとの間のバスの使用権を調停するバス調停手段とが備えられた画像デコーダにおいて、前記バス調停手段は、前記画像出力制御手段から前記メモリへのアクセスを最優先として、且つ前記デコード手段がバスを使用しているときはその使用を中断して、一定周期で、一定期間だけ前記バスの使用を許可し、前記画像出力制御手段から前記メモリへのアクセス終了直後に前記入力ビットストリームバッファ制御手段から前記メモリに対するアクセス要求の有無をポーリングして検出し、アクセス要求があった場合には前記バスの使用を許可し、前記画像出力制御手段及び前記入力ビットストリームバッファ制御手段のいずれもが前記バスを使用していないときのみ前記デコード手段に前記バスの使用を許可するものであることを特徴とする。
【００１１】
【作用】
この発明によれば、バス調停手段が、画像出力制御手段による復号画像の読出し処理を最優先として一定時間間隔でバスの使用を許可するので、復号画像の読出しの連続性は保証される。また、入力ビットストリームバッファ制御手段は、入力バットストリームを入力バッファに一旦蓄え、バス調停手段にアクセス要求を送出する。バス調停手段は、画像出力制御手段からメモリへのアクセス終了直後に、このアクセス要求の有無をポーリングによって検出し、アクセス要求があったときに入力ビットストリームバッファ制御手段にバス使用権を渡す。
【００１２】
入力ビットストリームは、圧縮データであるから、復号画像に比べてビットレートが約１／１００程度に低い。このため、一定時間間隔のポーリングを行っても入力バッファの容量は小さなものでよい。したがって、その他の期間を全てメモリからデコード手段への参照画像の読出しとデコード手段からメモリへの復号画像の書込みに割り当てることができ、デコード処理も保証される。
【００１３】
この発明によれば、アクセスの中断・再開は、デコード手段によるアクセスのみに発生するので、その分、バス調停のための構成が簡単になる。
【００１４】
【実施例】
以下、図面を参照して、この発明の実施例について説明する。
図１は、この発明の一実施例に係るＭＰＥＧ１，２用の画像デコーダを示すブロック図である。
この画像デコーダは、画像デコードＬＳＩ１と、この画像デコードＬＳＩ１にバス３を介して外付けされたＤＲＡＭ２とから構成されている。
ＤＲＡＭ２には、入力ＢＳをレート調整のために一旦格納する入力ＢＳバッファ２１と、画像記憶領域とが形成されている。画像記憶領域は、更にフレーム間動き補償予測のために使用される参照画像を格納するためのフレームバッファと、復号画像としてのディスプレイ画像を出力するために保持するディスプレイバッファを兼ねたフレームメモリ２２とから構成されている。
【００１５】
画像デコードＬＳＩ１は、次のように構成されている。即ち、入力ＢＳは、入力ＢＳバッファコントローラ１１に一定レートで連続的に入力され、このコントローラ１１の制御のもとでＦＩＦＯ（先入れ先出し）バッファ１２に格納されたのち、入力ＢＳバッファ２１に書き込まれる。入力ＢＳバッファ２１に格納された入力ＢＳは、入力ＢＳバッファコントローラ１１の制御のもとで読み出され、ＦＩＦＯバッファ１３及び入力ＢＳバッファコントローラ１１を介してデコーダ本体１４に供給される。
【００１６】
デコーダ本体１４は、供給されたピクチャ単位の入力ＢＳに対して、ＶＬＣデコード、逆量子化及び逆ＤＣＴ等の各処理を施した後、ピクチャタイプに応じて動き補償処理を施し、画像フレームを復号する。デコーダ本体１４は、動き補償の際には、フレームメモリ２２に格納された復号画像を参照画像として読み出す。参照画像は、動きベクトルに応じてシフトされたマクロブロック又はブロック単位で読み出され、ＦＩＦＯバッファ１５を介してデコーダ本体１４に入力される。マクロブロック又はブロック単位の復号画像はＦＩＦＯバッファ１６を介してフレームメモリ２２に書き込まれる。
フレームメモリ２２に書き込まれた復号画像は、ビデオ出力インタフェース１７の制御のものとで読み出され、ＦＩＦＯバッファ１８及びビデオ出力インタフェースを介して外部にビデオ出力信号として出力される。
【００１７】
バスアービタ１９は、入力ＢＳバッファコントローラ１１、デコーダ本体１４及びビデオ出力インタフェース１７のＤＲＡＭ２に対するバス使用権を調停する。このバスアービタ１９でのアービトレーションは、次のようにして行われる。
▲１▼ビデオ出力インタフェース１７のバス使用権を最優先とし、ビデオ出力インタフェース１７から一定間隔で一定期間出力されるビデオ出力バス要求信号ＶＯ−ＲＥＱに対して無条件でビデオ出力バス使用許可信号ＶＯ−ＥＮを与える。
▲２▼入力ＢＳバッファコントローラ１１のバス使用権の付与は、ビデオ出力アクセス終了直後にポーリングにより決定する。即ち、ビデオ出力インターフェース１７のＤＲＡＭ２に対するアクセス終了直後に、入力ＢＳバッファコントローラ１１から入力ＢＳ−Ｉ／Ｆバス要求信号ＢＳ−ＲＥＱをポーリングして、ＢＳ−ＲＥＱがアクティブになっている場合には、入力ＢＳ−Ｉ／Ｆバス使用許可信号ＢＳ−ＥＮを与える。
▲３▼デコーダ本体１４のバス使用権は、ビデオ出力インタフェース１７及び入力ＢＳバッファコントローラ１１のいずれもがバスを使用していないときにのみ与えられる。参照画像Ｉ／Ｆバス使用許可信号ＲＰ−ＥＮがデコーダ本体１４に与えられると、デコーダ本体１４は、参照画像Ｉ／Ｆバス使用通知信号ＲＰ−ＵＳＥをバスアービタ１９に与える。
【００１８】
図２はこのバスアービタ１９の具体的な構成例を示すブロック図で、図３はバスアービタ１９の入出力信号を示すタイミングチャートである。
ビデオ出力インタフェース１７及び入力ＢＳバッファコントローラ１１は、ＤＲＡＭ２に対するアクセスが必要になったときにＶＯ−ＲＥＱ信号及びＢＳ−ＲＥＱ信号をアクティブにし、バスを解放した後にこれらの信号を非アクティブにする。デコーダ本体１４は、ＲＰ−ＥＮ信号がネゲートされたら、ある期間内にＤＲＡＭ２に対するアクセスを中断してバスを解放し、ＲＰ−ＵＳＥ信号を非アクティブにする。
【００１９】
ビデオ出力インタフェース１７からは、一定周期で一定期間アクティブになるＶＯ−ＲＥＱ信号が出力される。このＶＯ−ＲＥＱ信号を、ＡＮＤゲート３１においてＲＰ−ＵＳＥ信号のインバータ３２による反転信号でゲートして、ＶＯ−ＥＮ信号を得る。ＶＯ−ＲＥＱ信号がアクティブになると、インバータ３３及びＡＮＤゲート３４を介したＲＰ−ＥＮ信号が非アクティブになるので、ＲＰ−ＵＳＥ信号は、遅延時間τを経過後、非アクティブになる。この遅延時間τは、デコーダ本体１４のＤＲＡＭ２に対するアクセスの中断・バス解放処理に要する時間である。
以上の動作により、デコーダ本体１４がバス３を使用していても、一定時間間隔でディスプレイ画像の読出しが最優先で実行されることになる。
【００２０】
一方、ＶＯ−ＲＥＱ信号をインバータ３５で反転させた信号とＶＯ−ＲＥＱ信号を遅延回路３６で１クロック分遅延させた信号とはＡＮＤゲート３７に供給され、ＡＮＤゲート３４からは、ＶＯ−ＥＮ信号の立下り直後に発生するパルス信号が出力される。このパルス信号がポーリング信号ＰＯＬとなる。ラッチ回路３８は、ＢＳ−ＲＥＱ信号をＰＯＬ信号によってラッチする。ラッチ回路３８とＢＳ−ＲＥＱ信号とは、ＡＮＤゲート３９に入力されている。ＡＮＤゲート３９からは、ＰＯＬ信号の出力タイミングからＢＳ−ＲＥＱ信号がアクティブである期間だけアクティブになるＢＳ−ＥＮ信号が出力される。これにより、ビデオ出力直後のポーリングによる入力ＢＳのＤＲＡＭ２に対する書込み／読出しが実現される。このＢＳ−ＥＮ信号がアクティブである期間も、インバータ４０及びＡＮＤゲート３４を介したＲＰ−ＥＮ信号は非アクティブになる。
【００２１】
画像デコーダが通信回線などのリアルタイムのデータソースに接続されている場合は、画像デコードＬＳＩ１に入力される入力ＢＳを滞り無くＤＲＡＭ２内の入力ＢＳバッファ２１に書き込まなくてはならない。従って、入力ＢＳのアクセスの優先度は上げるべきであるが、ビデオ出力インターフェースのアクセス期間、アクセス周期が一定なので、入力ＢＳのビットレートからＦＩＦＯバッファ１２の容量が求められ、且つ入力ＢＳの入力レートはビデオ出力に比べて十分低いから、ＶＯ−ＲＥＱ信号の周期でポーリングを行っても、ＦＩＦＯバッファ１２，１３の容量もそれほど大きく設定する必要はない。
【００２２】
デコーダ本体１４のＤＲＡＭ２に対するデータレートは比較的高くかつ一定でない。しかし、このデコーダ本体１４のアクセスは、特にリアルタイムで行う必要はないので、デコーダ本体１４のバス使用の優先度は低く設定する。
【００２３】
以上のバス調停により、アクセスの中断／再開によるオーバーヘッドが減少し、高いＤＲＡＭアクセスデータレートを得ることができる。
なお、以上の実施例では、ＬＳＩ１に外付けされるメモリとしてＤＲＡＭを使用したが、このメモリとしてＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いた場合にも、この発明は適用可能である。
【００２４】
【発明の効果】
以上述べたように、この発明によれば、画像出力制御手段による復号画像の読出し処理を最優先として一定時間間隔でアクセスを許可するので、復号画像の読出しの連続性が保証され、画像出力制御手段からメモリへのアクセス終了直後に、このアクセス要求の有無をポーリングによって検出し、アクセス要求があったときに入力ビットストリームバッファ制御手段にバス使用権を渡すようにしているので、アクセスの中断・再開は、デコード手段によるアクセスのみに発生し、その分、バス調停のための処理が簡単になるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る画像デコーダのブロック図である。
【図２】 同画像デコーダにおけるバスアービタのブロック図である。
【図３】 同バスアービタの入出力信号を示すタイミングチャートである。
【符号の説明】
１…画像デコードＬＳＩ、２…ＤＲＡＭ、３…バス、１１…入力ＢＳバッファコントローラ、１２，１３，１５，１６，１８…ＦＩＦＯバッファ、１４…デコーダ本体、１７…ビデオ出力インタフェース、１９…バスアービタ、２１…入力ＢＳバッファ、２２…フレームメモリ。
【産業上の利用分野】
この発明は、ＭＰＥＧ（Moving Picture Coding Experts Groupe）等の圧縮された可変長コードからなる画像情報を復号する画像デコーダに関する。
【０００２】
【従来の技術】
ディジタル通信ネットワークや情報記憶媒体の進歩に伴って、ＭＰＥＧ１，ＭＰＥＧ２等の種々のディジタル画像圧縮方式が提案され、標準化されている。
これらの方式における符号化されたビットストリームは、ＭＰＥＧ１を例にとると、シーケンス層、ＧＯＰ（Groupe of Pictures）層、ピクチャ層、スライス層、マクロブロック層、ブロック層の６つの階層から構成される。なお、ＭＰＥＧ２の場合もほぼ同様の階層構造を採るが、ＧＯＰ層はオプションとなり、その中のピクチャ層の並びも特に規定されないものとなる。ＭＰＥＧの特定ピクチャでは、前後の画面データに基づいて１枚の画面データが符号化されるので、１画面だけで完結した情報とはならない。このため、何枚かの画面データを一まとまりにしたＧＯＰを単位としてランダムアクセスを可能にしている。
【０００３】
ＧＯＰは、Ｉ，Ｐ，Ｂの３種類のピクチャの組み合わせにより構成される。各ピクチャは、１フレーム分の画像データに相当し、Ｉ（Intra ）ピクチャはフレーム内符号化画像、Ｐ（Predictive）ピクチャはフレーム間順方向予測符号化画像、Ｂ（Bidirectionally predictive）ピクチャはフレーム間両方向予測符号化画像である。画像デコーダは、入力されたビットストリームに対し、ピクチャ（フレーム）単位で、ＶＬＣ（Variable length code）デコード、逆量子化、逆ＤＣＴ（Discrete cosine transform ）、フレーム間動き補償等の各処理を施し、画像フレームを復号する。なお、ＭＰＥＧ２では、上述した１フレーム単位に代え１フィールド単位での画像データを扱うこともある得る。
【０００４】
ＭＰＥＧのビットストリームは可変長符号化されているため、復号化における各フレームの情報量は一定でない。例えば、フレーム内符号化により生成されるＩピクチャは、動きベクトル補償を用いてフレーム間符号化されたＰ，Ｂピクチャに比べて、そのフレーム当たりの符号量が圧倒的に多い。また、同じタイプのピクチャでも、画像の動きの激しさや画面の単調さ等によってフレーム当たりの符号量は変動する。
【０００５】
そこで、通信回線等の一定レートの伝送路でＭＰＥＧビットストリームを伝送する場合、画像デコーダには、入力ビットストリーム（以下、入力ＢＳと呼ぶ）を蓄えるレート調整用の入力ＢＳバッファが設けられる。また、画像デコーダには、両方向のフレーム間動き補償を行うために、２フレーム分の復号画像を記憶するためのフレームメモリや復号済みの出力画像を蓄えるディスプレイバッファ等が設けられる。
【０００６】
この種の画像デコーダとして、主要な処理を行う部分を画像デコード用集積回路としてＬＳＩ化すると共に、この画像デコード用集積回路にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を外付けし、入力ＢＳバッファ、フレームメモリ及びディスプレイバッファ等を、この外付けされたＤＲＡＭの内部に構成するようにしたものが開発されている。この場合、画像デコード用集積回路と外部のＤＲＡＭとの間のバスを介して、入力ＢＳの書込み／読出し、フレーム間動き補償復号のための参照画像の読出し、復号画像の書込み等のアクセスが頻繁に行われる。このため、バス上で異なる種類のデータが衝突しないように、画像デコード用集積回路の内部にバスアービタが内蔵される。
【０００７】
バスアービタのアービトレーション方式としては、復号画像の読出し、入力ＢＳバッファへの書込み及び入力ＢＳバッファからの読出しを優先順位１、 復元画像の書込みを優先順位２、参照画像の読出しを優先順位３とし、優先順位１で複数のアクセス要求が同時に発生した場合には、巡回割当方式でバス使用権を割り当てることが考えられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したバス調停方式を備えた画像デコーダでは、入力ＢＳバッファへのアクセスの途中で復号画像の読出しのためのバス使用要求が発生した場合、復号画像の読出しが一旦待たされることになり、復号画像の連続出力性の確保が難しくなる。そこで、復号画像の連続性を確保するために、単純に入力ＢＳバッファへのアクセスを中断してバスを明け渡すようにすることも考えられるが、この場合には、入力ＢＳバッファへのアクセスとデコード処理におけるＤＲＡＭアクセスの両方にアクセス中断／再開のための処理が必要になり、この処理がオーバーヘッドとなる。特に、外部メモリとしてＤＲＡＭを使用して、高速ページモードで動作しているような場合には、再開時に再度ＲＡＳ（ロウ・アドレス・ストローブ）、ＣＡＳ（コラム・アドレスストローブ）を与え直さなければならず、ハードウェアが複雑化するという問題がある。
【０００９】
この発明は、このような問題点に鑑みされたもので、簡単な制御で復号画像の連続性を確保した適切なバス調停を実現することができる画像デコーダを提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、画像デコード用集積回路と、この画像デコード用集積回路にバスを介して接続されたメモリとから構成され、前記メモリには、圧縮データである入力ビットストリームを格納する入力ビットストリームバッファと、前記画像デコード用集積回路によって復号された復号画像を記憶する画像記憶領域とが形成され、前記画像デコード用集積回路には、書込バッファ及び読出バッファを備え入力ビットストリームを入力して前記書込バッファに格納したのち間欠的に読み出して前記入力ビットストリームバッファに書き込むと共に前記入力ビットストリームバッファから復号処理に必要な前記入力ビットストリームを間欠的に読み出して前記読出バッファに格納したのち読み出す入力ビットストリームバッファ制御手段と、前記読出バッファから読み出された入力ビットストリームを復号すると共に前記画像記憶領域に格納された復号画像を参照画像として読み出してフレーム間動き補償を含む復号処理を実行して復号画像を生成し前記画像記憶領域に書き込むデコード手段と、前記画像記憶領域に格納された復号画像を一定の間隔で読み出して外部に出力する画像出力制御手段と、これら入力ビットストリームバッファ制御手段、デコード手段及び画像出力制御手段と前記メモリとの間のバスの使用権を調停するバス調停手段とが備えられた画像デコーダにおいて、前記バス調停手段は、前記画像出力制御手段から前記メモリへのアクセスを最優先として、且つ前記デコード手段がバスを使用しているときはその使用を中断して、一定周期で、一定期間だけ前記バスの使用を許可し、前記画像出力制御手段から前記メモリへのアクセス終了直後に前記入力ビットストリームバッファ制御手段から前記メモリに対するアクセス要求の有無をポーリングして検出し、アクセス要求があった場合には前記バスの使用を許可し、前記画像出力制御手段及び前記入力ビットストリームバッファ制御手段のいずれもが前記バスを使用していないときのみ前記デコード手段に前記バスの使用を許可するものであることを特徴とする。
【００１１】
【作用】
この発明によれば、バス調停手段が、画像出力制御手段による復号画像の読出し処理を最優先として一定時間間隔でバスの使用を許可するので、復号画像の読出しの連続性は保証される。また、入力ビットストリームバッファ制御手段は、入力バットストリームを入力バッファに一旦蓄え、バス調停手段にアクセス要求を送出する。バス調停手段は、画像出力制御手段からメモリへのアクセス終了直後に、このアクセス要求の有無をポーリングによって検出し、アクセス要求があったときに入力ビットストリームバッファ制御手段にバス使用権を渡す。
【００１２】
入力ビットストリームは、圧縮データであるから、復号画像に比べてビットレートが約１／１００程度に低い。このため、一定時間間隔のポーリングを行っても入力バッファの容量は小さなものでよい。したがって、その他の期間を全てメモリからデコード手段への参照画像の読出しとデコード手段からメモリへの復号画像の書込みに割り当てることができ、デコード処理も保証される。
【００１３】
この発明によれば、アクセスの中断・再開は、デコード手段によるアクセスのみに発生するので、その分、バス調停のための構成が簡単になる。
【００１４】
【実施例】
以下、図面を参照して、この発明の実施例について説明する。
図１は、この発明の一実施例に係るＭＰＥＧ１，２用の画像デコーダを示すブロック図である。
この画像デコーダは、画像デコードＬＳＩ１と、この画像デコードＬＳＩ１にバス３を介して外付けされたＤＲＡＭ２とから構成されている。
ＤＲＡＭ２には、入力ＢＳをレート調整のために一旦格納する入力ＢＳバッファ２１と、画像記憶領域とが形成されている。画像記憶領域は、更にフレーム間動き補償予測のために使用される参照画像を格納するためのフレームバッファと、復号画像としてのディスプレイ画像を出力するために保持するディスプレイバッファを兼ねたフレームメモリ２２とから構成されている。
【００１５】
画像デコードＬＳＩ１は、次のように構成されている。即ち、入力ＢＳは、入力ＢＳバッファコントローラ１１に一定レートで連続的に入力され、このコントローラ１１の制御のもとでＦＩＦＯ（先入れ先出し）バッファ１２に格納されたのち、入力ＢＳバッファ２１に書き込まれる。入力ＢＳバッファ２１に格納された入力ＢＳは、入力ＢＳバッファコントローラ１１の制御のもとで読み出され、ＦＩＦＯバッファ１３及び入力ＢＳバッファコントローラ１１を介してデコーダ本体１４に供給される。
【００１６】
デコーダ本体１４は、供給されたピクチャ単位の入力ＢＳに対して、ＶＬＣデコード、逆量子化及び逆ＤＣＴ等の各処理を施した後、ピクチャタイプに応じて動き補償処理を施し、画像フレームを復号する。デコーダ本体１４は、動き補償の際には、フレームメモリ２２に格納された復号画像を参照画像として読み出す。参照画像は、動きベクトルに応じてシフトされたマクロブロック又はブロック単位で読み出され、ＦＩＦＯバッファ１５を介してデコーダ本体１４に入力される。マクロブロック又はブロック単位の復号画像はＦＩＦＯバッファ１６を介してフレームメモリ２２に書き込まれる。
フレームメモリ２２に書き込まれた復号画像は、ビデオ出力インタフェース１７の制御のものとで読み出され、ＦＩＦＯバッファ１８及びビデオ出力インタフェースを介して外部にビデオ出力信号として出力される。
【００１７】
バスアービタ１９は、入力ＢＳバッファコントローラ１１、デコーダ本体１４及びビデオ出力インタフェース１７のＤＲＡＭ２に対するバス使用権を調停する。このバスアービタ１９でのアービトレーションは、次のようにして行われる。
▲１▼ビデオ出力インタフェース１７のバス使用権を最優先とし、ビデオ出力インタフェース１７から一定間隔で一定期間出力されるビデオ出力バス要求信号ＶＯ−ＲＥＱに対して無条件でビデオ出力バス使用許可信号ＶＯ−ＥＮを与える。
▲２▼入力ＢＳバッファコントローラ１１のバス使用権の付与は、ビデオ出力アクセス終了直後にポーリングにより決定する。即ち、ビデオ出力インターフェース１７のＤＲＡＭ２に対するアクセス終了直後に、入力ＢＳバッファコントローラ１１から入力ＢＳ−Ｉ／Ｆバス要求信号ＢＳ−ＲＥＱをポーリングして、ＢＳ−ＲＥＱがアクティブになっている場合には、入力ＢＳ−Ｉ／Ｆバス使用許可信号ＢＳ−ＥＮを与える。
▲３▼デコーダ本体１４のバス使用権は、ビデオ出力インタフェース１７及び入力ＢＳバッファコントローラ１１のいずれもがバスを使用していないときにのみ与えられる。参照画像Ｉ／Ｆバス使用許可信号ＲＰ−ＥＮがデコーダ本体１４に与えられると、デコーダ本体１４は、参照画像Ｉ／Ｆバス使用通知信号ＲＰ−ＵＳＥをバスアービタ１９に与える。
【００１８】
図２はこのバスアービタ１９の具体的な構成例を示すブロック図で、図３はバスアービタ１９の入出力信号を示すタイミングチャートである。
ビデオ出力インタフェース１７及び入力ＢＳバッファコントローラ１１は、ＤＲＡＭ２に対するアクセスが必要になったときにＶＯ−ＲＥＱ信号及びＢＳ−ＲＥＱ信号をアクティブにし、バスを解放した後にこれらの信号を非アクティブにする。デコーダ本体１４は、ＲＰ−ＥＮ信号がネゲートされたら、ある期間内にＤＲＡＭ２に対するアクセスを中断してバスを解放し、ＲＰ−ＵＳＥ信号を非アクティブにする。
【００１９】
ビデオ出力インタフェース１７からは、一定周期で一定期間アクティブになるＶＯ−ＲＥＱ信号が出力される。このＶＯ−ＲＥＱ信号を、ＡＮＤゲート３１においてＲＰ−ＵＳＥ信号のインバータ３２による反転信号でゲートして、ＶＯ−ＥＮ信号を得る。ＶＯ−ＲＥＱ信号がアクティブになると、インバータ３３及びＡＮＤゲート３４を介したＲＰ−ＥＮ信号が非アクティブになるので、ＲＰ−ＵＳＥ信号は、遅延時間τを経過後、非アクティブになる。この遅延時間τは、デコーダ本体１４のＤＲＡＭ２に対するアクセスの中断・バス解放処理に要する時間である。
以上の動作により、デコーダ本体１４がバス３を使用していても、一定時間間隔でディスプレイ画像の読出しが最優先で実行されることになる。
【００２０】
一方、ＶＯ−ＲＥＱ信号をインバータ３５で反転させた信号とＶＯ−ＲＥＱ信号を遅延回路３６で１クロック分遅延させた信号とはＡＮＤゲート３７に供給され、ＡＮＤゲート３４からは、ＶＯ−ＥＮ信号の立下り直後に発生するパルス信号が出力される。このパルス信号がポーリング信号ＰＯＬとなる。ラッチ回路３８は、ＢＳ−ＲＥＱ信号をＰＯＬ信号によってラッチする。ラッチ回路３８とＢＳ−ＲＥＱ信号とは、ＡＮＤゲート３９に入力されている。ＡＮＤゲート３９からは、ＰＯＬ信号の出力タイミングからＢＳ−ＲＥＱ信号がアクティブである期間だけアクティブになるＢＳ−ＥＮ信号が出力される。これにより、ビデオ出力直後のポーリングによる入力ＢＳのＤＲＡＭ２に対する書込み／読出しが実現される。このＢＳ−ＥＮ信号がアクティブである期間も、インバータ４０及びＡＮＤゲート３４を介したＲＰ−ＥＮ信号は非アクティブになる。
【００２１】
画像デコーダが通信回線などのリアルタイムのデータソースに接続されている場合は、画像デコードＬＳＩ１に入力される入力ＢＳを滞り無くＤＲＡＭ２内の入力ＢＳバッファ２１に書き込まなくてはならない。従って、入力ＢＳのアクセスの優先度は上げるべきであるが、ビデオ出力インターフェースのアクセス期間、アクセス周期が一定なので、入力ＢＳのビットレートからＦＩＦＯバッファ１２の容量が求められ、且つ入力ＢＳの入力レートはビデオ出力に比べて十分低いから、ＶＯ−ＲＥＱ信号の周期でポーリングを行っても、ＦＩＦＯバッファ１２，１３の容量もそれほど大きく設定する必要はない。
【００２２】
デコーダ本体１４のＤＲＡＭ２に対するデータレートは比較的高くかつ一定でない。しかし、このデコーダ本体１４のアクセスは、特にリアルタイムで行う必要はないので、デコーダ本体１４のバス使用の優先度は低く設定する。
【００２３】
以上のバス調停により、アクセスの中断／再開によるオーバーヘッドが減少し、高いＤＲＡＭアクセスデータレートを得ることができる。
なお、以上の実施例では、ＬＳＩ１に外付けされるメモリとしてＤＲＡＭを使用したが、このメモリとしてＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いた場合にも、この発明は適用可能である。
【００２４】
【発明の効果】
以上述べたように、この発明によれば、画像出力制御手段による復号画像の読出し処理を最優先として一定時間間隔でアクセスを許可するので、復号画像の読出しの連続性が保証され、画像出力制御手段からメモリへのアクセス終了直後に、このアクセス要求の有無をポーリングによって検出し、アクセス要求があったときに入力ビットストリームバッファ制御手段にバス使用権を渡すようにしているので、アクセスの中断・再開は、デコード手段によるアクセスのみに発生し、その分、バス調停のための処理が簡単になるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る画像デコーダのブロック図である。
【図２】 同画像デコーダにおけるバスアービタのブロック図である。
【図３】 同バスアービタの入出力信号を示すタイミングチャートである。
【符号の説明】
１…画像デコードＬＳＩ、２…ＤＲＡＭ、３…バス、１１…入力ＢＳバッファコントローラ、１２，１３，１５，１６，１８…ＦＩＦＯバッファ、１４…デコーダ本体、１７…ビデオ出力インタフェース、１９…バスアービタ、２１…入力ＢＳバッファ、２２…フレームメモリ。
Claims (1)
- 画像デコード用集積回路と、この画像デコード用集積回路にバスを介して接続されたメモリとから構成され、
前記メモリには、
圧縮データである入力ビットストリームを格納する入力ビットストリームバッファと、
前記画像デコード用集積回路によって復号された復号画像を記憶する画像記憶領域とが形成され、
前記画像デコード用集積回路には、
書込バッファ及び読出バッファを備え入力ビットストリームを入力して前記書込バッファに格納したのち間欠的に読み出して前記入力ビットストリームバッファに書き込むと共に前記入力ビットストリームバッファから復号処理に必要な前記入力ビットストリームを間欠的に読み出して前記読出バッファに格納したのち読み出す入力ビットストリームバッファ制御手段と、
前記読出バッファから読み出された入力ビットストリームを復号すると共に前記画像記憶領域に格納された復号画像を参照画像として読み出してフレーム間動き補償を含む復号処理を実行して復号画像を生成し前記画像記憶領域に書き込むデコード手段と、
前記画像記憶領域に格納された復号画像を一定の間隔で読み出して外部に出力する画像出力制御手段と、
これら入力ビットストリームバッファ制御手段、デコード手段及び画像出力制御手段と前記メモリとの間のバスの使用権を調停するバス調停手段と
が備えられた画像デコーダにおいて、
前記バス調停手段は、
前記画像出力制御手段から前記メモリへのアクセスを最優先として、且つ前記デコード手段がバスを使用しているときはその使用を中断して、一定周期で、一定期間だけ前記バスの使用を許可し、
前記画像出力制御手段から前記メモリへのアクセス終了直後に前記入力ビットストリームバッファ制御手段から前記メモリに対するアクセス要求の有無をポーリングして検出し、アクセス要求があった場合には前記バスの使用を許可し、
前記画像出力制御手段及び前記入力ビットストリームバッファ制御手段のいずれもが前記バスを使用していないときのみ前記デコード手段に前記バスの使用を許可する
ものであることを特徴とする画像デコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492795A JP3716441B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
| US08/596,737 US5793384A (en) | 1995-02-09 | 1996-02-05 | Image decoder with bus arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492795A JP3716441B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223571A JPH08223571A (ja) | 1996-08-30 |
| JP3716441B2 true JP3716441B2 (ja) | 2005-11-16 |
Family
ID=12705114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4492795A Expired - Fee Related JP3716441B2 (ja) | 1995-02-09 | 1995-02-09 | 画像デコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5793384A (ja) |
| JP (1) | JP3716441B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058459A (en) * | 1996-08-26 | 2000-05-02 | Stmicroelectronics, Inc. | Video/audio decompression/compression device including an arbiter and method for accessing a shared memory |
| TW369747B (en) * | 1997-01-16 | 1999-09-11 | Matsushita Electric Ind Co Ltd | Image encoding device and the method |
| US6636222B1 (en) | 1999-11-09 | 2003-10-21 | Broadcom Corporation | Video and graphics system with an MPEG video decoder for concurrent multi-row decoding |
| US6661422B1 (en) | 1998-11-09 | 2003-12-09 | Broadcom Corporation | Video and graphics system with MPEG specific data transfer commands |
| US6853385B1 (en) * | 1999-11-09 | 2005-02-08 | Broadcom Corporation | Video, audio and graphics decode, composite and display system |
| US6573905B1 (en) | 1999-11-09 | 2003-06-03 | Broadcom Corporation | Video and graphics system with parallel processing of graphics windows |
| US6798420B1 (en) | 1998-11-09 | 2004-09-28 | Broadcom Corporation | Video and graphics system with a single-port RAM |
| US6768774B1 (en) | 1998-11-09 | 2004-07-27 | Broadcom Corporation | Video and graphics system with video scaling |
| US7982740B2 (en) | 1998-11-09 | 2011-07-19 | Broadcom Corporation | Low resolution graphics mode support using window descriptors |
| US6570579B1 (en) | 1998-11-09 | 2003-05-27 | Broadcom Corporation | Graphics display system |
| FR2800551B1 (fr) * | 1999-11-03 | 2002-01-04 | St Microelectronics Sa | Decodeur mpeg utilisant une memoire partagee |
| US9668011B2 (en) | 2001-02-05 | 2017-05-30 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Single chip set-top box system |
| WO2001035409A2 (en) * | 1999-11-10 | 2001-05-17 | Thomson Licensing S.A. | Commercial skip and chapter delineation feature on recordable media |
| JP2003150395A (ja) * | 2001-11-15 | 2003-05-23 | Nec Corp | プロセッサとそのプログラム転送方法 |
| US8063916B2 (en) | 2003-10-22 | 2011-11-22 | Broadcom Corporation | Graphics layer reduction for video composition |
| US8514944B2 (en) | 2004-06-18 | 2013-08-20 | Broadcom Corporation | Reducing motion compensation memory bandwidth through memory utilization |
| JP4883520B2 (ja) * | 2006-01-24 | 2012-02-22 | 株式会社メガチップス | メモリ制御装置およびメモリ制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941193A (en) * | 1987-10-02 | 1990-07-10 | Iterated Systems, Inc. | Methods and apparatus for image compression by iterated function system |
| US5369744A (en) * | 1989-10-16 | 1994-11-29 | Hitachi, Ltd. | Address-translatable graphic processor, data processor and drawing method with employment of the same |
| US5566254A (en) * | 1992-11-06 | 1996-10-15 | Canon Kabushiki Kaisha | Apparatus for processing multiple images in alternating fashion |
| JPH06274612A (ja) * | 1993-03-17 | 1994-09-30 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
-
1995
- 1995-02-09 JP JP4492795A patent/JP3716441B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-05 US US08/596,737 patent/US5793384A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5793384A (en) | 1998-08-11 |
| JPH08223571A (ja) | 1996-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050822 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |