KR20060127170A - 비디오 스트림 처리 회로 및 방법 - Google Patents

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데르 볼프 피에테르 반
아브라함 케이 리에멘스
옴 피 강왈
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

후속하는 후처리를 디코딩하는 MPEG을 포함하는 처리와 같은 비디오 스트림 처리는 제 1 및 제 2 비디오 스트림 처리 기능을 실행하는 데 신호 처리 회로(102, 106)를 사용하는 것을 수반한다. 제 1 비디오 스트림 처리 기능은 프레임의 시간적으로 순서화된 출력 시퀀스로 연속 비디오 프레임의 프레임 데이터를 생성한다. 제 2 비디오 스트림 처리 기능은 출력 시퀀스와는 상이한 프레임의 순서화된 입력 시퀀스로 프레임 데이터를 사용하는데, 이는 예를 들어 B 프레임을 디코딩하는 데에는 더 늦은 P 프레임이 필요하기 때문이다. 프레임 데이터는 제 1 비디오 처리 기능의 프레임 데이터로의 적용과 제 2 비디오 처리 기능의 프레임 데이터로의 적용 사이에서 버퍼링된다. 제 1 및 제 2 버퍼 메모리(12, 106)가 사용된다. 제 1 버퍼 메모리(12)는 외부 IC 단자와 같은 공유가능 채널(15)을 경유하여 신호 처리 회로에 연결되지만, 처리 회로는 제 2 버퍼 메모리9106)를 액세스하는 데 공유가능 채널(15)을 사용하지 않는다. 제 2 비디오 처리 기능은 프레임 중의 제 1 및 제 2 프레임으로부터의 프레임 데이터를 제 1 및 제 2 버퍼 메모리(12, 106)로부터 제각각 선택적으로 판독한다. 프레임 중 제 2 프레임은 입력 및 출력 시퀀스 양측에서 동일한 시간적 순서로 발생한다. 프레임 중 제 1 프레임은 출력 시퀀스 내의 프레임 중 제 2 프레임에 대한 위치가 입력 시퀀스 내의 프레임 중 제 2 프레임에 대한 특정 프레임의 위치와는 상이한 특정 프레임을 적어도 모두 포함한다.

Description

비디오 스트림 처리 회로 및 방법{VIDEO PROCESSING CIRCUIT AND METHOD OF VIDEO PROCESSING}
본 발명은 비디오 처리 회로 및 비디오 처리 방법에 관한 것이다.
일반적으로, 비디오 처리를 수행하는 하드웨어는 처리되어야 하는 이미지 프레임으로부터의 프레임 데이터를 저장하는 버퍼 메모리를 필요로 한다. 통상적인 비디오 처리에 있어서, 그것은 일반적으로 연속 프레임이 택일적으로 기록 및 판독되는 단일 프레임 버퍼 또는 한 쌍의 프레임 버퍼를 구비하는 것이면 충분하다. 그 데이터를 사용하는 처리 기능, 가령 디스플레이 드라이버 기능 또는 신호 변환 기능은 버퍼 메모리 또는 메모리들로부터의 프레임을 주기적으로 판독한다.
미국특허번호 제5,909,224호에는 MPEG 디코딩용 장치가 개시되어 있다. 잘 알려져 있는 바와 같이, MPEG는 상이한 유형의 비디오 프레임, 즉 I 프레임, P 프레임 및 B 프레임을 사용한다. 디코딩은 I, P 또는 B 프레임과 같이 코드였던 디코딩된 연속 프레임의 스트림을 생성한다. 디코딩 동안, P 프레임은 스트림 내에서 P 프레임을 앞서는 I 프레임을 업데이트함으로써 생성된다. B 프레임은 스트림 내에서 B 프레임을 앞서는 I 프레임 또는 P 프레임에 대한 업데이트 및/또는 스트림 내에서 B 프레임을 뒤따르는 P 프레임에 대한 업데이트를 사용하여 생성된다. 따라서, P 프레임은 디코딩된 프레임의 생성된 스트림 내에서 P 프레임에 앞서 발생하는 B 프레임에 앞서 계산된다.
MPEG 디코딩의 경우에 있어서, 적어도 3개의 프레임(그 중의 일부)의 동시 저장을 위한 버퍼 메모리, 즉 업데이트에 의해 다른 (P 또는 B) 프레임이 도출될 수 있는 I 프레임 및 P 프레임을 위한 메모리와, 그와 같이 도출된 프레임의 적어도 일부분을 위한 메모리가 요구된다.
미국특허번호 제5,909,224호에는 프레임 버퍼의 구 컨텐츠가 더 이상 필요하지 않게 된다면 새로운 I, P 또는 B 프레임을 위해 사용가능한 프레임 버퍼를 제작하는 방법이 개시되어 있다. 미국특허번호 제5,909,224호에서 사용된 회로는 프레임을 디코딩하는 프로세서와 프레임 저장용 SDRAM 메모리를 연결하는 버스를 포함한다. 다른 회로도 버스에 연결된다. 전형적으로, 상이한 집적 회로, 즉 프로세서를 포함하는 하나의 집적 회로와, SDRAM 메모리를 포함하는 하나 이상의 집적 회로를 포함하는 인쇄 회로 기판이 사용될 것이다. 결과적으로, 프레임 버퍼를 액세스하는 데이터 이송은 다른 목적의 액세스를 갖는 버스 대역폭과 경쟁한다.
이 대역폭 문제는 디코딩된 프레임이 추가의 (고유한 비-MPEG 디코딩) 비디오 후처리에 사용될 때 더욱 악화된다. 이 경우, 부가적인 프로세서 또는 프로세스는 그들이 스트림 내에 속하는 순서로 프레임을 판독하도록 프레임 버퍼를 액세스해야 한다. 이것은 부가적인 메모리 액세스를 필요로 하는데, 이것 역시 가용 대역폭과 경쟁해야 한다.
특정 범위까지, 경쟁은 데이터 캐쉬 메모리의 사용에 의해 경감될 수 있는데, 이 데이터 캐쉬 메모리는 디코더가 외부 메모리에 기록하는 프레임 데이터의 사본을 보유한다. 이것은 캐쉬가 복사된 데이터를 포함하는 경우에 외부 메모리로부터의 판독을 피할 수 있게 한다. 그러나, 경쟁의 완전한 제거는, 4개의 프레임을 저장할 수 있을 정도로 최소한 충분히 크고 그 외의 프로세스가 캐쉬로부터 프레임을 제거할 수 없는 데이터 캐쉬를 필요로 할 것이다. 이 크기의 캐쉬는 특히 그것이 제공되어 신호 처리 동작을 수행하는 프로세서(들)와 함께 칩상 실리콘 영역(silicon area on-chip)을 점유하는 경우에 비싸다. 또한, 필요한 캐쉬 관리는 회로를 복잡하게 하며, 다른 프로세스도 마찬가지로 포함되는 경우에는 비결정적인 지연(undeterministic delay)을 유발할 것이다.
특히, 본 발명의 목적은 오프-칩 메모리와 같은 대역폭 제한 메모리가 사용되며 대역폭 제한 메모리로의 액세스 대역폭 사용이 감소하는 비디오 데이터 스트림을 처리하는 회로를 제공하는 것이다.
특히, 본 발명의 목적은 캐쉬 기술의 사용 시에 고유한 문제 중 적어도 일부분을 회피시키는 것이다.
MPEG 디코딩 기능과 같이, 비디오 프레임의 압축 스트림으로부터 프레임 데이터를 생성하는 제 1 비디오 처리 기능, 및 프레임 데이터를 입력으로서 사용하는 제 2 비디오 처리 기능이 실행된다. 제 2 기능은 제 1 비디오 처리 기능이 프레임을 생성하는 시간적인 순서와는 상이한 일시적인 순서(전형적으로는 디스플레이 순서)로 프레임을 사용한다. 제 1 및 제 2 버퍼 메모리는 제 1 비디오 처리 기능과 제 2 비디오 처리 기능 사이에서 프레임 데이터를 버퍼링하기 위해 제공된다. 전형적으로는 제 1 및 제 2 비디오 처리 기능을 실행하는 신호 처리 회로를 포함하는 집적 회로(IC)의 외부에 있는 메모리인 제 1 버퍼 메모리는 대역폭이 공유되는 채널을 경유하여 신호 처리 회로에 접속된다. 처리 회로로부터 전형적으로 신호 처리 회로를 포함하는 IC 내의 내부 메모리인 제 2 버퍼 메모리로의 접속은 이 채널을 통해 실행되지 않는다. 그러나, 제 1 메모리로의 모든 경로를 연장하는 접속을 이용하지 않고서도 제 2 버퍼 메모리로의 별도의 접속이 사용되거나, 또는 일부의 대역폭 공유가 발생할 수 있는 제 1 메모리의 경우와 동일한 접속 중 일부가 발생할 수 있다. 이 방법에 있어서, 마찬가지로 전력 소비가 감소할 수 있는데, 이는 외부 메모리를 액세스하면 전형적으로 더 많은 전력을 소비하기 때문이다.
본 발명은 MPEG 디코딩에 특히 유리하지만, 본 발명은 MPEG 디코딩으로 제한되는 것은 아니며 기타 유형의 처리 기능에도 마찬가지로 적용됨을 이해해야 한다.
제 2 비디오 처리 기능이 프레임 데이터를 판독하면, 제 2 비디오 처리 기능은 그 데이터가 제 1 버퍼 메모리로부터 판독되어야 하는지 또는 제 2 버퍼 메모리로부터 판독되어야 하는지를 나타낸다. 제 2 비디오 처리 기능은 선택된 프레임으로부터의 프레임 데이터를 제 2 버퍼 메모리(전형적으로는 IC 내부 메모리)로부터 판독한다. 따라서, 제 1 버퍼 메모리로의 채널 상에서의 대역폭 사용이 감소한다. 선택된 프레임은 제 1 비디오 처리 기능 및 제 2 비디오 처리 기능에 의해 각각 동일한 시간적 시퀀스로 기록 및 판독되는 프레임이다.
제 2 비디오 처리 기능은 제 1 버퍼 메모리(전형적으로는 IC 외부 메모리)로부터 다른 프레임을 판독한다. 어쨌든 이들 다른 프레임은 제 2 처리 기능이 제 2 버퍼 메모리(전형적으로는 IC 내부 메모리)로부터 판독한 선택된 프레임에 대해 상호간에 상이한 위치에서 기록 및 판독되는 모든 프레임을 포함한다. 제 1 및 제 2 비디오 처리 기능은 동일한 순서로 제 2 버퍼 메모리를 경유하여 교신되며 비디오 처리 기능에 의해 생성 및 소비되기 때문에 한 번에 적은 양을 갖는 데이터를 생성 및 소비한다. 이것은 데이터가 생성된 후에 선택된 프레임의 프레임 데이터를 단시간 간격 이내에 판독함으로써, 제 2 버퍼 메모리(또는 그 버퍼 메모리에서 사용된 메모리 공간의 양)가 매우 작은 상태로, 전형적으로는 완전한 프레임(가령, 20개 보다 적은 이미지 라인)에 필요한 것보다 더 적은 상태로 유지할 수 있게 한다. 제 2 비디오 처리 기능이 가령 슬라이딩 윈도우(sliding window)로부터의 픽셀 데이터를 필요로 할 때, 이 시간 간격은 윈도우 내에 포함된 라인의 수를 더 이상 반드시 수신할 필요가 없다. 그 시간 간격 이후, 가장 오래된 데이터가 제 2 버퍼 메모리 내에서 중복기록(overwrite)될 수 있다.
바람직하게는, 제 2 비디오 처리 기능이 제 2 메모리로부터 판독한 프레임 중 적어도 일부분의 경우에는 제 1 비디오 처리 기능이 프레임으로부터의 프레임 데이터를 제 1 버퍼 메모리에 기록하지 않을 때 제 1 버퍼 메모리로의 채널 상에서 절약된다.
일 실시예에서, 제 1 비디오 처리 기능은 MPEG 디코딩을 포함한다. 이 경우에 있어서, 제 2 비디오 처리 기능은 바람직하게는 제 2 버퍼 메모리로부터는 B 프레임 및/또는 I 프레임을 판독하고, 제 1 버퍼 메모리로부터는 P 프레임을 항상 포함하는 다른 프레임을 판독한다. 제 2 비디오 처리 기능이 제 2 버퍼 메모리로부터 I 프레임을 판독할 때, 제 1 비디오 처리 기능은 바람직하게는 제 1 및 제 2 버퍼 메모리 양측에 I 프레임의 사본을 기록하는데, 전자는 디코딩 동안 제 1 비디오 처리 기능에 의해 사용된다. 제 2 비디오 처리 기능이 제 2 버퍼 메모리로부터 B 프레임을 판독할 때, 제 1 비디오 처리 기능은 바람직하게는 제 1 및 제 2 버퍼 메모리 양측에 사본을 기록하지 않는데, 이는 제 1 비디오 처리 기능이 추가 디코딩 시에 이들 B 프레임을 사용하지 않기 때문이다(또한, 어떤 비디오 처리 기능도 제공되지 않는다면 제 1 (대형) 버퍼 메모리로부터 B 프레임으로의 액세스가 필요하기 때문이다).
그러나, 본 발명이 MPEG 디코딩으로 제한되지 않음을 이해해야 한다. MPEG 디코딩을 수행하는 것 이외의 다른 실시예에서, 제 1 비디오 스트림 처리 기능은 모든 프레임을 제 1 버퍼 메모리에 기록하며, 표준 시간으로 판독될 모든 프레임을 제 2 메모리에 기록한다. 이것은 후자의 프레임의 판독 동안에 리소스 사용 및/또는 전력 소비를 감소시킬 수 있게 한다. 제 1 추가 실시예에서, 어떤 다른 프레임도 제 2 버퍼 메모리에 기록되지 않기 때문에, 추가 전력 소비를 절약할 수 있다. 그러나, 또 다른 실시예에서, 모든 프레임은 제 2 버퍼 메모리에 기록되어, 기록을 간단히 하고 약간 더 큰 전력 소비만을 가져온다. 추가 실시예에서, 제 1 비디오 처리 기능은 프레임들 중 제 1 프레임을 제 1 버퍼 메모리로부터만 판독한다. 이것은 판독을 간단히 하고 여전히 대역폭을 절약하는데, 이는 제 2 처리 기능이 적어도 일부의 프레임을 제 2 버퍼 메모리로부터 판독하기 때문이다. 추가 실시예에서, 제 1 비디오 처리 기능은 제 1 버퍼 메모리로부터만 프레임을 판독하고, 제 2 비디오 처리 기능은 제 2 버퍼 메모리로부터만 프레임을 판독한다. 이것은 제 2 비디오 처리 기능으로 인한 대역폭 사용 및/또는 전력 소비를 더욱 감소시킨다.
본 발명의 이들 및 그 밖의 목적 및 유리한 양상은 다음 도면을 이용하여 예를 들어 설명될 것이다.
도 1은 비디오 디코딩 및 처리 회로를 나타낸 도면,
도 2 내지 도 5는 메모리로/로부터의 데이터 흐름을 나타낸 도면.
도 1은 어드레스/데이터 버스(14, 16)에 의해 연결된 처리 집적 회로(10) 및 메모리 집적 회로(12)를 구비한 비디오 디코딩 및 처리 회로를 도시하고 있다. 처리 집적 회로(10)는 디코더 프로세서(102), 후처리기(104) 및 내부 메모리(106)를 포함한다. 디코더 프로세서(102)는 처리 집적 회로(10)의 외부 입력(100)에 연결된 입력을 구비하여, 압축된 비디오 스트림을 수신한다. 디코더 프로세서(102) 및 후처리기(104)는 어드레스/데이터 버스(14, 16)의 외부 인터페이스(15)를 경유하여 메모리 집적 회로(12)에 연결된다. 또한, 디코더 프로세서(102) 및 후처리기(104)는 내부 메모리(106)를 경유하여 서로 연결된다.
일 실시예에서, 내부 메모리(106)는 디코더 프로세서(102) 및 후처리기(104)에 의해 명확히 어드레스될 필요가 없는 FIFO 버퍼 메모리이다. 다른 실시예에서, 내부 메모리는 비교적 작은 어드레스가능 메모리이다. 필터링을 위해, 예를 들면, 흔히 다수의 라인 상에서 이웃 픽셀의 슬라이딩 윈도우를 위해 픽셀 데이터로의 액세스를 필요로 하는 연속 계산을 실행할 필요가 있다. 이 경우, 프레임 내의 픽셀 윈도우와는 상이한 픽셀에 대한 내부 메모리의 데이터를 어드레스하는 것이 가능해야 한다.
전형적으로, 후처리기(104)는 데이터가 내부 메모리(106) 및 메모리 집적 회로(12)로부터 각각 판독되어 하는지의 여부를 상이한 인스트럭션을 사용하여 나타내도록 설계되거나, 또는 바람직하게는 후처리기(104)는 상이한 어드레스 범위 내의 어드레스를 갖는 판독 인스트럭션을 사용하여, 데이터가 내부 메모리(106) 및 메모리 집적 회로(12)로부터 판독되어야 하는지의 여부를 나타낸다.
동작 중, 디코더 프로세서(102)는 외부 입력(100)으로부터 MPEG 인코딩된 비디오 스트림을 수신하며, 디코딩된 프레임을 인코딩된 스트림으로부터 생성한다. 디코딩 동안, 디코더 프로세서(102)는 데이터 어드레스 버스(14, 16)를 경유하여 메모리 집적 회로(12)를 이용하여 디코딩된 I 및 P 프레임을 저장 및 검출한다. 후처리기(104)는, 예를 들어 공간 필터링 동작, 컬러 변경 등을 적용함으로써, 디코딩된 프레임을 처리한다. (본 발명으로부터 벗어나지 않고서, 디코더 프로세 서(102)는 또한 몇몇 후처리, 예를 들어 개별적인 픽셀 값의 변환을 위한 후처리도 수행할 수 있다.)
디코더 프로세서(102)가 프레임 데이터를 기록하는 메모리는 프레임으로부터 프레임으로 변한다. 디코더 프로세서(102)는 프레임의 일부를 내부 메모리(106)에 기록하고, 프레임의 일부 또는 전부를 메모리 집적 회로(12)에 기록하도록 구성된다. 다수의 프레임의 사본은 또한 내부 메모리(106)와 메모리 집적 회로(12) 양측에 기록될 수 있다. 유사하게, 후처리기(104)가 프레임 데이터를 판독하는 메모리는 프레임으로부터 프레임으로 변한다. 따라서, 디코딩된 프레임의 일부는 내부 메모리(106)를 경유하여 디코더 프로세서(102)로부터 후처리기(104)로 전달되며, 프레임의 일부는 메모리 집적 회로(12)를 경유하여 디코더 프로세서(102)로부터 후처리기(104)로 전달된다. 내부 메모리(106) 및 메모리 집적 회로(12)에서의 다수의 상이한 프레임 분포가 사용될 수도 있다.
도 2는 I 및 B 프레임 데이터가 내부 메모리(106)를 경유하여 디코더 프로세서(102)로부터 후처리기(104)로 전달되고, P 프레임 데이터가 메모리 집적 회로(12)를 경유하여 디코더 프로세서(102)로부터 후처리기(104)로 전달되는 제 1 실시예를 개략적으로 예시하고 있다. 디코더 프로세서(102)는 I 및 P 프레임으로부터의 데이터를 메모리 집적 회로(12)에 기록하고, 디코딩을 위해 메모리 집적 회로(12)로부터 I 및 P 프레임 데이터를 판독한다.
동작 중, 디코더 프로세서(102)는 I 프레임의 반복 사이클 내에 프레임을 생성하는데 이 그 프레임에 이어서, 그 뒤를 이어 P 프레임 이전에 오는 다수의 B 프 레임의 다수의 연속 서브사이클이 이어진다. 표 1은 상이한 유형의 프레임의 생성 시퀀스와, 디코더 프로세서(102)가 프레임을 기록하는 메모리를 예시하고 있다. 상이한 컬럼에서, 상이한 프레임 사이클(1-10으로 번호가 매겨짐)이 나열된다. 로우는 메모리 집적 회로(12) 및 내부 메모리(106)에 제공되며, 테이블 내의 엔트리는 사이클 내에 생성된 프레임의 유형, 및 디코더 프로세서(102)가 프레임 데이터를 기록하는 메모리(또는 메모리들)를 나타낸다.
Figure 112006063477467-PCT00001
디코더 프로세서(102)는 I 프레임을 메모리 집적 회로(12) 및 내부 메모리(106)(전자는 어드레스 버스(14, 16)를 경유함) 양측에 기록한다. 다음 디코더 프로세서(102)는 P 프레임을 생성하여 메모리 집적 회로(12)에만 기록한다. 이어서, 디코더 프로세서(102)는 다수의 B 프레임(간소화시키기 위해 단 하나만을 도시함)을 생성하여 내부 메모리(106)에만 기록한다. P 프레임 및 다수의 B 프레임의 기록은 여러 차례 반복된다. 그 후에, 디코더 프로세서(102)는 I 프레임을 생성하기 이전의 프레임 사이클을 기다린 후에 I 프레임으로부터의 사이클을 반복한다. P 프레임의 생성을 위해, 디코더 프로세서(102)는 선행 I 프레임으로부터의 데이터를 어드레스하여 메모리 집적 회로(12)로부터 판독한다. B 프레임의 생성을 위해, 디코더 프로세서(102)는 마지막으로 생성된 P 프레임 및/또는 메모리 집적 회로(12)로부터 마지막에서 두 번째로 생성된 P 프레임 또는 마지막으로 생성된 I 프레임을 판독한다.
후처리기(104)는 I 프레임의 순서 및 반복된 서브사이클로 이러한 프레임을 판독하며, 다수의 B 프레임 각각은 B 프레임이 생성되는 P 프레임에 이어진다. 이것 다음에는 I, P 및 B 프레임 등의 다음 사이클이 이어진다. 표 2는 상이한 유형의 프레임 판독 시퀀스 및 디코더 프로세서(102)가 프레임을 판독하는 메모리를 예시하고 있다. 상이한 컬럼에, 상이한 프레임 사이클(1-10으로 번호가 매겨짐)이 나열된다. 로우는 메모리 집적 회로(12) 및 내부 메모리(106)를 위해 제공되며, 테이블 내의 엔트리는 사이클 내에 생성된 프레임의 유형 및 후처리기(104)가 프레임 데이터를 판독하는 메모리(또는 메모리들)를 나타낸다.
Figure 112006063477467-PCT00002
후처리기(104)는 I 및 B 프레임이 생성된 순서로 이들 프레임을 내부 메모리(106)로부터 판독한다. 후처리기(104)는 메모리 집적 회로(12)로부터 어드레스/데이터 버스(14, 16)를 경유하여 P 프레임을 판독한다. 전체 I 또는 B 프레임으로부터의 데이터는 항상, 즉 초기 데이터가 후처리기(104)에 의해 이미 사용된 경우에 프레임으로부터의 초기 데이터를 중복기록할 수도 있는 프레임으로부터의 데이터를 기록하는 동안, 함께 내부 메모리(106)에 저장될 필요는 없다. 따라서, 내부 메모리(106)의 메모리 용량은 전체 디코딩된 프레임에 필요한 것보다 적을 수 있다. 제 2 프레임 사이클에서는(디코더 프로세서가 I 프레임 이후에 제 1 P 프레임을 생성할 때), 후처리기(104)가 중단된다.
디코더 프로세서(102) 및 후처리기(104)가 중단된 프레임 사이클은 내부 메모리(106)를 경유하여 전달된 프레임들에 대하여 내부 메모리(106)로의 기록과 내부 메모리(106)로부터의 판독 사이의 지연을 최소화시키도록 삽입되어, 전체 프레임(예를 들어, 프레임으로부터의 라인의 서브세트의 경우에만)보다는 더 적은 메모리 공간이면 충분하게 된다. 더 큰 내부 메모리가 사용된다면, 이러한 중단이 감소 또는 제거될 수도 있다. 내부 메모리(106) 내의 메모리 공간의 크기는 (예를 들어, 전체 시스템의 출력 상에 프레임을 생성하기 위한 모든 최종시간을 충족시키기 위해) 전체 시스템(가령, 디지털 TV)의 정확한 동작에 요구되는 범위 내에서 중단이 지속되도록 선택될 수 있다. 더 큰 메모리 공간은 더 적은 중단을 제공한다. 정규 프레임 레이트가 후처리기(104)(가령, 디스플레이를 위해) 후에 필요하다면, 버퍼 메모리(도시하지 않음)는 후처리기(104) 다음에 사용될 수 있다. 이 경우, 디코더 프로세서(102) 및 후처리기(104)는 (중단 상태가 아니라면) 정규 프레임 레이트 이상으로 동작하게 된다. 버퍼 메모리가 정규 프레임 레이트로 판독되어, 버퍼링된 데이터의 양은 후처리기가 중단되는 프레임 사이클까지 증가한다.
이러한 방식에 있어서, 후처리기(104)는 메모리 집적 회로(12)로부터 I 및 B 프레임을 판독하는 데 버스(14, 16)의 액세스 사이클을 사용하지 않음을 이해할 것이다. 이것은 어드레스 데이터 버스(14, 16)의 버스 점유를 감소시킨다. 내부 메모리(106)가 버스(14, 16)에 부착되어 있는 실시예에서는, 버스 점유를 감소시키는 것이 아니라, 일반적으로 전력 소비를 절약하고, 외부 메모리로의 다른 액세스와의 간섭을 회피시키며 및/또는 액세스 시간을 감소시키는 외부 메모리로의 액세스를 여전히 감소시킬 필요가 있다.
도 3은 제 2 실시예를 개략적으로 예시하고 있다. 이 실시예에서, 프레임의 기록 및 판독 순서는 도 2의 경우와 동일하지만, B 프레임을 내부 메모리(106)에 기록하는 대신, 디코더 프로세서(102)는 B 프레임을 메모리 내부 회로(12)에 기록한다. 디코더 프로세서(102)는 I 프레임 데이터를 내부 메모리(106)와 메모리 집적 회로(12) 양측 모두에 기록한다. 후처리기(104)는 I 프레임 데이터를 내부 메모리(106)로부터 판독하고, B 프레임 데이터를 메모리 집적 회로(12)로부터 판독한다.
이 방식에 있어서는, 후처리기(104)가 I 프레임 데이터를 메모리 집적 회로(12)로부터 판독하는 데 데이터/어드레스 버스(14, 16)의 어떤 액세스 사이클도 사용하지 않기 때문에, 메모리 집적 회로(12)로의 액세스는 감소한다. 도 3의 실시예와 비교하여, 도 2의 실시예는 어드레스/데이터 버스(14, 16) 상에서 더 적은 액세스 사이클을 요구하는데, 이는 B 프레임에 대한 버스(14, 16)로의 기록 및 판독 사이클도 제거되기 때문이다.
도 4는 제 3 실시예를 개략적으로 예시하고 있다. 이 실시예에서, 프레임의 기록 및 판독 순서는 도 2의 경우와 동일하지만, I 프레임의 사본을 내부 메모리(106)와 메모리 집적 회로(12) 양측 모두에 기록하는 대신에 디코더 프로세서(102)는 I 프레임만을 메모리 내부 회로(12)에 기록한다. 후처리기(104)는 I 및 P 프레임 데이터를 메모리 집적 회로(12)로부터 판독하고, B 프레임 데이터를 내부 메모리(12)로부터 판독한다.
이 방식에 있어서는, 후처리기(104)가 B 프레임 데이터를 메모리 집적 회로(12)로부터 판독하는 데 데이터/어드레스 버스(14, 16)의 어떤 액세스 사이클도 사용하지 않기 때문에, 버스 점유는 감소한다. 이것은 어드레스/데이터 버스(14, 16)의 버스 점유를 감소시킨다. 도 4의 실시예와 비교하여, 도 2의 실시예는 어드레스/데이터 버스(14, 16) 상에서 더 적은 액세스 사이클을 요구하는데, 이는 I 프레임에 대한 버스(14, 16)로의 기록 및 판독 사이클도 제거되기 때문이다. 그러나, 결과적으로, 도 2에는 보다 많은 총 기록 작용 수가 요구되는데, 이는 I 프레임의 사본이 내부 메모리(106)와 메모리 집적 회로(12) 양측 모두에 기록되어야 하기 때문이다. 이것은 전력 소비를 증가시킬 수 있다. 그러나, 내부 메모리로의 액세스는 일반적으로 외부 메모리로의 액세스보다 더 적은 전력 소비를 수반한다.
도 4의 실시예에서는, 디코더 프로세서(102) 및 후처리기(104)를 반드시 중단시킬 필요는 없다. 디코더 프로세서(102)가 I 프레임을 생성하여 기록하는 프레임 사이클 내에서, 후처리기(104)는 마지막 선행 P 프레임을 메모리 집적 회로(12)로부터 판독한다. 다음 프레임 사이클 내에서, 디코더 프로세서(102)는 제 1 P 프레임을 생성하여 기록하고, 후처리기(104)는 I 프레임을 판독한다. 다음 프레임 사이클에서, 디코더 프로세서(102)는 B 프레임을 생성하고 기록하고, 후처리기(104)는 이 B 프레임이 생성되고 있는 동안에 이 B 프레임을 내부 메모리(106)로부터 판독한다. 따라서, 모든 B 프레임은 디코더 프로세서(102)의 동작 중에 내부 메모리(106)로부터 판독될 수 있으며, 이로 인해 디코더 프로세서(102) 및 후처리기(104)를 중단시키지 않고서도 메모리가 거의 필요하지 않게 된다. 다음의 후처리기(104)를 버퍼링하는 프레임 레이트 정규화는 필요하지 않다.
본 발명은 MPEG 디코딩에 일반적인 프레임 기록 및 판독의 시퀀스에 관해서 기술되고 있지만, 본 발명이 다른 디코딩 방식 또는 인코딩에 적용될 수 있음을 이해할 수 있을 것이다. 본 발명은 특정 메모리(내부 메모리(106) 또는 메모리 집적 회로(12))에 특정 유형의 모든 프레임을 기록하는 것으로 제한되는 것은 아니다. 몇몇 프레임이 메모리 집적 회로(12)에 기록되지 않거나 그것으로부터 판독되지 않는 경우에는 적은 대역폭이 이미 소비된다는 것을 이해할 수 있을 것이다.
일례는 디코딩 방식이 사용되는 경우로서, 이 경우에서는 I 프레임 직전의 마지막 B 프레임이 마지막 B 프레임 이전에 후처리기(104)에 의해 처리된 P 프레임을 이용하여 생성된다. 이 예에서, 도 4의 실시예는 메모리 집적 회로(12)에 마지막 B 프레임을 저장하도록 수정될 수 있으며, 다른 B 프레임은 여전히 내부 메모리(106)에만 저장된다. 이것은 내부 메모리가 작을 때의 프레임 사이클에 대해서 디코더 프로세서(102) 및 후처리기(104)를 중단시킬 필요성을 회피시킨다.
인코더 집적 회로에서, 전처리기는 인코더 프로세서 다음에 이어질 수 있다. 이 경우에 있어서, 내부 메모리는 선택된 프레임을 버퍼링하도록 전처리기와 인코더 프로세서 사이에서 사용되어, 메모리 대역폭을 절약한다. 예를 들어, B 프레임으로서 인코딩될 프레임은 내부 메모리를 경유하여 인코더 프로세서로 전달될 수 있으며, 다른 프레임은 외부 메모리 집적 회로를 경유하여 인코더 프로세서로 전달된다. 대안으로, P 및 B 프레임으로서 인코딩될 양측의 프레임은 내부 메모리를 경유하여 인코더 프로세서로 전달될 수 있고, P 프레임으로서 인코딩될 프레임은 메모리 내부 회로 내에 기록되며, 후자는 B 프레임 인코딩에 사용된다.
본 발명은 일례로 제한되지 않음을 이해해야 한다. 예를 들어, 전력 소비를 감소시키기 위해서는, 전처리기(104)가 메모리 집적 회로(12)로부터 판독할 프레임에 프레임 데이터가 소속되지 않는 경우에는 그 프레임 데이터가 내부 메모리(106) 내에 기록되지 않는 것이 바람직하지만, 본 발명으로부터 벗어나지 않는다면 판독되지 않고서 내부 메모리(106)에 기록될 수 있다.
마찬가지로, 데이터가 내부 메모리(106)를 경유하여 전달되어 메모리 집적 회로(12)에 대한 대역폭 점유를 감소시키는 경우, 내부 메모리(106)는 대역폭이 부족한 기간 동안에는 사용될 필요가 없음이 이해될 것이다. 바람직하게는, 내부 메모리는 적어도 대역폭이 부족한 때마다 실시예들 중 하나에 따라 사용된다.
또한, 별도의 디코더 프로세서(102) 및 후처리기가 예를 들어 도시되고 있지만, 단일 프로세서를 사용하는 대신에 두 가지 대응하는 소프트웨어 프로세스를 실행시킴이 이해될 것이다. 이 경우에 있어서, 내부 메모리(106)는 프로세스간 통신에 알맞으며, 예를 들어 프로세서 레지스터들의 그룹으로서, 또는 저장 인스트럭션과 로드 인스트럭션 사이에서 FIFO처럼 기능하는 레지스터로서 구현될 수 있다. 대조적으로, 디코더 프로세서(102)와 후처리기(104)는 그들 각자의 기능만을 실행할 수 있는 별도의 전용 하드웨어 회로일 수도 있다.
또한, 내부 메모리(106)가 어드레스/데이터 버스(14, 16)와 분리되어 있는 것으로 도시되어 있고, 어드레스/데이터 버스(14, 16)가 디코더 프로세서(102), 후처리기(104) 및 메모리 집적 회로(102)를 접속시키는 것으로 도시되어 있지만, 상이한 아키텍처가 사용될 수도 있음이 이해될 것이다. 예를 들어, 내부 메모리(106), 디코더 프로세서(102) 후처리기(104)는 처리 집적 회로(10)의 내부 어드레스/데이터 버스를 경유하여 연결될 수 있고, 메모리 집적 회로(12)는 외부 버스를 경유하여 디코더 프로세서(102) 및 후처리기(104)에 연결된다. 이 경우에 있어서, 외부 버스는 버스 인터페이스를 경유하여 내부 버스에 연결될 수 있다. 따라서, 본 발명은 대역폭이 내부 버스보다 더 많이 억제되는 외부 버스 상의 대역폭을 감소시킨다.
또한, 본 발명은 데이터를 기록한 후에 그 데이터를 판독하는 디코더 프로세서(102)가 사용된 도 1의 예에 특히 유용하지만, 본 발명은 이러한 종류의 프로세서로 제한되지 않음을 이해해야 한다.
도 5는 도 2의 실시예의 버전을 예시하고 있는 것으로, 이 버전에서는 디코더 프로세서(102)에서와 같은 판독 동작이 제 3 프로세서(50)에 의해서 다른 목적을 위해 대신 수행된다. 이 실시예에서는, 프레임을 판독하지 않는 (또는 디코딩이 아닌 다른 기능을 수행하는) 프로세서(102)가 사용될 수 있다. 도 2의 후처리기(104)와 같은 후처리기(104)는 완전한 프레임의 버퍼링을 요구하지 않는다. 디코더 프로세서(102)와 같은 제 3 프로세서(50)는 몇몇 완전한 프레임만의 버퍼링을 요구한다. 이 경우에 있어서, 동일한 기록 및 판독 방식은 도 2에 대해 설명한 바와 같이 사용되거나 또는 다른 설명 방식 중 임의의 하나가 사용될 수 있다.

Claims (12)

  1. 제 1 비디오 스트림 처리 기능을 실행하도록 구성된 신호 처리 회로(102, 104)와,
    상기 신호 처리 회로(102, 104)에 연결되어, 상기 제 1 비디오 스트림 처리 기능에 의해 생성된 프레임 데이터를 버퍼링하는 제 1 및 제 2 버퍼 메모리(12, 106) - 상기 제 1 버퍼 메모리(12)는 공유가능 채널(15)을 경유하여 상기 신호 처리 회로(102, 104)에 연결되고, 상기 신호 처리 회로(102, 104)는 상기 공유가능 채널(15) 외부에서 상기 제 2 버퍼 메모리(106)로의 액세스를 가짐 - 를 포함하되,
    상기 제 1 비디오 스트림 처리 기능은 프레임의 시간적으로 순서화된 출력 시퀀스 내의 연속 비디오 프레임 중의 프레임 데이터를 상기 제 1 및/또는 제 2 버퍼 메모리 내에 기록하는 것을 포함하고,
    상기 신호 처리 회로(102, 104)는 상기 기록된 프레임 데이터를 이용하여 상기 출력 시퀀스와는 상이한 프레임의 시간적으로 순서화된 입력 시퀀스로 제 2 비디오 스트림 처리 기능을 실행하도록 구성되고, 상기 제 2 비디오 스트림 처리 기능은 상기 프레임 중 사전결정된 제 1 및 제 2 프레임의 상기 프레임 데이터를 제각각 상기 제 1 및 제 2 버퍼 메모리(12, 106)로부터 선택적으로 판독하도록 구성되며, 상기 프레임 중 상기 제 2 프레임은 상기 입력 및 출력 시퀀스 양측에 동일한 시간적 순서로 발생하고, 상기 프레임 중 상기 제 1 프레임은 상기 출력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 위치가 상기 입력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 특정 프레임의 위치와는 상이한 특정 프레임을 적어도 모두 포함하는
    비디오 스트림 처리 회로.
  2. 제 1 항에 있어서,
    상기 신호 처리 회로(102, 104) 및 상기 제 2 버퍼 메모리(106)를 포함하는 제 1 집적 회로(10)와,
    상기 제 1 버퍼 메모리(12), 및 상기 제 1 집적 회로와 상기 제 2 집적 회로 사이의 커넥션의 일부를 형성하는 상기 공유가능 채널(15)을 포함하는 별도의 제 2 집적 회로를 포함하는
    비디오 스트림 처리 회로.
  3. 제 1 항에 있어서,
    상기 제 2 비디오 스트림 처리 기능은, 상기 제 1 비디오 스트림 처리 기능이 프레임 데이터의 상기 특정 항목 뒤에 오는 전체 프레임을 기록할 때마다, 상기 제 2 버퍼 메모리(106)로부터 프레임 데이터의 각 특정 항목을 마지막으로 판독하도록 구성되는
    비디오 스트림 처리 회로.
  4. 제 1 항에 있어서,
    상기 제 1 비디오 스트림 처리 기능은 MPEG 디코딩 기능을 포함하고, 상기 프레임 중 상기 제 1 프레임은 적어도 디코딩된 MPEG P 프레임을 포함하며, 상기 MPEG 디코딩 기능은 디코딩된 MPEG I 프레임으로부터는 프레임 데이터를 판독하고 상기 제 1 버퍼 메모리로부터는 디코딩된 MPEG P 프레임을 판독하는
    비디오 스트림 처리 회로.
  5. 제 4 항에 있어서,
    상기 프레임 중 상기 제 2 프레임은 B 프레임을 포함하는
    비디오 스트림 처리 회로.
  6. 제 5 항에 있어서,
    상기 제 1 비디오 스트림 처리 기능은 B 프레임을 상기 제 2 버퍼 메모리(106)에만 기록하는
    비디오 스트림 처리 회로.
  7. 제 4 항에 있어서,
    상기 프레임 중 상기 제 2 프레임은 I 프레임을 포함하고, 상기 제 1 비디오 스트림 처리 기능은 상기 I 프레임의 사본을 상기 제 1 및 제 2 버퍼 메모리(12, 106) 양측에 기록하는
    비디오 스트림 처리 회로.
  8. 제 7 항에 있어서,
    상기 프레임 중 상기 제 2 프레임은 B 프레임을 포함하는
    비디오 스트림 처리 회로.
  9. 제 1 항에 있어서,
    상기 제 1 비디오 스트림 처리 기능은 MPEG 디코딩 기능을 포함하고, 상기 제 2 비디오 스트림 처리 기능은 적어도 디코딩된 MPEG P 프레임을 상기 제 1 버퍼 메모리(12)로부터 판독하는
    비디오 스트림 처리 회로.
  10. 제 1 항에 있어서,
    상기 제 1 비디오 스트림 처리 기능, 또는 상기 처리 회로(102, 104)에 의해 실행되는 제 3 비디오 스트림 처리 기능은 상기 제 1 버퍼 메모리(12)로부터 상기 프레임 중 선택된 프레임만을 판독하고,
    상기 제 1 비디오 처리 기능은 상기 프레임 중 제 2 프레임인 상기 비디오 프레임의 상기 선택된 프레임의 사본을 상기 제 1 및 제 2 버퍼 메모리(12, 106) 양측에 기록하도록 구성되며,
    상기 제 1 비디오 처리 기능은 상기 비디오 프레임 중 선택된 프레임이 아닌 상기 프레임 중의 제 2 프레임을 상기 제 2 버퍼 메모리(106)에만 기록하는
    비디오 스트림 처리 회로.
  11. 제 1 비디오 스트림 처리 기능을 실행하도록 구성된 신호 처리 회로(102, 104)와,
    상기 신호 처리 회로(102, 104)에 연결되어, 상기 제 1 비디오 스트림 처리 기능에 의해 생성된 프레임 데이터를 버퍼링하는 제 1 및 제 2 버퍼 메모리(12, 106) - 상기 제 1 버퍼 메모리(12)는 공유가능 채널(15)을 경유하여 상기 신호 처리 회로(102, 104)에 연결되고, 상기 신호 처리 회로(102, 104)는 상기 공유가능 채널(15) 외부에서 상기 제 2 버퍼 메모리(106)로의 액세스를 가짐 - 를 포함하되,
    상기 제 1 비디오 스트림 처리 기능은 프레임의 시간적으로 순서화된 출력 시퀀스 내의 연속 비디오 프레임 중의 프레임 데이터를 상기 제 1 및/또는 제 2 버퍼 메모리 내에 기록하는 것을 포함하고,
    상기 신호 처리 회로(102, 104)는 상기 기록된 프레임 데이터를 이용하여 상기 출력 시퀀스와는 상이한 프레임의 시간적으로 순서화된 입력 시퀀스로 제 2 비디오 스트림 처리 기능을 실행하도록 구성되고, 상기 제 1 비디오 스트림 처리 기능은 상기 프레임 중 사전결정된 제 1 및 제 2 프레임의 상기 프레임 데이터를 제각각 상기 제 1 및 제 2 버퍼 메모리(12, 106)에 선택적으로 기록하도록 구성되며, 상기 프레임 중 상기 제 2 프레임은 상기 입력 및 출력 시퀀스 양측에 동일한 시간적 순서로 발생하고, 상기 프레임 중 상기 제 1 프레임은 상기 출력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 위치가 상기 입력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 특정 프레임의 위치와는 상이한 특정 프레임을 적어도 모두 포함하는
    비디오 스트림 처리 회로.
  12. 신호 처리 회로(12, 106)를 사용하여, 제 1 및 제 2 비디오 스트림 처리 기능을 실행하되, 상기 제 1 비디오 스트림 처리 기능은 프레임의 시간적으로 순서화된 출력 시퀀스로 연속 비디오 프레임의 프레임 데이터를 생성하고, 상기 제 2 비디오 스트림 처리 기능은 상기 출력 시퀀스와는 상이한 프레임의 순서화된 입력 시 퀀스로 상기 프레임 데이터를 사용하는 단계와,
    제 1 및/또는 제 2 버퍼 메모리(12, 106) 내에서 상기 제 1 비디오 처리 기능의 상기 프레임 데이터로의 적용과 상기 제 2 비디오 처리 기능의 상기 프레임 데이터로의 적용 사이에서 상기 프레임 데이터를 버퍼링하되, 상기 제 1 버퍼 메모리(12)는 공유가능 채널(15)을 경유하여 상기 신호 처리 회로에 연결되고, 상기 처리 회로는 상기 제 2 버퍼 메모리(106)를 액세스하는 데 상기 공유가능 채널(15)을 사용하지 않는 단계와,
    상기 제 2 비디오 스트림 처리 기능에 의한 사용을 위해, 상기 프레임 중 사전결정된 제 1 및 제 2 프레임으로부터의 프레임 데이터를 제각각 상기 제 1 및 제 2 버퍼 메모리(12, 106)로부터 선택적으로 판독하되, 상기 프레임 중 상기 제 2 프레임은 상기 입력 및 출력 시퀀스 양측에 동일한 시간적 순서로 발생하고, 상기 프레임 중 상기 제 1 프레임은 상기 출력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 위치가 상기 입력 시퀀스 내의 상기 프레임 중 상기 제 2 프레임에 대한 특정 프레임의 위치와는 상이한 특정 프레임을 적어도 모두 포함하는 단계를 포함하는
    비디오 스트림 처리 방법.
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