CN1926885A - 视频处理电路和视频处理方法 - Google Patents

Abstract

视频流处理，诸如包括MPEG解码的处理，随后的后处理包括利用信号处理电路(102，106)执行第一和第二视频流处理功能。第一视频流处理功能以帧的输出序列时间顺序产生连续的图像帧的帧数据。第二视频流处理功能以不同于输出序列的帧的顺序的输入序列使用帧数据，例如因为解码B帧需要随后的P帧。在第一和第二视频处理功能对帧数据应用之间，缓冲帧数据。第一和第二缓冲存储器(12，106)被使用。第一缓冲存储器(12)经由可共用信道(15)，诸如外部IC终端，连接到信号处理电路，但是处理电路不使用可共用信道(15)对第二缓冲存储器(106)访问。第二视频处理功能从第一和第二缓冲存储器(12，106)分别选择性地读取第一批和第二批帧的帧数据。第二批帧在输入和输出序列中以相同的时间顺序出现，第一批帧至少包括所有特定帧，该些特定帧在输出序列中相对于第二批帧的位置，与在输入序列中相对于第二批帧的位置不同。

Description

视频处理电路和视频处理方法

本发明涉及视频处理电路和视频处理方法。

执行视频处理的硬件设备通常需要缓冲存储器，用于储存来自需要处理的图像帧的帧数据。对于传统的视频处理，通常具有单个帧缓冲器或一对帧缓冲器，使得连续的帧交替地写入帧缓冲器或从帧缓冲器读取就足够了。使用数据的处理功能，诸如显示驱动器功能或信号转换功能，循环地读取来自一个或多个缓冲存储器的帧。

专利号5,909,224的美国专利描述了一种用于MPEG解码的装置。众所周知，MPEG运用不同类型的视频帧，即I帧，P帧和B帧。解码产生已被编码为I，P，或B帧的连续帧流。在解码期间，P帧通过对位于在帧流中P帧之前的I帧更新而产生。B帧利用更新I帧或在帧流中在B帧之前的P帧和/或在帧流中跟随B帧的P帧产生。因此，P帧在B帧之前计算，其中B帧在所得解码帧流中出现在P帧之前。

在MPEG解码的情况下，需要用于同时储存(部分)至少三个帧的缓冲存储器：用于I帧和P帧的存储器，其中可以通过更新得到其它的(P或B)帧；以及用于至少部分这种所得到的帧的存储器。

专利号5,909,224的美国专利描述了一旦不再需要帧缓冲器的旧的内容，如何使帧缓冲器对新的I，P或B帧可用。专利号5,909,224的美国专利使用的电路包括连接对帧解码的处理器和用于储存帧的SDRAM存储器的总线。其它的电路也连接到该总线。典型地，可使用包含不同集成电路的印刷电路板：一个包含处理器的电路，以及一个或多个包含SDRAM存储器的电路。结果，用于访问帧缓冲器的数据传输与用于其他目的的访问竞争总线带宽。

当解码的帧用于更进一步视频后处理(固有非MPEG解码)时，带宽问题加剧。在这种情况下，附加的处理器或处理需要访问帧缓冲器以按其属于帧流的顺序来读取帧。这需要附加的存储器访问，其也必需争夺可用带宽。

在某种程度上，通过利用保留解码器写到外部存储器的帧数据的复本的数据超高速缓冲存储器可以减轻竞争。这使得如果超高速缓冲存储器包含复制的数据，可以避免从外部存储器读取。然而，完全消除竞争需要数据超高速缓冲存储器大到至少足够存入四帧，并且其它的处理不能使得从超高速缓冲存储器除去这些帧。这种大小的超高速缓冲存储器比较昂贵，尤其是如果它必需被配置为与执行信号处理操作的处理器一起占据芯片上的硅的面积。而且，所需的高速缓冲存储器管理将使电路复杂，并且如果同时包含其它处理，会引入不确定(undeterministic)的延迟。

其中，本发明的目的是提供用于处理视频数据流的电路，其中使用带宽受限存储器，诸如芯片外存储器(off-chip memory)，并且其中对带宽受限存储器的访问带宽的使用减少。

其中，本发明的目的是至少避免一些使用高速缓存技术固有的问题。

执行第一视频处理功能，诸如MPEG解码功能，其从压缩的视频帧流产生帧数据，以及第二视频处理功能，其将帧数据用作输入。第二功能以时间顺序使用帧，典型地以显示顺序，其不同于第一视频处理功能产生帧的时间顺序。第一和第二缓冲存储器被设置为用于在第一和第二视频处理功能之间缓冲帧数据。第一缓冲存储器，其典型地为包含执行第一和第二视频处理功能的信号处理电路的集成电路(IC)外部的存储器，经由共用带宽的信道连接到信号处理电路。从处理电路到第二缓冲存储器的连接不会穿过(run through)该信道，其中该第二缓冲存储器典型地是包含信号处理电路的IC的内部存储器。到第二缓冲存储器的连接可以使用单独连接，或使用与用于第一存储器的其上存在共用带宽的连接相同的连接的一部分，然而不使用一直延伸到第一存储器的连接。这样功耗也可以减少，因为访问外部存储器一般消耗更多功率。

应该理解的是，虽然本发明特别有利于MPEG解码，但是本发明不局限于MPEG解码，也适用于其它类型的处理功能。

当第二视频处理功能读取帧数据，第二视频处理功能指示是否数据必须从第一缓冲存储器或从第二缓冲存储器读取。第二视频处理功能从第二缓冲存储器(典型地为IC内部存储器)读取来自所选帧的帧数据。因此，用于到第一缓冲存储器的信道的带宽减小。所选帧分别通过第一视频处理功能和第二视频处理功能以相同的时间次序写入和读取。

第二视频处理功能从第一缓冲存储器(典型地为IC外部存储器)读取其它的帧。这些其它的帧至少包括所有在与相对于第二处理功能从第二缓冲存储器(典型地为IC内部存储器)读取的所选帧相互不同的位置写入和读取的所有帧。第一和第二视频处理功能产生并消耗经由第二缓冲存储器按相同的顺序传输的数据，因为数据通过视频处理功能产生和消耗，所以每次处理少量数据。这使得通过在帧数据产生后，在短时间间隔内读取所选帧的帧数据，可以使第二缓冲存储器(或用于缓冲存储器的存储空间的量)保持较小，典型地小于存储一帧完整图像，例如小于20图像线的所需容量。例如当第二视频处理功能需要来自滑动窗的像素数据，时间间隔不需要长于接收包括在窗内的线的数量的所需时间。在该时间间隔后，最早的数据可以被在第二缓冲存储器内重写。

优选地，在至少一些第二视频处理功能从第二存储器读取的帧的情况下，当第一视频处理功能不将来自帧的帧数据写到第一缓冲存储器时，在到第一缓冲存储器的信道上进一步节约带宽。

在一个实施例中，第一视频处理功能包括MPEG解码。在这种情况下，第二视频处理功能优选地从第二缓冲存储器读取B帧和/或I帧，以及从第一缓冲存储器读取始终包括P帧的其他帧。当第二视频处理功能从第二缓冲存储器读取I帧，第一视频处理功能优选地将I帧的复本写到第一和第二缓冲存储器，前者在解码期间被第一视频处理功能使用。当第二视频处理功能从第二缓冲存储器读取B帧，第一视频处理功能优选地不将复本写到第一和第二缓冲存储器，因为第一视频处理功能在更进一步的解码中不使用这些B帧(并且不提供需要从第一(大的)缓冲存储器访问B帧的其他视频处理功能)。

然而，应该理解的是本发明不局限于MPEG解码。在除包括MPEG解码之外的其它实施例中，第一视频流处理功能将全部帧写入到第一缓冲存储器，并且全部帧将以标准时间读取到第二缓冲存储器。这使得可以在读取后面的帧的期间减少资源使用和/或功耗。在更进一步的第一实施例中，没有其他帧被写入到第二缓冲存储器，以进一步节约功耗。但是，在另一个实施例中，全部帧被写到第二缓冲存储器，其简化写入并仅仅稍许产生更多功耗。在更进一步的实施例中，第一视频处理功能仅仅从第一缓冲存储器读取帧中的一些第一批帧。这简化读取并且仍然节省带宽，因为第二处理功能至少从第二缓冲存储器读取一些帧。在更进一步的实施例中，第一视频处理功能仅仅从第一缓冲存储器读取帧，并且第二视频处理功能仅仅从第二缓冲存储器读取帧。由于第二视频处理功能，这更进一步减少带宽使用和/或功耗。

本发明的这些和其它目的以及有利方面，将利用附图，通过示例来进行说明。

图1示出视频解码和处理电路。

图2-5示出往返于存储器的数据流。

图1示出一种视频解码和处理电路，其具有通过地址/数据总线14，16连接的处理集成电路10和存储器集成电路12。处理集成电路10包括解码器处理器102，后处理器104，和内部存储器106。解码器处理器102具有连接到处理集成电路10的外部输入端100的输入端，用于接收压缩视频流。解码器处理器102和后处理器104经由地址/数据总线14，16的外部接口15连接到存储器集成电路12。而且，解码器处理器102和后处理器104经由内部存储器106彼此连接。

在一个实施例中，内部存储器106是FIFO缓冲存储器，其无须明确地通过解码器处理器102和后处理器104寻址。在另一个实施例中，内部存储器是一种相对小的可寻址存储器。例如，为达到滤波目的，经常需要执行连续计算，每次计算需要对多条线上的相邻像素的滑动窗访问像素数据。在这种情况下，必须从一帧中的像素的窗口，对不同像素在内部存储器中对数据寻址。

典型地，后处理器104被设计为使用不同的指令以指示是否数据应该分别从内部存储器106和存储器集成电路12读取，或优选地后处理器104在不同的地址范围内使用具有地址的读取指令，以指示是否数据应该从内部存储器106和存储器集成电路12读取。

在操作中，解码器处理器102从外部输入端100接收MPEG编码视频流，并从编码流中产生解码的帧。在解码期间，解码器处理器102利用存储器集成电路12经由数据地址总线14，16储存并取回解码的I和P帧。后处理器104处理解码的帧，例如，通过应用空间滤波操作，颜色修正等等(不背离本发明，解码器处理器102还可以执行一些后处理，例如用于个别像素值转换的后处理)。

解码器处理器102对其写入帧数据的存储器对于帧而改变。解码器处理器102被配置为将部分帧写入到内部存储器106，并将部分或全部帧写入到存储器集成电路12。多个帧的复本还可以写入内部存储器106和存储器集成电路12两者中。类似地，后处理器104从其读取帧数据的存储器对于帧而改变。因此，部分解码的帧经由内部存储器106从解码器处理器102传送到后处理器104，并且部分帧经由存储器集成电路12传送。在内部存储器106和存储器集成电路12上可以使用多种不同的帧分布。

图2示意地示出第一实施例，其中I和B帧数据经由内部存储器106从解码器处理器102传送到后处理器104，且P帧数据经由存储器集成电路12传送。解码器处理器102将来自I和P帧的数据写入到存储器集成电路12并从存储器集成电路12读取I和P帧数据用于解码。

在操作中，解码器处理器102重复循环地产生I帧的帧，其后跟随多个后面跟有P帧的B帧的多个连续子循环。表I示出产生不同类型的帧的次序，以及解码器处理器102将帧写入的存储器。在不同的列中，列出不同的帧周期(编号1-10)。将行提供给存储器集成电路12和内部存储器106，并且在表中的条目表示在循环中产生的帧类型，和解码器处理器102写入帧数据的存储器(或多个存储器)。

表I 帧写入

	1	2	3	4	5	6	7	8	9	10
											12	I	P		P		P			I	P
106	I		B		B		B		I

解码器处理器102将I帧写入到存储器集成电路12和内部存储器106(前者经由地址数据总线14，16)。下面，解码器处理器102产生P帧并仅将P帧写入到存储器集成电路12。随后解码器处理器102产生多个B帧(为了简化起见仅示出一个)并仅将其写入到内部存储器106。P帧和多个B帧的写入被重复多次。然后在产生I帧之前等待一个帧循环之后，解码器处理器102从I帧重复该循环。为了产生P帧，解码器处理器102从存储器集成电路12从在先I帧寻址并读取数据。为了产生B帧，解码器处理器102从存储器集成电路12，读取来自最后的产生的P帧和/或倒数第二产生的P帧或最后产生的I帧的数据。

后处理器104以I帧和重复的子循环的顺序读取这些帧，多个B帧中的每个后面跟有从其产生B帧的P帧。这后面跟随着I、P和B帧等的下一循环。表II示出读取不同类型的帧的次序，以及解码器处理器102从其读取帧的存储器。在不同的列中，列出不同的帧周期(编号1-10)。将行提供给存储器集成电路12和内部存储器106，并且在本表中的条目表示在循环中产生的帧类型，和后处理器104从其读取帧数据的存储器(或多个存储器)。

表II 帧读取

	1	2	3	4	5	6	7	8	9	10
											12				P		P		P
106	I		B		B		B		I

后处理器104从内部存储器106，以这些帧的产生顺序读取I和B帧。后处理器104经由地址/数据总线14，16从存储器集成电路12读取P帧。在任何时候不需要将来自整个I或B帧的数据一起储存在内部存储器106中：在写入来自一帧的数据期间，如果较早的数据已经被后处理器104使用，可以重写来自该帧的较早的数据。因此，内部存储器106的存储容量可以小于用于整个解码的帧所需要的容量。在第二帧循环中(当在I帧之后解码器处理器产生第一P帧)后处理器104中止。

其中解码器处理器102和后处理器104中止的帧循环被插入以保证对于那些经由内部存储器106传送的帧，写入内部存储器106和从内部存储器106读取之间的延迟最小，从而小于用于整帧的存储空间(例如，仅用于一帧的线的子集)即可满足要求。如果使用较大的内部存储器，可以减少或消除这些中止。内部存储器106中存储空间的大小可以选择，从而中止保持在整个系统(例如数字电视)的正确操作所需限度(bound)内(例如满足所有用于在整个系统的输出上产生帧的限期(deadline))。较大的存储空间给出较少的中止。如果在后处理器104之后需要规则的帧频(例如用于显示)，在后处理器104之后，可以使用缓冲存储器(未示出)。在这种情况下使得解码器处理器102和后处理器104以超出规则帧频操作(如果未被中止)。缓冲存储器以规则帧频读取，从而缓冲数据量增加，直到其中后处理器中止的帧循环。

可以理解，这样后处理器104不使用总线14，16循环访问，从存储器集成电路12读取I和B帧。这减少地址数据总线14，16的总线占用。在一个实施例中，内部存储器106连接到总线14，16，不需要减少总线占用，但是仍然减少对外部存储器的访问，这典型地节省功耗，防止干扰其它对外部存储器的访问，和/或减少访问时间。

图3示意性地示出第二实施例。在这个实施例中，写入和读取帧的顺序和图2的相同，但是代替将B帧写入到内部存储器106，解码器处理器102将B帧写入到存储器集成电路12。解码器处理器102将I帧数据写入到内部存储器106和存储器集成电路12。后处理器104从内部存储器106读取I帧数据，从存储器集成电路12读取P和B帧数据。

这样，后处理器104不使用数据/地址总线14，16循环访问，从存储器集成电路12读取I帧数据，因此减少对存储器集成电路12的访问。要注意的是，与图3的实施例比较，图2的实施例需要较少的在地址/数据总线14，16上的循环访问，因为对B帧的到总线14，16的写入和读取循环也被消除。

图4示意地示出第三实施例。在这个实施例中，写入和读取帧的顺序和图2的相同，但是代替将I帧的复本写入到内部存储器106和存储器集成电路12，解码器处理器102仅将I帧写入到存储器集成电路12。后处理器104从存储器集成电路12读取I和P帧数据，从内部存储器106读取B帧数据。

这样，后处理器104不使用数据/地址总线14，16循环访问，从存储器集成电路12读取B帧数据，因此减少总线占用。这减少了地址数据总线14，16的总线占用。要注意的是，与图4的实施例比较，图2的实施例需要较少的在地址/数据总线14，16上的循环访问，因为对I帧的到总线14，16的读取循环也被消除。然而，结果在图2中需要更大总量的写入行为，因为I帧的复本需要写入到内部存储器106和存储器集成电路12。这导致功耗增加。然而，访问内部存储器的功耗通常少于访问外部存储器的功耗。

在图4的实施例中，不需要使解码器处理器102和后处理器104中止。在其中解码器处理器102产生并写入I帧的帧循环中，后处理器104从存储器集成电路12读取最后的在先P帧。在紧接着的帧循环中，解码器处理器102产生并写入第一P帧，后处理器104读取I帧。在下面的帧循环中，解码器处理器102产生并写入B帧，并且当该B帧被产生时，后处理器104从内部存储器106读取该B帧。因此，在解码器处理器102操作期间，可以从内部存储器106读取全部B帧，从而需要较少存储器而不会中止解码器处理器102和后处理器104。在后处理器104后，不需要帧频规则的缓冲。

虽然本发明被描述为典型的用于MPEG解码的帧序列写入和读取，但是可以理解本发明可以应用于其它的解码方案或编码方案。本发明也不局限于将一种特定类型的全部帧写入到特定的存储器(内部存储器106或存储器集成电路12)。可以理解如果一些帧不写入到存储器集成电路12或不从中读取，会消耗较少的带宽。

一个示例是当解码方案被使用时，其中紧邻在I帧之前的最后的B帧利用由后处理器104处理的、在最后的B帧之前的P帧产生。在这个示例中，图4的实施例可以被修正，以将最后的B帧存储到存储器集成电路12中，其他的B帧仍然仅仅存储在内部存储器106中。这避免了当内部存储器较小时，需要对帧周期中止解码器处理器102和后处理器104。

在编码器集成电路中，可在预处理器后跟随编码器处理器。在这种情况下，内部存储器可以在预处理器和编码器处理器之间使用，以缓冲所选的帧，从而节约存储器带宽。例如，那些被编码为B帧的帧可以经由内部存储器传送到编码器处理器，其它的帧经由外部存储器集成电路传送。或者，被编码为P和B帧的两种帧可以经由内部存储器传送到编码器处理器，被编码为P帧的帧也可以写入到存储器集成电路，后者用于B帧编码。

应该了解到本发明不局限于示例。例如，虽然是优选的，为了减少功耗，如果帧数据属于后处理器104将从存储器集成电路12读取的帧，则该帧数据不写入内部存储器106，然而不背离本发明，也可以写入内部存储器106，却不被读取。

类似地，当为了减少带宽占用，数据经由内部存储器106传送到存储器集成电路12时，可以理解，在带宽不缺乏的期间，不需要使用内部存储器106。优选地当带宽缺乏时，至少在一些时候根据实施例之一使用内部存储器。

而且，虽然示例出分离的解码器处理器102和后处理器，但是可以理解可使用单个处理器，其运行两种相应软件处理。在这种情况下内部存储器106用于处理间的通信并且例如其可被实现为一组处理器寄存器，或为一种寄存器，其在存储和装载指令之间起到FIFO的作用。相反地，解码器处理器102和后处理器104也可以是分离的专用硬件电路，仅仅能够执行各自的功能。

而且，虽然内部存储器106被示出为与地址/数据总线14，16分离，并且地址/数据总线14，16被示为连接解码器处理器102，后处理器104和存储器集成电路12，但是可以理解，可以使用不同结构。例如，内部存储器106，解码器处理器102和后处理器104可以经由处理集成电路10的内部地址/数据总线连接，存储器集成电路12经由外部总线被连接到解码器处理器102和后处理器104。在这种情况下，外部总线可以经由总线接口连接到内部总线。因此，本发明减少外部总线上的带宽，在外部总线上带宽比在内部总线上更受约束。

而且，虽然本发明尤其适用于图1的示例，其中解码器处理器102被用于写入数据并随后读取那些数据，但是可以理解，本发明不局限于这种处理器。

图5示出图2的实施例的一种形式，其中像解码器处理器102的读取操作，被替代为由用于其他目的第三处理器50执行。在这个实施例中，处理器102可以被使用为不读取帧(或执行除解码外的其他的功能)。后处理器104，像图2的后处理器104，不需要完整的帧的缓冲。第三处理器50，像解码器处理器102，仅仅需要一些完整的帧的缓冲。在这种情况下，可以与对图2或任何其他的方案说明的那样，使用相同的写入和读取方案。

Claims (12)

1.一种视频流处理电路，包括：

信号处理电路(102，104)，被布置为执行第一视频流处理功能；

第一和第二缓冲存储器(12，106)，其被连接到所述信号处理电路(102，104)，用于缓冲所述第一视频流处理功能产生的帧数据，所述第一缓冲存储器(12)经由可共用信道(15)连接到所述信号处理电路，所述信号处理电路(102，104)对所述可共用信道(15)外的所述第二缓冲存储器(106)进行访问；

其中所述第一视频流处理功能包括，将以帧的时间顺序输出序列的连续视频帧的帧数据写入到所述第一和/或第二缓冲存储器；

所述信号处理电路(102，104)被布置为利用以不同于所述输出序列的帧的时间顺序输入序列的写入帧数据执行第二视频流处理功能，所述第二视频流处理功能被布置为选择从所述第一和第二缓冲存储器(12，106)中分别有选择性地读取预定的第一批和第二批帧的所述帧数据，所述第二批帧在输入和输出序列中以相同的时间顺序出现，所述第一批帧至少包括所有特定帧，所述特定帧在所述输出序列中相对于所述第二批帧的位置，与所述特定帧在所述输入序列中相对于所述第二批帧的位置不同。

2.根据权利要求1的视频流处理电路，包括第一集成电路(10)，其包括所述信号处理电路(102，104)和所述第二缓冲存储器(106)，以及第二分离的集成电路，其包括所述第一缓冲存储器(12)，所述可共用信道(15)形成在所述第一和第二集成电路之间的部分连接。

3.根据权利要求1的视频流处理电路，其中所述第二视频流处理功能被布置为在各次从所述第二缓冲存储器(106)最后读取帧数据的每个特定项，每次读取都在所述第一视频流处理功能写入跟随在帧数据的特定项后面的全帧之前。

4.根据权利要求1的视频流处理电路，其中所述第一视频流处理功能包括MPEG解码功能，所述第一批帧至少包括解码的MPEG P帧，所述MPEG解码功能从解码的MPEG I帧读取帧数据并且从所述第一缓冲存储器读取解码的MPEG P帧。

5.根据权利要求4的视频流处理电路，其中所述第二批帧包括B帧。

6.根据权利要求5的视频流处理电路，其中所述第一视频流处理功能仅将B帧写入所述第二缓冲存储器(106)。

7.根据权利要求4的视频流处理电路，其中所述第二批帧包括I帧，所述第一视频流处理功能将所述I帧的复本写入到所述第一和第二缓冲存储器(12，106)。

8.根据权利要求7的视频流处理电路，其中所述第二批帧包括B帧。

9.根据权利要求1的视频流处理电路，其中所述第一视频流处理功能包括MPEG解码功能，所述第二视频流处理功能从所述第一缓冲存储器(12)至少读取解码的MPEG P帧。

10.根据权利要求1的视频流处理电路，其中所述第一视频流处理功能，或第三视频流处理功能由所述处理电路(102，104)执行，仅从所述第一缓冲存储器(12)读取被选择的一批帧，所述第一视频处理功能被布置为将所选择的一批视频帧的复本写入到所述第一和第二缓冲存储器(12，16)，其中所选择的一批视频帧的复本也是第二批帧，所述第一视频处理功能将不是所述视频帧中所选择的一批帧的第二批帧仅写入到所述第二缓冲存储器(106)。

11.一种视频流处理电路，包括：

信号处理电路(102，104)，其被布置为执行第一视频流处理功能；

第一和第二缓冲存储器(12，106)，其被连接到所述信号处理电路(102，104)，用于缓冲所述第一视频流处理功能产生的帧数据，所述第一缓冲存储器(12)经由可共用信道(15)连接到所述信号处理电路，所述信号处理电路(102，104)对所述可共用信道(15)外的所述第二缓冲存储器(106)进行访问；

其中所述第一视频流处理功能包括，将以帧的时间顺序输出序列的连续视频帧的帧数据写入到所述第一和/或第二缓冲存储器；

所述信号处理电路(102，104P)被布置为利用以不同于所述输出序列的帧的时间顺序输入序列的写入帧数据执行第二视频流处理功能，所述第一视频流处理功能被布置为选择将预定的第一批和第二批帧的帧数据分别有选择性地写入所述第一和第二缓冲存储器(12，106)，所述第二批帧在所述输入和输出序列中以相同的时间顺序出现，所述第一批帧至少包括所有特定帧，所述特定帧在所述输出序列中相对于所述第二批帧的位置，与所述特定帧在所述输入序列中相对于所述第二批帧的位置不同。

12.一种视频流处理方法，所述方法包括：

利用信号处理电路(102，104)执行第一和第二视频流处理功能，所述第一视频流处理功能产生以帧的时间顺序输出序列的连续视频帧的帧数据，所述第二视频流处理功能使用不同于所述输出序列的帧的顺序输入序列的帧数据；

在所述第一和第二视频处理功能对第一和/或第二缓冲存储器(12，106)中帧数据的应用之间，缓冲所述帧数据，所述第一缓冲存储器(12)经由可共用信道(15)连接到所述信号处理电路，所述信号处理电路不使用所述可共用信道(15)对所述第二缓冲存储器(106)进行访问；

从所述第一和第二缓冲存储器(12，106)中分别有选择性地读取来自预定的第一批和第二批帧的帧数据，用于所述第二视频处理功能，所述第二批帧在所述输入和输出序列中以相同的时间顺序出现，所述第一批帧至少包括所有特定帧，所述特定帧在所述输出序列中相对于所述第二批帧的位置，与所述特定帧在所述输入序列中相对于所述第二批帧的位置不同。

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