JP2001188636A - データ保存装置 - Google Patents
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- JP2001188636A JP2001188636A JP2000000047A JP2000000047A JP2001188636A JP 2001188636 A JP2001188636 A JP 2001188636A JP 2000000047 A JP2000000047 A JP 2000000047A JP 2000000047 A JP2000000047 A JP 2000000047A JP 2001188636 A JP2001188636 A JP 2001188636A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 データ転送速度の高速化と低消費電力化を図
ることが可能なデータ保存装置を提供する。 【解決手段】 携帯情報端末のデータ保存装置１におい
て、データ転送時はレギュレータ２を活性化させ、比較
的高い内部電源電位ＶＩＮＨを発振回路６およびコント
ローラ１０に与えて高速モードで動作させる。また、デ
ータ転送期間以外の期間はレギュレータ３を活性化さ
せ、比較的低い内部電源電位ＶＩＮＬを発振回路６およ
びコントローラ１０に与えて低消費電力モードで動作さ
せる。
ることが可能なデータ保存装置を提供する。 【解決手段】 携帯情報端末のデータ保存装置１におい
て、データ転送時はレギュレータ２を活性化させ、比較
的高い内部電源電位ＶＩＮＨを発振回路６およびコント
ローラ１０に与えて高速モードで動作させる。また、デ
ータ転送期間以外の期間はレギュレータ３を活性化さ
せ、比較的低い内部電源電位ＶＩＮＬを発振回路６およ
びコントローラ１０に与えて低消費電力モードで動作さ
せる。
Description
【０００１】
【発明の属する技術分野】この発明はデータ保存装置に
関し、特に、ホスト装置からの電源電圧によって駆動さ
れ、ホスト装置からのデータを保存するデータ保存装置
に関する。
関し、特に、ホスト装置からの電源電圧によって駆動さ
れ、ホスト装置からのデータを保存するデータ保存装置
に関する。
【０００２】
【従来の技術】図５は、従来の携帯情報端末のデータ保
存装置５１の構成を示す回路ブロック図である。図５に
おいて、このデータ保存装置５１は、ホスト装置６５に
接続され、レギュレータ５２、コンデンサ５３、メモリ
５４、発振回路５５およびコントローラ６０を備える。
存装置５１の構成を示す回路ブロック図である。図５に
おいて、このデータ保存装置５１は、ホスト装置６５に
接続され、レギュレータ５２、コンデンサ５３、メモリ
５４、発振回路５５およびコントローラ６０を備える。
【０００３】レギュレータ５２は、ホスト装置６５から
与えられた電源電圧ＶＣＣを降圧して内部電源電位ＶＩ
Ｎを生成する。内部電源電位ＶＩＮは、内部電源ノード
Ｎ５３を介してコントローラ６０に与えられる。コンデ
ンサ５３は、内部電源ノードＮ５３と接地電位ＧＮＤの
ノードとの間に接続され、内部電源電位ＶＩＮの安定化
を図る。メモリ５４は、ホスト装置６５からコントロー
ラ６０を介して与えられたデータを記憶する。
与えられた電源電圧ＶＣＣを降圧して内部電源電位ＶＩ
Ｎを生成する。内部電源電位ＶＩＮは、内部電源ノード
Ｎ５３を介してコントローラ６０に与えられる。コンデ
ンサ５３は、内部電源ノードＮ５３と接地電位ＧＮＤの
ノードとの間に接続され、内部電源電位ＶＩＮの安定化
を図る。メモリ５４は、ホスト装置６５からコントロー
ラ６０を介して与えられたデータを記憶する。
【０００４】発振器５５は、互いに並列に接続されたイ
ンバータ５６と、発振子５７および抵抗素子５８を含
み、一定周波数のクロック信号ＣＬＫを生成する。イン
バータ５６は、コントローラ６０とともに１チップ化さ
れている。
ンバータ５６と、発振子５７および抵抗素子５８を含
み、一定周波数のクロック信号ＣＬＫを生成する。イン
バータ５６は、コントローラ６０とともに１チップ化さ
れている。
【０００５】コントローラ６０は、ＣＰＵ＋シーケンサ
６１、バッファ６２、ホストインターフェイス制御部６
３およびメモリインターフェイス制御部６４を含み、発
振器５５からのクロック信号ＣＬＫに同期して、ホスト
装置６５とメモリ５４の間でデータの授受を行なう。
６１、バッファ６２、ホストインターフェイス制御部６
３およびメモリインターフェイス制御部６４を含み、発
振器５５からのクロック信号ＣＬＫに同期して、ホスト
装置６５とメモリ５４の間でデータの授受を行なう。
【０００６】
【発明が解決しようとする課題】このようなデータ保存
装置５１においては、バスサイクルの高速化に伴うデー
タ処理速度（特にデータ転送速度）の高速化が要求され
るとともに、電池駆動に伴う低消費電力化が要求されて
いる。これらの要求に対し、従来のデータ保存装置５１
においても、コントローラ６０の１チップ化および低電
源電圧化によりデータ転送速度の高速化および低消費電
力化が図られていた。しかし、さらに、データ転送速度
の高速化および低消費電力化が要求されている。
装置５１においては、バスサイクルの高速化に伴うデー
タ処理速度（特にデータ転送速度）の高速化が要求され
るとともに、電池駆動に伴う低消費電力化が要求されて
いる。これらの要求に対し、従来のデータ保存装置５１
においても、コントローラ６０の１チップ化および低電
源電圧化によりデータ転送速度の高速化および低消費電
力化が図られていた。しかし、さらに、データ転送速度
の高速化および低消費電力化が要求されている。
【０００７】それゆえに、この発明の主たる目的は、デ
ータ転送速度の高速化と低消費電力化を図ることが可能
なデータ保存装置を提供することにある。
ータ転送速度の高速化と低消費電力化を図ることが可能
なデータ保存装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に係る発明は、
ホスト装置からの電源電圧によって駆動され、ホスト装
置からのデータを保存するデータ保存装置であって、活
性化信号が与えられている期間に活性化され、電源電圧
よりも低い第１の内部電源電圧を生成して内部電源ノー
ドに与える第１の電圧発生回路と、第１の電圧発生回路
が活性化されていない期間に活性化され、第１の内部電
源電圧よりも低い第２の内部電源電圧を生成して内部電
源ノードに与える第２の電圧発生回路と、データを記憶
するためのメモリ部と、内部電源ノードを介して与えら
れる第１または第２の内部電源電圧によって駆動され、
ホスト装置からのコマンド信号に従ってメモリ部を制御
するメモリ制御部と、ホスト装置からのコマンド信号に
従って、ホスト装置のデータがメモリ制御部を介してメ
モリ部に転送されるデータ転送期間に活性化信号を第１
の電圧発生回路に与える電源制御部とを備えたものであ
る。
ホスト装置からの電源電圧によって駆動され、ホスト装
置からのデータを保存するデータ保存装置であって、活
性化信号が与えられている期間に活性化され、電源電圧
よりも低い第１の内部電源電圧を生成して内部電源ノー
ドに与える第１の電圧発生回路と、第１の電圧発生回路
が活性化されていない期間に活性化され、第１の内部電
源電圧よりも低い第２の内部電源電圧を生成して内部電
源ノードに与える第２の電圧発生回路と、データを記憶
するためのメモリ部と、内部電源ノードを介して与えら
れる第１または第２の内部電源電圧によって駆動され、
ホスト装置からのコマンド信号に従ってメモリ部を制御
するメモリ制御部と、ホスト装置からのコマンド信号に
従って、ホスト装置のデータがメモリ制御部を介してメ
モリ部に転送されるデータ転送期間に活性化信号を第１
の電圧発生回路に与える電源制御部とを備えたものであ
る。
【０００９】請求項２に係る発明では、請求項１に係る
発明の電源制御部は、ホスト装置から電源電圧が与えら
れてからメモリ部およびメモリ制御部の初期化が終了す
るまでの期間も活性化信号を第１の電圧発生回路に与え
る。
発明の電源制御部は、ホスト装置から電源電圧が与えら
れてからメモリ部およびメモリ制御部の初期化が終了す
るまでの期間も活性化信号を第１の電圧発生回路に与え
る。
【００１０】請求項３に係る発明では、請求項１または
２に係る発明に、第１の電圧発生回路が活性化されてい
る期間は予め定められた周波数の第１のクロック信号を
生成し、第２の電圧発生回路が活性化されている期間は
第１のクロック信号よりも低い周波数の第２のクロック
信号を生成するクロック発生回路がさらに設けられ、メ
モリ制御部は、クロック発生回路で生成された第１およ
び第２のクロック信号に同期して動作する。
２に係る発明に、第１の電圧発生回路が活性化されてい
る期間は予め定められた周波数の第１のクロック信号を
生成し、第２の電圧発生回路が活性化されている期間は
第１のクロック信号よりも低い周波数の第２のクロック
信号を生成するクロック発生回路がさらに設けられ、メ
モリ制御部は、クロック発生回路で生成された第１およ
び第２のクロック信号に同期して動作する。
【００１１】請求項４に係る発明では、請求項３に係る
発明に、第１および第２のクロック信号が必要とされな
いスタンバイ期間はクロック発生回路を非活性化させる
発振制御部がさらに設けられる。
発明に、第１および第２のクロック信号が必要とされな
いスタンバイ期間はクロック発生回路を非活性化させる
発振制御部がさらに設けられる。
【００１２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による携帯情報端末のデータ保存装置
１の構成を示す回路ブロック図である。図１において、
このデータ保存装置１は、ホスト装置１６に接続され、
レギュレータ２，３、コンデンサ４、メモリ５、発振回
路６およびコントローラ１０を備える。
明の実施の形態１による携帯情報端末のデータ保存装置
１の構成を示す回路ブロック図である。図１において、
このデータ保存装置１は、ホスト装置１６に接続され、
レギュレータ２，３、コンデンサ４、メモリ５、発振回
路６およびコントローラ１０を備える。
【００１３】レギュレータ２は、その制御端子２ａが活
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、ホスト装置１６から与えられた電源電圧ＶＣＣを
降圧して比較的高い内部電源電位ＶＩＮＨを生成する。
レギュレータ３は、その制御端子３ａが活性化レベルの
「Ｈ」レベルにされたことに応じて活性化され、ホスト
装置１６から与えられた電源電圧ＶＣＣを降圧して比較
的低い内部電源電位ＶＩＮＬを生成する。レギュレータ
２，３で生成された内部電源電位ＶＩＮＨ，ＶＩＮＬ
は、内部電源ノードＮ４を介して発振回路６およびコン
トローラ１０に与えられる。
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、ホスト装置１６から与えられた電源電圧ＶＣＣを
降圧して比較的高い内部電源電位ＶＩＮＨを生成する。
レギュレータ３は、その制御端子３ａが活性化レベルの
「Ｈ」レベルにされたことに応じて活性化され、ホスト
装置１６から与えられた電源電圧ＶＣＣを降圧して比較
的低い内部電源電位ＶＩＮＬを生成する。レギュレータ
２，３で生成された内部電源電位ＶＩＮＨ，ＶＩＮＬ
は、内部電源ノードＮ４を介して発振回路６およびコン
トローラ１０に与えられる。
【００１４】コンデンサ４は、内部電源ノードＮ４と接
地電位ＧＮＤのノードとの間に接続され、内部電源ノー
ドＮ４の電位の安定化を図る。メモリ５は、ホスト装置
１６からコントローラ１０を介して与えられたデータを
記憶する。
地電位ＧＮＤのノードとの間に接続され、内部電源ノー
ドＮ４の電位の安定化を図る。メモリ５は、ホスト装置
１６からコントローラ１０を介して与えられたデータを
記憶する。
【００１５】発振器６は、互いに並列に接続されたイン
バータ７、発振子８および抵抗素子９を含み、内部電源
電位ＶＩＮＨが与えられたことに応じて比較的高い周波
数のクロック信号ＣＬＫＨを生成し、内部電源電位ＶＩ
ＮＬが与えられたことに応じて比較的低い周波数のクロ
ック信号ＣＬＫＬを生成する。インバータ７は、コント
ローラ１０とともに１チップ化されている。発振子８お
よび抵抗素子９は、外付けされている。
バータ７、発振子８および抵抗素子９を含み、内部電源
電位ＶＩＮＨが与えられたことに応じて比較的高い周波
数のクロック信号ＣＬＫＨを生成し、内部電源電位ＶＩ
ＮＬが与えられたことに応じて比較的低い周波数のクロ
ック信号ＣＬＫＬを生成する。インバータ７は、コント
ローラ１０とともに１チップ化されている。発振子８お
よび抵抗素子９は、外付けされている。
【００１６】コントローラ１０は、ＣＰＵ＋シーケンサ
１１、バッファ１２、ホストインターフェイス制御部１
３、メモリインターフェイス制御部１４および電源制御
部１５を含み、発振器６からのクロック信号ＣＬＫＨ，
ＣＬＫＬに同期して動作する。ＣＰＵ＋シーケンサ１１
は、コントローラ１０全体を制御する。ホストインター
フェイス制御部１３は、ホスト装置１６とＣＰＵ＋シー
ケンサ１１およびバッファ１２との間で制御信号および
データの授受を行なう。バッファ１２は、一時的にデー
タを記憶する。メモリインターフェイス制御部１４は、
メモリ５とＣＰＵ＋シーケンサ１１およびバッファ１２
との間で制御信号およびデータの授受を行なう。電源制
御部１５は、レギュレータ２，３の制御端子２ａ，３ａ
の各々を「Ｈ」レベルまたは「Ｌ」レベルにしてレギュ
レータ２，３を制御する。
１１、バッファ１２、ホストインターフェイス制御部１
３、メモリインターフェイス制御部１４および電源制御
部１５を含み、発振器６からのクロック信号ＣＬＫＨ，
ＣＬＫＬに同期して動作する。ＣＰＵ＋シーケンサ１１
は、コントローラ１０全体を制御する。ホストインター
フェイス制御部１３は、ホスト装置１６とＣＰＵ＋シー
ケンサ１１およびバッファ１２との間で制御信号および
データの授受を行なう。バッファ１２は、一時的にデー
タを記憶する。メモリインターフェイス制御部１４は、
メモリ５とＣＰＵ＋シーケンサ１１およびバッファ１２
との間で制御信号およびデータの授受を行なう。電源制
御部１５は、レギュレータ２，３の制御端子２ａ，３ａ
の各々を「Ｈ」レベルまたは「Ｌ」レベルにしてレギュ
レータ２，３を制御する。
【００１７】次に、このデータ保存装置１の動作につい
て説明する。パワーオン時、スタンバイ時および非デー
タ転送コマンド処理時は、電源制御部１５によってレギ
ュレータ２，３の制御端子２ａ，３ａがそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルにされ、レギュレータ２が非
活性化されるとともにレギュレータ３が活性化される。
これにより、内部電源ノードＮ４が比較的低い内部電源
電位ＶＩＮＬにされ、比較的低い周波数のクロック信号
ＣＬＫＬが生成されてコントローラ１０は低消費電力モ
ードで動作する。なお、パワーオン時、スタンバイ時お
よび非データ転送コマンド処理時の間の移行時において
は、内部電源電位はＶＩＮＬのまま変化しない。
て説明する。パワーオン時、スタンバイ時および非デー
タ転送コマンド処理時は、電源制御部１５によってレギ
ュレータ２，３の制御端子２ａ，３ａがそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルにされ、レギュレータ２が非
活性化されるとともにレギュレータ３が活性化される。
これにより、内部電源ノードＮ４が比較的低い内部電源
電位ＶＩＮＬにされ、比較的低い周波数のクロック信号
ＣＬＫＬが生成されてコントローラ１０は低消費電力モ
ードで動作する。なお、パワーオン時、スタンバイ時お
よび非データ転送コマンド処理時の間の移行時において
は、内部電源電位はＶＩＮＬのまま変化しない。
【００１８】また、データ転送コマンド処理時は、コマ
ンド処理開始前に電源制御部１５によってレギュレータ
２，３の制御端子２ａ，３ａがそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルにされ、レギュレータ２が活性化され
るとともにレギュレータ３が非活性化される。これによ
り、内部電源ノードＮ４が比較的高い内部電源電位ＶＩ
ＮＨにされ、比較的高い周波数のクロック信号ＣＬＫＨ
が生成され、コントローラ１０は高速モードで動作し、
データが高速で転送される。データ転送コマンドの処理
後は、上記低消費電力モードとなる。
ンド処理開始前に電源制御部１５によってレギュレータ
２，３の制御端子２ａ，３ａがそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルにされ、レギュレータ２が活性化され
るとともにレギュレータ３が非活性化される。これによ
り、内部電源ノードＮ４が比較的高い内部電源電位ＶＩ
ＮＨにされ、比較的高い周波数のクロック信号ＣＬＫＨ
が生成され、コントローラ１０は高速モードで動作し、
データが高速で転送される。データ転送コマンドの処理
後は、上記低消費電力モードとなる。
【００１９】この実施の形態１では、データ転送コマン
ド処理時は比較的高い内部電源電位ＶＩＮＨを発振回路
６およびコントローラ１０に与えて高速モードで動作さ
せ、それ以外の期間は比較的低い内部電源ノードＶＩＮ
Ｌを発振回路６およびコントローラ１０に与えて低消費
電力モードで動作させる。したがってデータ転送速度の
高速化と低消費電力化を図ることができる。
ド処理時は比較的高い内部電源電位ＶＩＮＨを発振回路
６およびコントローラ１０に与えて高速モードで動作さ
せ、それ以外の期間は比較的低い内部電源ノードＶＩＮ
Ｌを発振回路６およびコントローラ１０に与えて低消費
電力モードで動作させる。したがってデータ転送速度の
高速化と低消費電力化を図ることができる。
【００２０】［実施の形態２］図２は、この発明の実施
の形態２による携帯情報端末のデータ保存装置２０の構
成を示す回路ブロック図である。図２において、このデ
ータ保存装置２０が図１のデータ保存装置１と異なる点
は、遅延回路付リセットＩＣ２１、ＡＮＤゲート２２、
ＯＲゲート２３、インバータ２４および抵抗素子２５，
２６が追加されている点である。
の形態２による携帯情報端末のデータ保存装置２０の構
成を示す回路ブロック図である。図２において、このデ
ータ保存装置２０が図１のデータ保存装置１と異なる点
は、遅延回路付リセットＩＣ２１、ＡＮＤゲート２２、
ＯＲゲート２３、インバータ２４および抵抗素子２５，
２６が追加されている点である。
【００２１】遅延回路付リセットＩＣ２１は、ホスト装
置１６から電源電圧ＶＣＣが与えられてから所定時間Ｔ
１だけ信号φ２１を「Ｌ」レベルにし、その後は信号φ
２１を「Ｈ」レベルにする。この時間Ｔ１は、パワーオ
ンからデータ保持装置２０のイニシャライズが終了する
までの時間Ｔ２にほぼ等しくかつ長い時間に設定されて
いる。リセットＩＣ２１の出力信号φ２１は、ＡＮＤゲ
ート２２の一方入力ノードに入力されるとともに、イン
バータ２４を介してＯＲゲート２３の一方入力ノードに
入力される。
置１６から電源電圧ＶＣＣが与えられてから所定時間Ｔ
１だけ信号φ２１を「Ｌ」レベルにし、その後は信号φ
２１を「Ｈ」レベルにする。この時間Ｔ１は、パワーオ
ンからデータ保持装置２０のイニシャライズが終了する
までの時間Ｔ２にほぼ等しくかつ長い時間に設定されて
いる。リセットＩＣ２１の出力信号φ２１は、ＡＮＤゲ
ート２２の一方入力ノードに入力されるとともに、イン
バータ２４を介してＯＲゲート２３の一方入力ノードに
入力される。
【００２２】電源制御部１５の出力ノード１５ａ，１５
ｂは、それぞれＡＮＤゲート２２およびＯＲゲート２３
の他方入力ノードに接続される。抵抗素子２５は電源電
位ＶＣＣのノードとノード１５ａとの間に接続され、抵
抗素子２６はノード１５ｂと接地電圧ＧＮＤのノードと
の間に接続される。ＡＮＤゲート２２およびＯＲゲート
２３の出力信号は、それぞれレギュレータ３，２の制御
端子３ａ，２ａに入力される。
ｂは、それぞれＡＮＤゲート２２およびＯＲゲート２３
の他方入力ノードに接続される。抵抗素子２５は電源電
位ＶＣＣのノードとノード１５ａとの間に接続され、抵
抗素子２６はノード１５ｂと接地電圧ＧＮＤのノードと
の間に接続される。ＡＮＤゲート２２およびＯＲゲート
２３の出力信号は、それぞれレギュレータ３，２の制御
端子３ａ，２ａに入力される。
【００２３】次に、このデータ保存装置２０の動作につ
いて説明する。パワーオン時は、リセットＩＣ２１の出
力信号φ２１がパワーオンから上記所定時間Ｔ１だけ
「Ｌ」レベルになってレギュレータ２，３の制御端子２
ａ，３ａがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
され、レギュレータ２が活性化されるとともにレギュレ
ータ３が非活性化される。これにより、内部電源ノード
Ｎ４が比較的高い内部電源電位ＶＩＮＨにされ、比較的
高い周波数のクロック信号ＣＬＫＨが生成されてコント
ローラ１０は高速モードで動作し、データ保存装置２０
のイニシャライズが高速で行なわれる。パワーオンから
所定時間Ｔ１経過後は信号φ２１が「Ｈ」レベルにな
り、電源制御部１５の出力ノード１５ａ，１５ｂのレベ
ルがそのままレギュレータ３，２の制御端子３ａ，２ａ
に伝達される。
いて説明する。パワーオン時は、リセットＩＣ２１の出
力信号φ２１がパワーオンから上記所定時間Ｔ１だけ
「Ｌ」レベルになってレギュレータ２，３の制御端子２
ａ，３ａがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
され、レギュレータ２が活性化されるとともにレギュレ
ータ３が非活性化される。これにより、内部電源ノード
Ｎ４が比較的高い内部電源電位ＶＩＮＨにされ、比較的
高い周波数のクロック信号ＣＬＫＨが生成されてコント
ローラ１０は高速モードで動作し、データ保存装置２０
のイニシャライズが高速で行なわれる。パワーオンから
所定時間Ｔ１経過後は信号φ２１が「Ｈ」レベルにな
り、電源制御部１５の出力ノード１５ａ，１５ｂのレベ
ルがそのままレギュレータ３，２の制御端子３ａ，２ａ
に伝達される。
【００２４】また、スタンバイ時および非データ転送コ
マンド処理時は、電源制御部１５のノード１５ａ，１５
ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、
レギュレータ２が非活性化されるとともにレギュレータ
３が活性化され、コントローラ１０は低消費電力モード
で動作する。なお、スタンバイ時と非データ転送コマン
ド処理時との間の移行時においては内部電源電位はＶＩ
ＮＬのまま変化しない。
マンド処理時は、電源制御部１５のノード１５ａ，１５
ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、
レギュレータ２が非活性化されるとともにレギュレータ
３が活性化され、コントローラ１０は低消費電力モード
で動作する。なお、スタンバイ時と非データ転送コマン
ド処理時との間の移行時においては内部電源電位はＶＩ
ＮＬのまま変化しない。
【００２５】また、データ転送コマンド処理時は、コマ
ンド処理開始前に電源制御部１５のノード１５ａ，１５
ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、
レギュレータ３が非活性化されるとともにレギュレータ
２が活性化され、コントローラ１０が高速モードで動作
する。
ンド処理開始前に電源制御部１５のノード１５ａ，１５
ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、
レギュレータ３が非活性化されるとともにレギュレータ
２が活性化され、コントローラ１０が高速モードで動作
する。
【００２６】この実施の形態２では、実施の形態１と同
じ効果が得られるほか、パワーオン時のイニシャライズ
を高速に行なうことができる。
じ効果が得られるほか、パワーオン時のイニシャライズ
を高速に行なうことができる。
【００２７】［実施の形態３］図３は、この発明の実施
の形態３による携帯情報端末のデータ保存装置３０の構
成を示す回路ブロック図である。図３において、このデ
ータ保存装置３０が図２のデータ保存装置２０と異なる
点は、発振回路６が発振回路３１で置換されている点で
ある。
の形態３による携帯情報端末のデータ保存装置３０の構
成を示す回路ブロック図である。図３において、このデ
ータ保存装置３０が図２のデータ保存装置２０と異なる
点は、発振回路６が発振回路３１で置換されている点で
ある。
【００２８】発振回路６のインバータ７がコントローラ
１０とともに１チップ化されていたのに対し、この発振
回路３１は外付け部品のみで構成されている。発振回路
３１は、周波数切換端子３１ａを有し、その端子３１ａ
が「Ｌ」レベルの場合は所定周波数ｆのクロック信号Ｃ
ＬＫＨを出力し、その端子３１ａが「Ｈ」レベルの場合
はクロック信号ＣＬＫＨの１／ｎ倍（ただし、ｎは２以
上の整数である）の周波数ｆ／ｎのクロック信号ＣＬＫ
Ｌを出力する。コントローラ１０は、クロック信号ＣＬ
ＫＨ，ＣＬＫＬに同期して動作する。
１０とともに１チップ化されていたのに対し、この発振
回路３１は外付け部品のみで構成されている。発振回路
３１は、周波数切換端子３１ａを有し、その端子３１ａ
が「Ｌ」レベルの場合は所定周波数ｆのクロック信号Ｃ
ＬＫＨを出力し、その端子３１ａが「Ｈ」レベルの場合
はクロック信号ＣＬＫＨの１／ｎ倍（ただし、ｎは２以
上の整数である）の周波数ｆ／ｎのクロック信号ＣＬＫ
Ｌを出力する。コントローラ１０は、クロック信号ＣＬ
ＫＨ，ＣＬＫＬに同期して動作する。
【００２９】次に、このデータ保存装置３０の動作につ
いて説明する。パワーオン時は、リセットＩＣ２１の出
力信号φ２１がパワーオンから所定時間Ｔ１だけ「Ｌ」
レベルとなり、レギュレータ３の制御端子３ａおよび発
振回路３１の切換端子３１ａが「Ｌ」レベルにされると
ともにレギュレータ２の制御端子２ａが「Ｈ」レベルに
される。これにより、レギュレータ２が活性化されて比
較的高い内部電源電位ＶＩＮＨがコントローラ１０に与
えられるとともに、比較的高い周波数ｆのクロック信号
ＣＬＫＨがコントローラ１０に与えられて、コントロー
ラ１０が高速モードで動作し、データ保存装置３０のイ
ニシャライズが高速で行なわれる。所定時間Ｔ１の経過
後は、信号φ２１が「Ｈ」レベルになり、電源制御部１
５の出力ノード１５ａ，１５ｂのレベルがレギュレータ
３，２の制御端子３ａ，２ａにそのまま伝達される。
いて説明する。パワーオン時は、リセットＩＣ２１の出
力信号φ２１がパワーオンから所定時間Ｔ１だけ「Ｌ」
レベルとなり、レギュレータ３の制御端子３ａおよび発
振回路３１の切換端子３１ａが「Ｌ」レベルにされると
ともにレギュレータ２の制御端子２ａが「Ｈ」レベルに
される。これにより、レギュレータ２が活性化されて比
較的高い内部電源電位ＶＩＮＨがコントローラ１０に与
えられるとともに、比較的高い周波数ｆのクロック信号
ＣＬＫＨがコントローラ１０に与えられて、コントロー
ラ１０が高速モードで動作し、データ保存装置３０のイ
ニシャライズが高速で行なわれる。所定時間Ｔ１の経過
後は、信号φ２１が「Ｈ」レベルになり、電源制御部１
５の出力ノード１５ａ，１５ｂのレベルがレギュレータ
３，２の制御端子３ａ，２ａにそのまま伝達される。
【００３０】スタンバイ時および非データ転送コマンド
処理時は、電源制御部１５の出力ノード１５ａ，１５ｂ
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、レ
ギュレータ３の制御端子３ａおよび発振回路３１の切換
端子３１ａが「Ｈ」レベルにされるとともにレギュレー
タ２の制御端子２ａが「Ｌ」レベルにされる。これによ
り、レギュレータ３が活性化されて比較的低い内部電源
電位ＶＩＮＬがコントローラ１０に与えられるととも
に、比較的低い周波数ｆ／ｎのクロック信号ＣＬＫＬが
コントローラ１０に与えられて、コントローラ１０が低
消費電力モードで動作する。なお、スタンバイ時と非デ
ータ転送コマンド処理時の間の移行時では、内部電源電
位ＶＩＮＬおよびクロック信号ＣＬＫＬの周波数ｆ／ｎ
は変化しない。
処理時は、電源制御部１５の出力ノード１５ａ，１５ｂ
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、レ
ギュレータ３の制御端子３ａおよび発振回路３１の切換
端子３１ａが「Ｈ」レベルにされるとともにレギュレー
タ２の制御端子２ａが「Ｌ」レベルにされる。これによ
り、レギュレータ３が活性化されて比較的低い内部電源
電位ＶＩＮＬがコントローラ１０に与えられるととも
に、比較的低い周波数ｆ／ｎのクロック信号ＣＬＫＬが
コントローラ１０に与えられて、コントローラ１０が低
消費電力モードで動作する。なお、スタンバイ時と非デ
ータ転送コマンド処理時の間の移行時では、内部電源電
位ＶＩＮＬおよびクロック信号ＣＬＫＬの周波数ｆ／ｎ
は変化しない。
【００３１】データ転送コマンド処理時は、コマンド処
理開始前電源制御部１５の出力ノード１５ａ，１５ｂが
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、レギ
ュレータ３の制御端子３ａおよび発振回路３１の切換端
子３１ａが「Ｌ」レベルにされるとともにレギュレータ
２の制御端子２ａが「Ｈ」レベルにされる。これによ
り、レギュレータ２が活性化されて比較的高い内部電源
電位ＶＩＮＨがコントローラ１０に与えられるととも
に、比較的高い周波数ｆのクロック信号ＣＬＫＨがコン
トローラ１０に与えられて、コントローラ１０が高速モ
ードで動作し、データ転送が高速で行なわれる。
理開始前電源制御部１５の出力ノード１５ａ，１５ｂが
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、レギ
ュレータ３の制御端子３ａおよび発振回路３１の切換端
子３１ａが「Ｌ」レベルにされるとともにレギュレータ
２の制御端子２ａが「Ｈ」レベルにされる。これによ
り、レギュレータ２が活性化されて比較的高い内部電源
電位ＶＩＮＨがコントローラ１０に与えられるととも
に、比較的高い周波数ｆのクロック信号ＣＬＫＨがコン
トローラ１０に与えられて、コントローラ１０が高速モ
ードで動作し、データ転送が高速で行なわれる。
【００３２】この実施の形態３では、パワーオン時およ
びデータ転送コマンド処理時は比較的高い内部電源電位
ＶＩＮＨおよび比較的高い周波数ｆのクロック信号ＣＬ
ＫＨをコントローラ１０に与えて高速モードで動作さ
せ、それ以外の期間は比較的低い内部電源電位ＶＩＮＬ
および比較的低い周波数ｆ／ｎのクロック信号ＣＬＫＬ
をコントローラ１０に与えて低消費電力モードで動作さ
せる。したがって、イニシャライズ時間の短縮化とデー
タ転送速度の高速化と低消費電力化とを図ることができ
る。
びデータ転送コマンド処理時は比較的高い内部電源電位
ＶＩＮＨおよび比較的高い周波数ｆのクロック信号ＣＬ
ＫＨをコントローラ１０に与えて高速モードで動作さ
せ、それ以外の期間は比較的低い内部電源電位ＶＩＮＬ
および比較的低い周波数ｆ／ｎのクロック信号ＣＬＫＬ
をコントローラ１０に与えて低消費電力モードで動作さ
せる。したがって、イニシャライズ時間の短縮化とデー
タ転送速度の高速化と低消費電力化とを図ることができ
る。
【００３３】［実施の形態４］図４は、この発明の実施
の形態４による携帯情報端末のデータ保存装置３５の構
成を示す回路ブロック図である。図４において、このデ
ータ保存装置３５が図３のデータ保存装置３０と異なる
点は、発振回路３１および電源制御部１５がそれぞれ発
振回路３６および電源制御部１５′で置換されている点
である。
の形態４による携帯情報端末のデータ保存装置３５の構
成を示す回路ブロック図である。図４において、このデ
ータ保存装置３５が図３のデータ保存装置３０と異なる
点は、発振回路３１および電源制御部１５がそれぞれ発
振回路３６および電源制御部１５′で置換されている点
である。
【００３４】発振回路３６は、外付け部品のみで構成さ
れており、周波数切換端子３６ａおよび発振制御端子３
６ｂを含む。発振回路３６は、周波数切換端子３６ａが
「Ｌ」レベルの場合は所定周波数ｆのクロック信号ＣＬ
ＫＨを出力し、周波数切換端子３６ａが「Ｈ」レベルの
場合はクロック信号ＣＬＫＨの１／ｎ倍の周波数ｆ／ｎ
のクロック信号ＣＬＫＬを出力する。また、発振回路３
６は、発振制御回路３６ｂが「Ｈ」レベルの場合に活性
化され、発振制御端子３６ｂが「Ｌ」レベルの場合は非
活性化される。電源制御部１５′は、出力ノード１５
ａ，１５ｂおよび発振制御端子３６ｂの各々を「Ｈ」レ
ベルまたは「Ｌ」レベルにしてレギュレータ２，３およ
び発振回路３６を制御する。
れており、周波数切換端子３６ａおよび発振制御端子３
６ｂを含む。発振回路３６は、周波数切換端子３６ａが
「Ｌ」レベルの場合は所定周波数ｆのクロック信号ＣＬ
ＫＨを出力し、周波数切換端子３６ａが「Ｈ」レベルの
場合はクロック信号ＣＬＫＨの１／ｎ倍の周波数ｆ／ｎ
のクロック信号ＣＬＫＬを出力する。また、発振回路３
６は、発振制御回路３６ｂが「Ｈ」レベルの場合に活性
化され、発振制御端子３６ｂが「Ｌ」レベルの場合は非
活性化される。電源制御部１５′は、出力ノード１５
ａ，１５ｂおよび発振制御端子３６ｂの各々を「Ｈ」レ
ベルまたは「Ｌ」レベルにしてレギュレータ２，３およ
び発振回路３６を制御する。
【００３５】次に、このデータ保存装置３５の動作につ
いて説明する。パワーオン時は、電源制御部１５′によ
って発振制御端子３６ｂが「Ｈ」レベルにされて発振回
路３６が活性化状態にされる。また、リセットＩＣ２１
の出力信号φ２１がパワーオンから所定時間Ｔ１だけ
「Ｌ」レベルとなり、レギュレータ３の制御端子３ａお
よび発振回路３６の切換端子３６ａが「Ｌ」レベルにさ
れるとともにレギュレータ２の制御端子２ａが「Ｈ」レ
ベルにされる。これにより、レギュレータ２が活性化さ
れて比較的高い内部電源電位ＶＩＮＨがコントローラ１
０′に与えられるとともに、比較的高い周波数ｆのクロ
ック信号ＣＬＫＨがコントローラ１０′に与えられて、
コントローラ１０′が高速モードで動作し、データ保存
装置３５のイニシャライズが高速で行なわれる。所定時
間Ｔ１の経過後は、信号φ２１が「Ｈ」レベルになり、
電源制御部１５′の出力ノード１５ａ，１５ｂのレベル
がレギュレータ３，２の制御端子３ａ，２ａにそのまま
伝達される。
いて説明する。パワーオン時は、電源制御部１５′によ
って発振制御端子３６ｂが「Ｈ」レベルにされて発振回
路３６が活性化状態にされる。また、リセットＩＣ２１
の出力信号φ２１がパワーオンから所定時間Ｔ１だけ
「Ｌ」レベルとなり、レギュレータ３の制御端子３ａお
よび発振回路３６の切換端子３６ａが「Ｌ」レベルにさ
れるとともにレギュレータ２の制御端子２ａが「Ｈ」レ
ベルにされる。これにより、レギュレータ２が活性化さ
れて比較的高い内部電源電位ＶＩＮＨがコントローラ１
０′に与えられるとともに、比較的高い周波数ｆのクロ
ック信号ＣＬＫＨがコントローラ１０′に与えられて、
コントローラ１０′が高速モードで動作し、データ保存
装置３５のイニシャライズが高速で行なわれる。所定時
間Ｔ１の経過後は、信号φ２１が「Ｈ」レベルになり、
電源制御部１５′の出力ノード１５ａ，１５ｂのレベル
がレギュレータ３，２の制御端子３ａ，２ａにそのまま
伝達される。
【００３６】スタンバイ時は、電源制御部１５′によっ
て発振制御端子３６ｂが「Ｌ」レベルにされ、発振回路
３６は非活性化状態にされ、発振回路３６からのクロッ
ク信号の出力は停止される。また、電源制御部１５′の
出力ノード１５ａ，１５ｂがそれぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされてレギュレータ３が活性化され、
比較的低い内部電源電位ＶＩＮＬがコントローラ１０′
に与えられ、コントローラ１０′が低消費電力モードで
動作する。
て発振制御端子３６ｂが「Ｌ」レベルにされ、発振回路
３６は非活性化状態にされ、発振回路３６からのクロッ
ク信号の出力は停止される。また、電源制御部１５′の
出力ノード１５ａ，１５ｂがそれぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされてレギュレータ３が活性化され、
比較的低い内部電源電位ＶＩＮＬがコントローラ１０′
に与えられ、コントローラ１０′が低消費電力モードで
動作する。
【００３７】ホスト装置１６からコントローラ１０′に
チップイネーブル信号が与えられた場合は、電源制御部
１５′によって発振制御端子３６ｂが「Ｈ」レベルにさ
れて発振回路３６が活性化される。また、電源制御部１
５′の出力ノード１５ａ，１５ｂが「Ｈ」レベルおよび
「Ｌ」レベルにされ、端子３ａ，３６ａが「Ｈ」レベル
にされるとともに端子２ａが「Ｌ」レベルにされ、レギ
ュレータ３が活性化されて比較的低い内部電源電位ＶＩ
ＮＬがコントローラ１０′に与えられるとともに、比較
的低い周波数ｆ／ｎのクロック信号ＣＬＫＬがコントロ
ーラ１０′に与えられる。これにより、コントローラ１
０′は、低消費電力モードで動作する。
チップイネーブル信号が与えられた場合は、電源制御部
１５′によって発振制御端子３６ｂが「Ｈ」レベルにさ
れて発振回路３６が活性化される。また、電源制御部１
５′の出力ノード１５ａ，１５ｂが「Ｈ」レベルおよび
「Ｌ」レベルにされ、端子３ａ，３６ａが「Ｈ」レベル
にされるとともに端子２ａが「Ｌ」レベルにされ、レギ
ュレータ３が活性化されて比較的低い内部電源電位ＶＩ
ＮＬがコントローラ１０′に与えられるとともに、比較
的低い周波数ｆ／ｎのクロック信号ＣＬＫＬがコントロ
ーラ１０′に与えられる。これにより、コントローラ１
０′は、低消費電力モードで動作する。
【００３８】その後、チップイネーブル信号とともに送
られてくるコマンドの内容が非データ転送処理の場合
は、低消費電力モードでコマンド処理を実行する。ま
た、チップイネーブル信号とともに送られてくるコマン
ドの内容がデータ転送コマンド処理の場合は、コマンド
処理開始前に電源制御部１５′の出力ノード１５ａ，１
５ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにさ
れ、レギュレータ３の制御端子３ａおよび発振回路３６
の切換端子３６ａが「Ｌ」レベルにされるとともに、レ
ギュレータ２の制御端子２ａが「Ｈ」レベルにされる。
これにより、レギュレータ２が活性化されて比較的高い
内部電源電位ＶＩＮＨがコントローラ１０′に与えられ
るとともに、比較的高い周波数ｆのクロック信号ＣＬＫ
Ｈがコントローラ１０′に与えられて、コントローラ１
０′が高速モードで動作し、データ転送が高速で行なわ
れる。データ転送終了後は、スタンバイ状態に移行す
る。
られてくるコマンドの内容が非データ転送処理の場合
は、低消費電力モードでコマンド処理を実行する。ま
た、チップイネーブル信号とともに送られてくるコマン
ドの内容がデータ転送コマンド処理の場合は、コマンド
処理開始前に電源制御部１５′の出力ノード１５ａ，１
５ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにさ
れ、レギュレータ３の制御端子３ａおよび発振回路３６
の切換端子３６ａが「Ｌ」レベルにされるとともに、レ
ギュレータ２の制御端子２ａが「Ｈ」レベルにされる。
これにより、レギュレータ２が活性化されて比較的高い
内部電源電位ＶＩＮＨがコントローラ１０′に与えられ
るとともに、比較的高い周波数ｆのクロック信号ＣＬＫ
Ｈがコントローラ１０′に与えられて、コントローラ１
０′が高速モードで動作し、データ転送が高速で行なわ
れる。データ転送終了後は、スタンバイ状態に移行す
る。
【００３９】この実施の形態４では、スタンバイ時に発
振回路３６を非活性化させるので、一層の低消費電力化
が図られる。
振回路３６を非活性化させるので、一層の低消費電力化
が図られる。
【００４０】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００４１】
【発明の効果】以上のように、請求項１に係る発明で
は、電源電圧よりも低い第１の内部電源電圧を生成する
第１の電圧発生回路と、第１の電圧発生回路の非活性化
期間に活性化され、第１の内部電源電圧よりも低い第２
の内部電源電圧を生成する第２の電圧発生回路と、デー
タを記憶するためのメモリ部と、第１または第２の内部
電源電圧よって駆動されるメモリ制御部と、データ転送
期間に第１の電圧発生回路を活性化させる電源制御部と
が設けられる。したがって、データ転送期間は比較的高
い第１の内部電源電圧をメモリ制御部に与えて高速モー
ドで動作させ、他の期間は比較的低い第２の内部電源電
圧をメモリ制御部に与えて低消費電力モードで動作させ
るので、データ転送速度の高速化と低消費電力化とを図
ることができる。
は、電源電圧よりも低い第１の内部電源電圧を生成する
第１の電圧発生回路と、第１の電圧発生回路の非活性化
期間に活性化され、第１の内部電源電圧よりも低い第２
の内部電源電圧を生成する第２の電圧発生回路と、デー
タを記憶するためのメモリ部と、第１または第２の内部
電源電圧よって駆動されるメモリ制御部と、データ転送
期間に第１の電圧発生回路を活性化させる電源制御部と
が設けられる。したがって、データ転送期間は比較的高
い第１の内部電源電圧をメモリ制御部に与えて高速モー
ドで動作させ、他の期間は比較的低い第２の内部電源電
圧をメモリ制御部に与えて低消費電力モードで動作させ
るので、データ転送速度の高速化と低消費電力化とを図
ることができる。
【００４２】請求項２に係る発明では、請求項１に係る
発明の電源制御部は、ホスト装置から電源電圧が与えら
れてからメモリ部およびメモリ制御部の初期化が終了す
るまでの期間も活性化信号を第１の電圧発生回路に与え
る。この場合は、初期化期間もメモリ制御部を高速モー
ドで動作させるので、初期化期間の短縮化を図ることが
できる。
発明の電源制御部は、ホスト装置から電源電圧が与えら
れてからメモリ部およびメモリ制御部の初期化が終了す
るまでの期間も活性化信号を第１の電圧発生回路に与え
る。この場合は、初期化期間もメモリ制御部を高速モー
ドで動作させるので、初期化期間の短縮化を図ることが
できる。
【００４３】請求項３にかかる発明では、請求項１また
は２に係る発明に、第１の電圧発生回路が活性化されて
いる期間は予め定められた周波数の第１のクロック信号
を生成し、第２の電圧発生回路が活性化されている期間
は第１のクロック信号よりも低い周波数の第２のクロッ
ク信号を生成するクロック発生回路がさらに設けられ、
メモリ制御部は、クロック発生回路で生成された第１お
よび第２のクロック信号に同期して動作する。この場合
は、さらに低消費電力化を図ることができる。
は２に係る発明に、第１の電圧発生回路が活性化されて
いる期間は予め定められた周波数の第１のクロック信号
を生成し、第２の電圧発生回路が活性化されている期間
は第１のクロック信号よりも低い周波数の第２のクロッ
ク信号を生成するクロック発生回路がさらに設けられ、
メモリ制御部は、クロック発生回路で生成された第１お
よび第２のクロック信号に同期して動作する。この場合
は、さらに低消費電力化を図ることができる。
【００４４】請求項４に係る発明では、請求項３に係る
発明に、第１および第２のクロック信号が必要とされな
いスタンバイ期間はクロック発生回路を非活性化させる
発振制御部がさらに設けられる。この場合は、さらに低
消費電力化を図ることができる。
発明に、第１および第２のクロック信号が必要とされな
いスタンバイ期間はクロック発生回路を非活性化させる
発振制御部がさらに設けられる。この場合は、さらに低
消費電力化を図ることができる。
【図１】 この発明の実施の形態１による携帯情報端末
のデータ保存装置の構成を示す回路ブロック図である。
のデータ保存装置の構成を示す回路ブロック図である。
【図２】 この発明の実施の形態２による携帯情報端末
のデータ保存装置の構成を示す回路ブロック図である。
のデータ保存装置の構成を示す回路ブロック図である。
【図３】 この発明の実施の形態３による携帯情報端末
のデータ保存装置の構成を示す回路ブロック図である。
のデータ保存装置の構成を示す回路ブロック図である。
【図４】 この発明の実施の形態４による携帯情報端末
のデータ保存装置の構成を示す回路ブロック図である。
のデータ保存装置の構成を示す回路ブロック図である。
【図５】 従来の携帯情報端末のデータ保存装置の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
１，２０，３０，３５，５１ データ保存装置、２，
３，５２ レギュレータ、４，５３ コンデンサ、５，
５４ メモリ、６，３１，３６，５５ 発振回路、７，
２４，５６ インバータ、８，５７ 発振子、９，２
５，２６，５８ 抵抗素子、１０，１０′，６０ コン
トローラ、１１，６１ ＣＰＵ＋シーケンサ、１２，６
２ バッファ、１３，６３ ホストインターフェイス制
御部、１４，６４ メモリインターフェイス制御部、１
５，１５′ 電源制御部、１６，６５ホスト装置、２１
遅延回路付リセットＩＣ、２２ ＡＮＤゲート、２３
ＯＲゲート。
３，５２ レギュレータ、４，５３ コンデンサ、５，
５４ メモリ、６，３１，３６，５５ 発振回路、７，
２４，５６ インバータ、８，５７ 発振子、９，２
５，２６，５８ 抵抗素子、１０，１０′，６０ コン
トローラ、１１，６１ ＣＰＵ＋シーケンサ、１２，６
２ バッファ、１３，６３ ホストインターフェイス制
御部、１４，６４ メモリインターフェイス制御部、１
５，１５′ 電源制御部、１６，６５ホスト装置、２１
遅延回路付リセットＩＣ、２２ ＡＮＤゲート、２３
ＯＲゲート。
Claims (4)
- 【請求項１】 ホスト装置からの電源電圧によって駆動
され、前記ホスト装置からのデータを保存するデータ保
存装置であって、 活性化信号が与えられている期間に活性化され、前記電
源電圧よりも低い第１の内部電源電圧を生成して内部電
源ノードに与える第１の電圧発生回路、 前記第１の電圧発生回路が活性化されていない期間に活
性化され、前記第１の内部電源電圧よりも低い第２の内
部電源電圧を生成して前記内部電源ノードに与える第２
の電圧発生回路、 データを記憶するためのメモリ部、 前記内部電源ノードを介して与えられる前記第１または
第２の内部電源電圧によって駆動され、前記ホスト装置
からのコマンド信号に従って前記メモリ部を制御するメ
モリ制御部、および前記ホスト装置からのコマンド信号
に従って、前記ホスト装置のデータが前記メモリ制御部
を介して前記メモリ部に転送されるデータ転送期間に前
記活性化信号を前記第１の電圧発生回路に与える電源制
御部を備える、データ保存装置。 - 【請求項２】 前記電源制御部は、前記ホスト装置から
前記電源電圧が与えられてから前記メモリ部および前記
メモリ制御部の初期化が終了するまでの期間も前記活性
化信号を前記第１の電圧発生回路に与える、請求項１に
記載のデータ保存装置。 - 【請求項３】 さらに、前記第１の電圧発生回路が活性
化されている期間は予め定められた周波数の第１のクロ
ック信号を生成し、前記第２の電圧発生回路が活性化さ
れている期間は前記第１のクロック信号よりも低い周波
数の第２のクロック信号を生成するクロック発生回路を
備え、 前記メモリ制御部は、前記クロック発生回路で生成され
た前記第１および第２のクロック信号に同期して動作す
る、請求項１または２に記載のデータ保存装置。 - 【請求項４】 さらに、前記第１および第２のクロック
信号が必要とされないスタンバイ期間は前記クロック発
生回路を非活性化させる発振制御部を備える、請求項３
に記載のデータ保存装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000047A JP2001188636A (ja) | 2000-01-04 | 2000-01-04 | データ保存装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000047A JP2001188636A (ja) | 2000-01-04 | 2000-01-04 | データ保存装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001188636A true JP2001188636A (ja) | 2001-07-10 |
Family
ID=18529468
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000047A Withdrawn JP2001188636A (ja) | 2000-01-04 | 2000-01-04 | データ保存装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001188636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7408489B2 (ja) | 2020-06-03 | 2024-01-05 | シチズン時計株式会社 | 時計 |
-
2000
- 2000-01-04 JP JP2000000047A patent/JP2001188636A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7408489B2 (ja) | 2020-06-03 | 2024-01-05 | シチズン時計株式会社 | 時計 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |