JP2001184261A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 配線長を短縮して高速化処理を実現できるチ
ップレイアウトの半導体集積回路を提供することを目的
とする。 【解決手段】 データキャッシュ２を構成するＴＡＧメ
モリモジュール９とキャッシュデータメモリモジュール
１０はキャッシュＴＡＧ５の両側に分割して第１，第２
のキャッシュデータメモリモジュール１０−１，１０−
２を配置し、バスエリアを介してデータＴＬＢ５の入出
力回路１２ｂ，１４ｂにＴＡＧメモリモジュール９の入
出力回路９ｂと第１，第２のキャッシュデータメモリモ
ジュール１０−１，１０−２の入出回路１９ｂ，２０ｂ
とが向かい合うように配置して、配線長を短縮して高速
化処理を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
中でもキャッシュ機能を搭載した１チップＬＳＩに関す
る。

【０００２】

【従来の技術】３２ビットマイクロコンピュータを組み
込んだ機器コントローラ用の１チップＬＳＩが、組込み
応用向けとしてデジタル家電、ネットワーク家電向けと
して開発されている。以下の説明では、前記ＬＳＩのマ
イクロプロセッサにあたる部位を“マイコンコア”と称
す。

【０００３】ネットワーク家電応用分野においては、計
算機処理用によるサービスを実現するためのプログラム
規模の増大や、非公開プログラムモジュールなどの組み
込み、プログラムモジュールのダウンロードによる組み
込みなどによるプログラム環境の変化によって、メモリ
保護の重要性が増している。したがって、マイコンコア
では、メモリ保護機能の実現をサポートするため、以下
に示すようなＴＬＢ（トランスレーション・ルックアサ
イド・バッファ）を用いたＭＭＵ（メモリ管理ユニッ
ト）を搭載している。ＭＭＵの実装では、回路の最適化
によって、キャッシュアクセスとＴＬＢ検索動作の並列
実行を１マシンサイクルで実現している。

【０００４】先ず、キャッシュの基本動作を説明する。
図５はマイコンコアのキャッシュのバスを示している。
命令アクセスとデータアクセスを並列処理するために命
令キャッシュ１とデータキャッシュ２とに分けている
が、キャッシュの動作は同じである。ここではデータキ
ャッシュ２の場合を例に挙げて説明する。

【０００５】メモリアクセスのためのアドレス信号の流
れは次のようになる。ＣＰＵコア３はバス・インターフ
ェース（以下、ＢＣＩＦと称す）４を介してデータキャ
ッシュ２にアクセスする。読み出し時には、ＣＰＵコア
３からの出力された仮想アドレスは、ＢＣＩＦ４を介
し、データＴＬＢ５に入力される。

【０００６】仮想アドレスに対応した物理アドレスがデ
ータＴＬＢ５にあった場合には、データＴＬＢ５はその
物理アドレス６ならびにヒット／ミス信号７としてヒッ
ト信号を出力する。ヒット信号が出力されない場合はミ
ス信号を出力する。データＴＬＢ５からヒット信号が出
力された場合は、データキャッシュ２内のＴＡＧ（キャ
ッシュ・メモリ・インデックス）とデータＴＬＢ５から
出力された物理アドレスとの比較を行う。比較した結果
が一致の場合、物理アドレスに対応するデータをデータ
バスに出力し、データとヒット信号はＢＣＩＦ４を介
し、ＣＰＵコア３に入力される。データキャッシュ２か
らの出力は、データなら６４ビット、インストラクショ
ンなら３２ビットである。

【０００７】書き込み時には、データキャッシュ２のヒ
ット信号の出力まで動作は読み込み時と同じで、バスへ
のデータの出力の代わりにＣＰＵコア３から予めバスに
出力されていたデータをデータキャッシュ２に書き込
む。もう少し詳しくキャッシュ動作を補足する。図６は
データＴＬＢ５とデータキャッシュ２の構成を表わして
いる。

【０００８】ＣＰＵコア３のアドレス生成部８からの出
力された仮想アドレスは、ＢＣＩＦ４を介してデータＴ
ＬＢ５に入力される。仮想アドレスはＴＡＧ５ａでアド
レスを比較し、仮想アドレスと対応した物理アドレスが
あった場合には、物理アドレスの上位アドレスとヒット
信号を出力する。ヒット信号が出力されない場合はミス
信号を出力する。また、保護されているメモリに対応す
る場合は、例外判定信号を出力し、データキャッシュ２
からデータを出力しない。

【０００９】一方、下位アドレスは仮想アドレス・物理
アドレスとも共通のため、同時に下位アドレスをデータ
キャッシュ２にも入力する。データキャッシュ２はＴＡ
Ｇメモリモジュール９とキャッシュデータメモリモジュ
ール１０を有しており、データキャッシュ２のＴＡＧメ
モリモジュール９に下位アドレスに対応するアドレスが
ある場合、下位アドレスに対応する物理アドレスの上位
アドレスを出力する。

【００１０】データＴＬＢ５のヒット信号があった場
合、データキャッシュ２のＴＡＧメモリモジュール９と
データＴＬＢ５から出力された物理アドレスの上位アド
レスとを２ａで比較を行う。比較した結果が一致の場
合、前記キャッシュデータメモリモジュール１０からア
ドレスに対応するデータをデータバスに出力し、ヒット
信号をＣＰＵコア３に出力する。

【００１１】データＴＬＢ５からヒット信号が出力され
ない場合、あるいはデータキャッシュ２からヒット信号
が出力されない場合には、ミス信号をＣＰＵコア３に出
力する。データＴＬＢ５から例外判定が出た場合、デー
タキャッシュ２からデータは出力されず、ＣＰＵコア３
にて例外処理が実行される。

【００１２】書き込み時は、データキャッシュ２のヒッ
ト信号の出力まで動作は読み込み時と同じで、ヒット信
号が出力されると、データの出力の代わりに予めＣＰＵ
コア３からバスに出力されていたデータをデータキャッ
シュ２に書き込む。データＴＬＢ５から例外判定が出た
場合、データキャッシュ２へデータは書き込まれず、Ｃ
ＰＵコア３にて例外処理が実行される。

【００１３】この様にキャッシュ動作を高速化するた
め、データＴＬＢ５での仮想アドレスと物理アドレスの
変換とキャッシュ・コントロールにおける一致検出の一
部を同時に行っている。これにより、１サイクル内でキ
ャッシュ動作が可能となっている。特に演算を複数のサ
イクルで行う場合、メモリとの読み書きを必要とする
が、キャッシュ・メモリを使うことでメインメモリとの
アクセスを省くことができアクセスによる待ち時間を短
縮できる。

【００１４】図７はキャッシュの読み込み動作のアクセ
スタイミングであり、各ヒット信号がミスを出力する
と、そのサイクルの動きはその時点で停止する。図８は
キャッシュの書き込み動作（例外処理ＯＫ）のアクセス
タイミングである。図９はキャッシュの書き込み動作
（例外処理ＮＧ）のアクセスタイミングである。「ＴＬ
ＢのＴＡＧ比較」、「ＴＬＢのデータ読み出し」、「キ
ャッシュのＴＡＧ比較」、「キャッシュのヒット信号出
力」、「キャッシュのデータ出力」を累積した時間がキ
ャッシュ動作の動作時間を決めている。

【００１５】さらに高速化（１マシンサイクル＝１周期
クロックの短縮）を行うためには、各段階を高速化する
必要がある。

【００１６】

【発明が解決しようとする課題】図１０は従来のチップ
レイアウトを示す。データ側のみを例に挙げて説明する
が、命令側も上記のように同じである。ＴＬＢバス入力
１１は、データＴＬＢ５のＴＬＢ・ＴＡＧ１２ａとその
Ｉ／Ｏ１２ｂからなるＴＬＢ・ＴＡＧモジュール１２
と、前記ＢＣＩＦ４との間を接続している。ＴＬＢ・Ｔ
ＡＧ１２ａはアドレス変換データが格納されているメモ
リである。

【００１７】データＴＬＢ５のＴＬＢデータメモリモジ
ュール１４は、データＴＬＢ５のＴＬＢバッファ１４ａ
とそのＩ／Ｏ１４ｂから構成されている。データキャッ
シュ２の前記ＴＡＧメモリモジュール９は、キャッシュ
ＴＡＧ９ａとそのＩ／Ｏ９ｂとで構成されている。キャ
ッシュＴＡＧ９ａはキャッシュ・インデックスが格納さ
れているメモリである。

【００１８】ＴＬＢモジュール１４のＩ／Ｏ１４ｂとＴ
ＡＧメモリモジュール９のＩ／Ｏ９ｂとの間は、ＴＬＢ
バス出力配線１３によって接続されている。キャッシュ
データメモリモジュール１０はキャッシュ・データが格
納されているメモリで、キャッシュデータメモリ１０ａ
とＩ／Ｏ１０ｂとで構成されており、ＴＡＧメモリモジ
ュール９のＩ／Ｏ９ｂからキャッシュデータメモリモジ
ュール１０のＩ／Ｏ１０ｂには、ＴＡＧメモリモジュー
ル９のヒット信号が入力されている。

【００１９】キャッシュ・バス１５はＢＣＩＦ４を介し
ＣＰＵコア３と接続され、また図５に示すＢＣＵ（バス
コントロールユニット）１６を介して外部バス１７と接
続されている。従来のチップレイアウトでは、データＴ
ＬＢ５のモジュール１２，１４とデータキャッシュ２の
モジュール９，１０を別々のモジュールとして設計し、
モジュール間の配線を後に行うため、配線長は長くな
る。

【００２０】一般に遅延時間は 0.4・Ｒ・Ｃ（Ｒ：配線
抵抗、Ｃ：配線容量）で表わされ、Ｒ，Ｃも配線が長く
なると大きくなる。ＴＬＢとキャッシュＴＡＧ間の信号
伝達時間、つまり「ＴＬＢデータ読み出し」配線長とキ
ャッシュＴＡＧとキャッシュデータメモリモジュール間
の信号伝達時間、つまり「キャッシュＨＩＴ信号出力」
配線長が高速化の障害となっている。

【００２１】具体的には、ＴＬＢデータメモリモジュー
ル１４の幅をＬ，ＴＡＧメモリモジュール９の幅を２
Ｌ，キャッシュデータメモリモジュール１０の幅を４
Ｌ，バスエリア１８の幅をＡとした場合の、ＴＬＢバス
出力１３の配線長、つまりＴＬＢバスデータ読み出し配
線長Ｔ１の最大長は、 Ｔ１ ＝ Ａ ＋ Ｌ ＋ Ａ ＋ Ａ ＋ Ｌ ＋ ２Ｌ ＋ Ａ ＝４Ａ＋４Ｌ 程度である。

【００２２】本発明は配線長を従来よりも短縮して高速
化処理を実現できるチップレイアウトの半導体集積回路
を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、ＴＬＢとキャッシュで構成されるキ
ャッシュ機能を搭載した１チップＬＳＩであって、キャ
ッシュを構成するＴＡＧメモリモジュールとキャッシュ
データメモリモジュールは前記ＴＡＧメモリモジュール
の両側に分割して第１，第２のキャッシュデータメモリ
モジュールを配置し、バスエリアを介して前記データＴ
ＬＢの入出力回路と前記ＴＡＧメモリモジュールの入出
力回路に第１，第２のキャッシュデータメモリモジュー
ルの入出回路とが向かい合うように配置したことを特徴
とする。

【００２４】本発明の請求項２記載の半導体集積回路
は、請求項１において、ＴＡＧメモリモジュールと第
１，第２のキャッシュデータメモリモジュールを更に分
割してデータＴＬＢの両側に配置したことを特徴とす
る。本発明の請求項３記載の半導体集積回路は、ＴＬＢ
とキャッシュで構成されるキャッシュ機能を搭載した１
チップＬＳＩであって、アドレス変換データが格納され
ているＴＬＢ・ＴＡＧモジュールとトランスレーション
・ルックアサイドデータが格納されているＴＬＢデータ
メモリモジュールとによって前記データＴＬＢを構成
し、キャッシュ・メモリ・インデックスデータが格納さ
れているＴＡＧメモリモジュールとキャッシュデータが
格納されているキャッシュデータメモリモジュールとで
キャッシュを構成し、前記ＴＡＧメモリモジュールを複
数に分割し、前記キャッシュデータメモリモジュールを
複数に分割し、複数に分割されたＴＡＧメモリモジュー
ルを、ＴＬＢ・ＴＡＧモジュールとＴＬＢデータメモリ
モジュールを中央にしてこのＴＬＢ・ＴＡＧモジュール
とＴＬＢデータメモリモジュールの配列方向の両側に配
置し、複数に分割されたキャッシュデータメモリモジュ
ールを、前記複数に分割されたＴＡＧメモリモジュール
の両側に分割して配置しことを特徴とする。

【００２５】本発明の請求項４記載の半導体集積回路
は、請求項３において、ＴＡＧモジュールとＴＬＢデー
タメモリモジュールの配列方向の両側に分割して配置さ
れたキャッシュ群のうちの一方の入出力回路とデータＴ
ＬＢの入出回路とが向かい合うように配置したことを特
徴とする。

【００２６】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図４に基づいて説明する。なお、各実施の形態にお
いてモジュールの配置を示す図１〜図３においては、実
際のブロック間の距離は配線長の試算には無視できるほ
どに小さい。 （実施の形態１）図１は（実施の形態１）を示し、図１
０に示した従来のチップレイアウトが次のように変更し
て配線長の短縮が達成されている。ここではデータキャ
ッシュ２の場合を例に挙げてチップレイアウトを説明す
る。

【００２７】図１に示すチップレイアウトでは、データ
キャッシュ２を構成するＴＡＧメモリモジュール９とキ
ャッシュデータメモリモジュール１０は、ＴＡＧメモリ
モジュール９の両側に分割して第１，第２のキャッシュ
データメモリモジュール１０−１，１０−２が配置され
ている。第１のキャッシュデータメモリモジュール１０
−１は、第１のキャッシュデータメモリ１９ａとＩ／Ｏ
１９ｂとで構成されている。第２のキャッシュデータメ
モリモジュール１０−２は、第２のキャッシュデータメ
モリ２０ａとＩ／Ｏ２０ｂとで構成されている。

【００２８】バスエリア１８を介してデータＴＬＢ５の
入出力回路１２ｂ，１４ｂと前記ＴＡＧメモリモジュー
ル９の入出力回路９ｂと第１，第２のキャッシュデータ
メモリ１０−１，１０−２の入出力回路１９ｂ，２０ｂ
とが向かい合うように配置されている。この場合、第
１，第２のキャッシュデータメモリモジュール１０−
１，１０−２は、図１０では幅が４Ｌであったものが幅
が２Ｌに分割されている。バスエリア１８はＡ、ＴＡＧ
メモリモジュール９の寸法は図１０と同じく一辺がＬで
ある。

【００２９】このようなチップレイアウトにした場合の
ＴＬＢバス出力のＴＬＢバスデータ読み出し配線長Ｔ１
の最大値は、例えば、ＴＬＢバッファ１４ａの右端から
中央までの（１／２）Ｌと第１のキャッシュデータメモ
リ１９ａの中央から左端までのＬとバス幅Ａを足した
（３／２）Ｌ＋Ａ程度となる。これは従来例を示す図１
０におけるＴ１（最大値）＝４Ｌ＋４Ａに比べると短縮
されている。

【００３０】次に、キャッシュヒット信号出力の配線長
Ｔ２を考察する。キャッシュヒット信号は、ＴＡＧメモ
リモジュール９のＩ／Ｏ９ｂの両端から出力される。図
１０に示す従来のチップレイアウトではＴ２（最大値）
＝４Ｌとなっているのに対して、この（実施の形態１）
を示す図１では、Ｔ４（最大値）＝２Ｌ程度になり、各
々半分に短縮されている。

【００３１】なお、命令アクセスとデータアクセスを並
列処理するために命令キャッシュ１とデータキャッシュ
２とのうちのデータキャッシュ２の場合を例に挙げてチ
ップレイアウトを説明したが、命令キャッシュ１のチッ
プレイアウトの場合も同じである。 （実施の形態２）データキャッシュ２の記憶容量が増え
て、（実施の形態１）における第１，第２のキャッシュ
データメモリ１９ａ，２０ａのレイアウト寸法の高さｖ
が大きくなると信号伝達時間が問題となってくる。そこ
で（実施の形態２）を示す図２と図３では、第１，第２
のキャッシュデータメモリモジュール１０−１，１０−
２を（実施の形態１）の図１よりさらに２分割して、幅
が２Ｌで高さがｖ／２の第１〜第４のキャッシュデータ
メモリモジュール１０−１，１０−２，１０−３，１０
−４に分割し、データＴＬＢ５の片側に第１，第２のキ
ャッシュデータメモリモジュール１０−１，１０−２を
配置し、データＴＬＢ５のもう片側に第３，第４のキャ
ッシュデータメモリモジュール１０−３，１０−４を配
置している。さらにこの（実施の形態２）では、データ
ＴＬＢ５を構成するＴＬＢ・ＴＡＧモジュール１２とＴ
ＬＢデータメモリモジュール１４は、ＴＬＢデータメモ
リモジュール１４が幅２Ｌ，高さがＬ／２に形成され、
ＴＬＢ・ＴＡＧモジュール１２が、幅２Ｌ，高さがＬ／
２に形成された第１，第２のＴＬＢ・ＴＡＧモジュール
１２−１，１２−２に分割されて、ＴＬＢデータメモリ
モジュール１４の両側に第１，第２のＴＬＢ・ＴＡＧモ
ジュール１２−１，１２−２が配置されている。

【００３２】図２では、第１のキャッシュＴＡＧ９−１
へのＴＬＢデータ読み出し配線長Ｔ１（最大長）は、例
えば、ＴＬＢデータメモリモジュール１４の右端から中
央までのＬと第１のキャッシュＴＡＧ９−１の中央から
左端までのＬとバス幅Ａを足したＴ１＝２Ｌ＋Ａの程度
となり、図３では、第２のキャッシュＴＡＧ９−２への
ＴＬＢデータ読み出し配線長Ｔ１（最大長）はＴ１＝
（５／２）Ｌ＋２Ａの程度となる。キャッシュヒット信
号出力配線長Ｔ２（最大長）は２Ｌと（実施の形態１）
の図１と変わらない。

【００３３】第２のキャッシュＴＡＧ９−２へのＴＬＢ
データ読み出し配線長Ｔ１は（５／２）Ｌ＋２Ａの程度
と（実施の形態１）の図１の場合よりも長くなるが、キ
ャッシュデータの高さによるキャッシュデータ読み取り
時間の方が支配的なら、図３の配置を選択することとな
る。 （実施の形態３）図４は（実施の形態２）におけるアド
レス長３２ビット、データ長１２８ビット、ＴＬＢのエ
ントリ３２、キャッシュのエントリ１２８の時のチップ
レイアウトの具体例である。なお、ここでエントリと
は、入力されたデータと比較されるデータの登録数であ
る。

【００３４】従来のレイアウトでは第１，第２のＴＬＢ
・ＴＡＧモジュール１２−１，１２−２の幅が約３００
μｍ、ＴＬＢバッファ１４の幅は約２００μｍ、両者の
高さが約３００μｍであったものが、このレイアウトに
よると、第１，第２のＴＬＢ・ＴＡＧモジュール１２−
１，１２−２の幅が各々約３００μｍ、ＴＬＢバッファ
１４の幅が約５００μｍ、両者の高さは約１５０μｍに
なる。

【００３５】第１，第２のキャッシュＴＡＧ９−１，９
−２の幅は約４００μｍ、高さは約７００μｍである。
従来はキャッシュデータメモリの幅は約１６００μｍで
あるが、本発明では横方向に２分割しているため、第１
〜第４のキャッシュデータメモリモジュール１０−１〜
１０−４の幅は約８００μｍ、高さは約７００μｍであ
る。バスエリアの幅は約１００μｍである。

【００３６】そこで、ＴＬＢＴＡＧとＴＬＢＤＡＴＡブ
ロックの高さ、幅をＬ、キャッシュＴＡＧの幅を２Ｌ、
キャッシュＤＡＴＡの幅を４Ｌ、バスエリアの幅をＡ
（実施例では３２本分の配線）と仮定している。

【００３７】

【発明の効果】以上のように本発明によれば、ＴＬＢと
キャッシュで構成されるキャッシュ機能を搭載した１チ
ップＬＳＩであって、キャッシュを構成するキャッシュ
ＴＡＧとキャッシュデータメモリは前記キャッシュＴＡ
Ｇの両側に分割して第１，第２のキャッシュデータメモ
リを配置し、バスエリアを介して前記データＴＬＢの入
出力回路と前記キャッシュＴＡＧの入出力回路と第１，
第２のキャッシュデータメモリの入出力回路とが向かい
合うように配置したため、配線長を従来よりも短縮して
高速化処理が可能な１チップＬＳＩを実現できるもので
ある。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の１チップＬＳＩに
おけるキャッシュ部分のチップレイアウト図

【図２】本発明の（実施の形態２）の１チップＬＳＩに
おけるキャッシュ部分のチップレイアウト図

【図３】同実施の形態のキャッシュ部分のチップレイア
ウト図

【図４】本発明の（実施の形態３）の１チップＬＳＩに
おけるキャッシュ部分のチップレイアウト図

【図５】従来の１チップＬＳＩにおけるキャッシュ関連
バスの構成図

【図６】同従来例のキャッシュ部分の構成図

【図７】同従来例のキャッシュの読み出し系のアクセス
タイミング図

【図８】同従来例のキャッシュの書き込み系の例外判定
ＯＫの場合のアクセスタイミング図

【図９】同従来例のキャッシュの書き込み系の例外判定
ＮＧの場合のアクセスタイミング図

【図１０】同従来例の１チップＬＳＩにおけるキャッシ
ュ部分のチップレイアウト図

【符号の説明】

１ 命令キャッシュ ２ データキャッシュ ３ ＣＰＵコア ４ ＢＣＩＦ（バス・インターフェース） ５ データＴＬＢ ８ アドレス生成部 ９ ＴＡＧメモリモジュール ９−１，９−２ 複数に分割されたＴＡＧメモリモジ
ュール ９ｂ ＴＡＧメモリモジュール９の入出力回路 １０ キャッシュデータメモリモジュール １０−１〜１０−４ 複数に分割されたキャッシュデ
ータメモリモジュール １２ ＴＬＢ・ＴＡＧモジュール １２−１，１２−２ 第１，第２のＴＬＢ・ＴＡＧモ
ジュール １４ ＴＬＢデータメモリモジュール Ｔ１ ＴＬＢバスデータ読み出し配線長（ＴＬＢバス
出力１３の配線長）

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＴＬＢとキャッシュで構成されるキャッシ
   ュ機能を搭載した１チップＬＳＩであって、 キャッシュを構成するＴＡＧメモリモジュールとキャッ
   シュデータメモリモジュールは前記ＴＡＧメモリモジュ
   ールの両側に分割して第１，第２のキャッシュデータメ
   モリモジュールを配置し、バスエリアを介して前記デー
   タＴＬＢの入出力回路に前記ＴＡＧメモリモジュールの
   入出力回路と第１，第２のキャッシュデータメモリモジ
   ュールの入出力回路とが向かい合うように配置した半導
   体集積回路。
2. 【請求項２】ＴＡＧメモリモジュールと第１，第２のキ
   ャッシュデータメモリモジュールを更に分割してＴＬＢ
   の両側に配置した請求項１記載の半導体集積回路。
3. 【請求項３】ＴＬＢとキャッシュで構成されるキャッシ
   ュ機能を搭載した１チップＬＳＩであって、 アドレス変換データが格納されているＴＬＢ・ＴＡＧモ
   ジュールとトランスレーション・ルックアサイドデータ
   が格納されているＴＬＢデータメモリモジュールとによ
   って前記ＴＬＢを構成し、 キャッシュ・メモリ・インデックスデータが格納されて
   いるＴＡＧメモリモジュールとキャッシュデータが格納
   されているキャッシュデータメモリモジュールとでキャ
   ッシュを構成し、 前記ＴＡＧメモリモジュールを複数に分割し、前記キャ
   ッシュデータメモリモジュールを複数に分割し、 複数に分割されたＴＡＧメモリモジュールを、ＴＬＢ・
   ＴＡＧモジュールとＴＬＢデータメモリモジュールを中
   央にしてこのＴＬＢ・ＴＡＧモジュールとＴＬＢデータ
   メモリモジュールの配列方向の両側に配置し、 複数に分割されたキャッシュデータメモリモジュール
   を、前記複数に分割されたＴＡＧメモリモジュールの両
   側に分割して配置した半導体集積回路。
4. 【請求項４】ＴＬＢ・ＴＡＧモジュールとＴＬＢデータ
   メモリモジュールの配列方向の両側に分割して配置され
   たキャッシュ群のうちの一方の入出力回路とＴＬＢの入
   出回路とが向かい合うように配置した請求項３記載の半
   導体集積回路。