JP2001176281A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 フラッシュメモリの読み出しと書き込みを的
確かつ迅速に行えるフラッシュメモリ内蔵マイクロコン
ピュータを得る。 【解決手段】 複数のメモリセル５０からなるメモリブ
ロック５ａを備え、メモリセル５０のデータについてビ
ット線により読み出すものにおいて、メモリセル５０に
つきそれぞれ第１のビット線ｋ１と第２のビット線ｋ２
とを設け、複数のメモリセル５０の読み出し動作を同時
に行わせるようにした。
確かつ迅速に行えるフラッシュメモリ内蔵マイクロコン
ピュータを得る。 【解決手段】 複数のメモリセル５０からなるメモリブ
ロック５ａを備え、メモリセル５０のデータについてビ
ット線により読み出すものにおいて、メモリセル５０に
つきそれぞれ第１のビット線ｋ１と第２のビット線ｋ２
とを設け、複数のメモリセル５０の読み出し動作を同時
に行わせるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に書き換
え可能な不揮発性メモリであるフラッシュＥＰＲＯＭ等
のフラッシュメモリを内蔵したマイクロコンピュータに
関するものである。
え可能な不揮発性メモリであるフラッシュＥＰＲＯＭ等
のフラッシュメモリを内蔵したマイクロコンピュータに
関するものである。
【０００２】
【従来の技術】従来、マイクロコンピュータ内のフラッ
シュＥＰＲＯＭの書換を同じく内蔵されたＣＰＵで書き
換えを行うためには、書き換え用プログラムを格納され
ているフラッシュメモリの領域から、一旦、マイクロコ
ンピュータに内蔵されたＲＡＭ領域に転送して、ＲＡＭ
上でプログラムが実行される環境にしてから、フラッシ
ュメモリ領域を消去し、ＲＡＭ上で動作している書き換
え用プログラムのシーケンスによってフラッシュメモリ
領域にデータを書き込んでいた。このような手法では、
書換動作を行うたびにプログラムをＲＡＭに転送する必
要があり、効率がよくなかった。
シュＥＰＲＯＭの書換を同じく内蔵されたＣＰＵで書き
換えを行うためには、書き換え用プログラムを格納され
ているフラッシュメモリの領域から、一旦、マイクロコ
ンピュータに内蔵されたＲＡＭ領域に転送して、ＲＡＭ
上でプログラムが実行される環境にしてから、フラッシ
ュメモリ領域を消去し、ＲＡＭ上で動作している書き換
え用プログラムのシーケンスによってフラッシュメモリ
領域にデータを書き込んでいた。このような手法では、
書換動作を行うたびにプログラムをＲＡＭに転送する必
要があり、効率がよくなかった。
【０００３】この発明は、フラッシュメモリ領域の書き
換え用プログラムを直接実行しながらフラッシュメモリ
領域の書き換えを行えるようになされたものである。
換え用プログラムを直接実行しながらフラッシュメモリ
領域の書き換えを行えるようになされたものである。
【０００４】図４は、従来技術の回路構成を示すブロッ
ク図である。１つのメモリセル５０のドレイン側のビッ
ト線ｋ…がつながり、ゲートにはワード線ｉ，ｎ…、ソ
ース側にはソース線が接続されている。ソース線はブロ
ック毎に共通化されている。ワード線ｉ，ｎ…はデコー
ダ６でデコードされ読出し時には、１本だけ選択される
構成になっている。ビット線ｋ…はセレクタ１２につな
がりセレクタ１２で１本だけ選択される構成になってい
る。
ク図である。１つのメモリセル５０のドレイン側のビッ
ト線ｋ…がつながり、ゲートにはワード線ｉ，ｎ…、ソ
ース側にはソース線が接続されている。ソース線はブロ
ック毎に共通化されている。ワード線ｉ，ｎ…はデコー
ダ６でデコードされ読出し時には、１本だけ選択される
構成になっている。ビット線ｋ…はセレクタ１２につな
がりセレクタ１２で１本だけ選択される構成になってい
る。
【０００５】セレクタ１２からは、一方はセンスアンプ
１０につながり、メモリセル５０のデータが読み出され
る。もう一方は書き込みバッファ１１につながってお
り、書込み時にデータをメモリセル５０に伝える。セン
スアンプ１０でセンスされたデータはデータバスバッフ
ァ９を通してデータバスに出力される。これは１つのデ
ータバスについて述べたが通常データバスは複数ありそ
れぞれ同等の構成となっている。データバスには、ＣＰ
Ｕ２やＲＡＭ３がつながっており、データのやりとりが
行われる。
１０につながり、メモリセル５０のデータが読み出され
る。もう一方は書き込みバッファ１１につながってお
り、書込み時にデータをメモリセル５０に伝える。セン
スアンプ１０でセンスされたデータはデータバスバッフ
ァ９を通してデータバスに出力される。これは１つのデ
ータバスについて述べたが通常データバスは複数ありそ
れぞれ同等の構成となっている。データバスには、ＣＰ
Ｕ２やＲＡＭ３がつながっており、データのやりとりが
行われる。
【０００６】次に、動作について述べる。内蔵フラッシ
ュメモリ４の書き換えを行うためのフラッシュメモリ書
き換え用プログラムは、フラッシュメモリ４上に書き込
まれている。フラッシュメモリ４内の通常プログラムを
実行中に、フラッシュメモリ４の書き換えを行う場合に
は、まず、フラッシュメモリ４に格納された書き換え用
プログラムを読み出して、ＲＡＭ３に転送する。次に、
ＲＡＭ３上の書き換え用プログラムへジャンプし、ＲＡ
Ｍ３上の書き換え用プログラムによりフラッシュメモリ
４へのデータ書き込みを行う。書き込み終了後、フラッ
シュメモリ４上のプログラムにジャンプするか、または
リセット入力により、通常モードへ移行する。
ュメモリ４の書き換えを行うためのフラッシュメモリ書
き換え用プログラムは、フラッシュメモリ４上に書き込
まれている。フラッシュメモリ４内の通常プログラムを
実行中に、フラッシュメモリ４の書き換えを行う場合に
は、まず、フラッシュメモリ４に格納された書き換え用
プログラムを読み出して、ＲＡＭ３に転送する。次に、
ＲＡＭ３上の書き換え用プログラムへジャンプし、ＲＡ
Ｍ３上の書き換え用プログラムによりフラッシュメモリ
４へのデータ書き込みを行う。書き込み終了後、フラッ
シュメモリ４上のプログラムにジャンプするか、または
リセット入力により、通常モードへ移行する。
【０００７】
【発明が解決しようとする課題】上述の従来技術では、
フラッシュメモリの書き換えを行うときは、一旦、フラ
ッシュメモリに格納された書き換え用プログラムデータ
をＲＡＭに転送する必要があり、書き換えフローが複雑
になり、時間がかかっていた。
フラッシュメモリの書き換えを行うときは、一旦、フラ
ッシュメモリに格納された書き換え用プログラムデータ
をＲＡＭに転送する必要があり、書き換えフローが複雑
になり、時間がかかっていた。
【０００８】この発明は、このようなフラッシュメモリ
の読み出しと書き込みを的確かつ迅速に行えるフラッシ
ュメモリ内蔵マイクロコンピュータを得ようとするもの
である。
の読み出しと書き込みを的確かつ迅速に行えるフラッシ
ュメモリ内蔵マイクロコンピュータを得ようとするもの
である。
【０００９】
【課題を解決するための手段】第１の発明に係るフラッ
シュメモリ内蔵マイクロコンピュータでは、複数のメモ
リセルからなるメモリブロックを備え、前記メモリセル
についてアクセス動作を行うものにおいて、前記メモリ
セルに係るアクセス手段を複数設け、前記複数のメモリ
セルにおける異なるメモリセルへのアクセス動作を同時
に行わせるようにしたものである。
シュメモリ内蔵マイクロコンピュータでは、複数のメモ
リセルからなるメモリブロックを備え、前記メモリセル
についてアクセス動作を行うものにおいて、前記メモリ
セルに係るアクセス手段を複数設け、前記複数のメモリ
セルにおける異なるメモリセルへのアクセス動作を同時
に行わせるようにしたものである。
【００１０】第２の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、複数のメモリセルからなるメ
モリブロックを備え、前記メモリセルについてビット線
によりアクセス動作を行うものにおいて、前記メモリセ
ルにつきそれぞれ第１のビット線と第２のビット線とを
設け、前記複数のメモリセルにおける異なるメモリセル
へのアクセス動作を同時に行わせるようにしたものであ
る。
イクロコンピュータでは、複数のメモリセルからなるメ
モリブロックを備え、前記メモリセルについてビット線
によりアクセス動作を行うものにおいて、前記メモリセ
ルにつきそれぞれ第１のビット線と第２のビット線とを
設け、前記複数のメモリセルにおける異なるメモリセル
へのアクセス動作を同時に行わせるようにしたものであ
る。
【００１１】第３の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、第１および第２のビット線の
切替用として、導通時にメモリセルを第１のビット線に
接続する第１のセレクタトランジスタと、導通時にメモ
リセルを第２のビット線に接続する第２のセレクタトラ
ンジスタとを設け、前記複数のメモリセルにおける異な
るメモリセルへのアクセス動作を同時に行わせるように
したものである。
イクロコンピュータでは、第１および第２のビット線の
切替用として、導通時にメモリセルを第１のビット線に
接続する第１のセレクタトランジスタと、導通時にメモ
リセルを第２のビット線に接続する第２のセレクタトラ
ンジスタとを設け、前記複数のメモリセルにおける異な
るメモリセルへのアクセス動作を同時に行わせるように
したものである。
【００１２】第４の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、第１および第２のビット線を
別々のセンスアンプに接続し、セレクトトランジスタの
組み合わせにより同時に２つのメモリセルが読み出され
るようにしたものである。
イクロコンピュータでは、第１および第２のビット線を
別々のセンスアンプに接続し、セレクトトランジスタの
組み合わせにより同時に２つのメモリセルが読み出され
るようにしたものである。
【００１３】第５の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、一方のメモリセルを読み出し
ている時に、他方のメモリセルを書き換えることができ
るようにしたものである。
イクロコンピュータでは、一方のメモリセルを読み出し
ている時に、他方のメモリセルを書き換えることができ
るようにしたものである。
【００１４】第６の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、同じデータが書き込まれた複
数のメモリセルにつき別々のセンスアンプで読み出した
データを比較して、データが一致しているかどうか検出
する比較手段を設けたものである。
イクロコンピュータでは、同じデータが書き込まれた複
数のメモリセルにつき別々のセンスアンプで読み出した
データを比較して、データが一致しているかどうか検出
する比較手段を設けたものである。
【００１５】第７の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、別々のセンスアンプで読み出
したデータを各センスアンプに共通のＣＰＵで同時に読
み出せるようにしたものである。
イクロコンピュータでは、別々のセンスアンプで読み出
したデータを各センスアンプに共通のＣＰＵで同時に読
み出せるようにしたものである。
【００１６】第８の発明に係るフラッシュメモリ内蔵マ
イクロコンピュータでは、読み出すタイミングを半クロ
ックずらして同時にＯＮするセンスアンプの数を減らし
たものである。
イクロコンピュータでは、読み出すタイミングを半クロ
ックずらして同時にＯＮするセンスアンプの数を減らし
たものである。
【００１７】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１について説明する。 図１は、この
発明による実施の形態１における回路構成を示すブロッ
ク図である。
施の形態１を、図１について説明する。 図１は、この
発明による実施の形態１における回路構成を示すブロッ
ク図である。
【００１８】図において、１はマイクロコンピュータ、
２ａ，２ｂはＣＰＵ、３はＲＡＭ、４は内蔵フラッシュ
メモリ、５ａ，５ｂはデータバスブロック、６，７はデ
コーダ、８は制御回路、９は第１のデータバスバッフ
ァ、１０は第１のセンスアンプ、１１は書込みバッフ
ァ、１２は第１のセレクタ、１３は第２のセレクタ、１
４第２のセンスアンプ、１５ 第２のデータバスバッフ
ァ、５０はメモリセル、５１はセレクトトランジスタで
ある。
２ａ，２ｂはＣＰＵ、３はＲＡＭ、４は内蔵フラッシュ
メモリ、５ａ，５ｂはデータバスブロック、６，７はデ
コーダ、８は制御回路、９は第１のデータバスバッフ
ァ、１０は第１のセンスアンプ、１１は書込みバッフ
ァ、１２は第１のセレクタ、１３は第２のセレクタ、１
４第２のセンスアンプ、１５ 第２のデータバスバッフ
ァ、５０はメモリセル、５１はセレクトトランジスタで
ある。
【００１９】メモリセル５０のドレイン側が副ビット線
につながり、一方はセレクトトランジスタ５１を通って
第１の主ビット線ｋ１につながり、もう一方はセレクト
トランジスタ５２を通って第２の主ビット線ｋ２につな
がっている。第１の主ビット線ｋ１はセレクタ１２につ
ながり、第２の出力ビット線ｋ２はセレクタ１３につな
がっている。
につながり、一方はセレクトトランジスタ５１を通って
第１の主ビット線ｋ１につながり、もう一方はセレクト
トランジスタ５２を通って第２の主ビット線ｋ２につな
がっている。第１の主ビット線ｋ１はセレクタ１２につ
ながり、第２の出力ビット線ｋ２はセレクタ１３につな
がっている。
【００２０】セレクタ１２は、その一方端子がセンスア
ンプ１０につながり、メモリセル５０のデータが読み出
される。その他方端子は、書き込みバッファ１１につな
がっており、書込み時にデータをメモリセル５０に伝え
る。
ンプ１０につながり、メモリセル５０のデータが読み出
される。その他方端子は、書き込みバッファ１１につな
がっており、書込み時にデータをメモリセル５０に伝え
る。
【００２１】センスアンプ１０でセンスされたデータは
データバスバッファ９を通してデータバスに出力され
る。データバス１には、ＣＰＵ２やＲＡＭ３がつながっ
ており、データのやりとりが行われる。セレクタ１３か
らはセンスアンプ１４につながりメモリセル５０のデー
タが読み出される。
データバスバッファ９を通してデータバスに出力され
る。データバス１には、ＣＰＵ２やＲＡＭ３がつながっ
ており、データのやりとりが行われる。セレクタ１３か
らはセンスアンプ１４につながりメモリセル５０のデー
タが読み出される。
【００２２】センスアンプ１４でセンスされたデータは
データバスバッファ１５を通してデータバス（２）に出
力される。データバス（２）にはＣＰＵ（２）：２ｂが
接続されている。ここでは、１つのデータバスについて
述べたが、通常、データバスは複数ありそれぞれ同等の
構成になっている。
データバスバッファ１５を通してデータバス（２）に出
力される。データバス（２）にはＣＰＵ（２）：２ｂが
接続されている。ここでは、１つのデータバスについて
述べたが、通常、データバスは複数ありそれぞれ同等の
構成になっている。
【００２３】この実施の形態１では、１つのメモリセル
５０に２つのセレクトトランジスタ５１がつながってお
り消去ブロック（１）を構成する第１のブロック内のメ
モリセル５０を第１の出力ビット線ｋ１を通して読み出
している時に消去ブロック（２）を構成する第２のブロ
ックのメモリセル５０を第２の主ビット線ｋ２を通して
読み出すことができる構成となっている。それぞれの読
み出したデータは、データバスを通って独立したＣＰＵ
（１）：２ａおよびＣＰＵ（２）：２ｂに読み込まれ動
作させることができる。
５０に２つのセレクトトランジスタ５１がつながってお
り消去ブロック（１）を構成する第１のブロック内のメ
モリセル５０を第１の出力ビット線ｋ１を通して読み出
している時に消去ブロック（２）を構成する第２のブロ
ックのメモリセル５０を第２の主ビット線ｋ２を通して
読み出すことができる構成となっている。それぞれの読
み出したデータは、データバスを通って独立したＣＰＵ
（１）：２ａおよびＣＰＵ（２）：２ｂに読み込まれ動
作させることができる。
【００２４】ここで、第１の出力ビット線ｋ１および第
２の出力ビット線ｋ２は、それぞれ、複数のメモリセル
５０における異なるメモリセル５０への読み出し，書き
込み等のアクセス動作を並行して同時に行う読み出し／
書き込み手段としてのアクセス手段を構成する。
２の出力ビット線ｋ２は、それぞれ、複数のメモリセル
５０における異なるメモリセル５０への読み出し，書き
込み等のアクセス動作を並行して同時に行う読み出し／
書き込み手段としてのアクセス手段を構成する。
【００２５】そして、この実施の形態１では、一方のセ
レクタには、書き込みバッファ１１がついているので、
消去ブロック（２）を構成する第２のブロックにフラッ
シュの書換えプログラムをあらかじめ記憶させておいて
ＣＰＵ（２）：２ｂでプログラムを読み込み実行しなが
ら、消去ブロック（１）を構成する第１のブロックのメ
モリセルを消去して書換えるという動作をさせることが
できる。
レクタには、書き込みバッファ１１がついているので、
消去ブロック（２）を構成する第２のブロックにフラッ
シュの書換えプログラムをあらかじめ記憶させておいて
ＣＰＵ（２）：２ｂでプログラムを読み込み実行しなが
ら、消去ブロック（１）を構成する第１のブロックのメ
モリセルを消去して書換えるという動作をさせることが
できる。
【００２６】フラッシュメモリの基本動作は従来技術と
同様である。すなわち、内蔵フラッシュメモリ４の書き
換えを行うためのフラッシュメモリ書き換え用プログラ
ムは、フラッシュメモリ４上に書き込まれている。フラ
ッシュメモリ４内の通常プログラムを実行中に、フラッ
シュメモリ４の書き換えを行う場合には、まず、フラッ
シュメモリ４に格納された書き換え用プログラムを読み
出して、ＲＡＭ３に転送する。次に、ＲＡＭ３上の書き
換え用プログラムへジャンプし、ＲＡＭ３上の書き換え
用プログラムによりフラッシュメモリ４へのデータ書き
込みを行う。書き込み終了後、フラッシュメモリ４上の
プログラムにジャンプするか、またはリセット入力によ
り、通常モードへ移行する。
同様である。すなわち、内蔵フラッシュメモリ４の書き
換えを行うためのフラッシュメモリ書き換え用プログラ
ムは、フラッシュメモリ４上に書き込まれている。フラ
ッシュメモリ４内の通常プログラムを実行中に、フラッ
シュメモリ４の書き換えを行う場合には、まず、フラッ
シュメモリ４に格納された書き換え用プログラムを読み
出して、ＲＡＭ３に転送する。次に、ＲＡＭ３上の書き
換え用プログラムへジャンプし、ＲＡＭ３上の書き換え
用プログラムによりフラッシュメモリ４へのデータ書き
込みを行う。書き込み終了後、フラッシュメモリ４上の
プログラムにジャンプするか、またはリセット入力によ
り、通常モードへ移行する。
【００２７】実施の形態１の発明においては、一方のセ
レクタ１２には、書込みバッファ１１がついているの
で、消去ブロック（２）を構成する第２のブロックにフ
ラッシュの書換えプログラムをあらかじめ記憶させてお
いてＣＰＵ（２）：２ｂでプログラムを読み込み実行し
ながら、消去ブロック（１）を構成する第１のブロック
のメモリセル５０を消去して書換えるという動作をさせ
ることができ、書換えトータル時間の短縮効果がある。
レクタ１２には、書込みバッファ１１がついているの
で、消去ブロック（２）を構成する第２のブロックにフ
ラッシュの書換えプログラムをあらかじめ記憶させてお
いてＣＰＵ（２）：２ｂでプログラムを読み込み実行し
ながら、消去ブロック（１）を構成する第１のブロック
のメモリセル５０を消去して書換えるという動作をさせ
ることができ、書換えトータル時間の短縮効果がある。
【００２８】この発明による実施の形態１によれば、複
数のメモリセル５０からなるメモリブロック５ａ，５ｂ
…を備え、前記複数のメモリセル５０について、前記複
数のメモリセル５０における異なるメモリセルへの読み
出し，書き込み等のアクセス動作を並行して同時に行う
読み出し／書き込み手段としてのアクセス手段を複数設
けたものであって、前記メモリセル５０につきそれぞれ
第１のビット線ｋ１と第２のビット線ｋ２とを設けると
ともに、第１および第２のビットｋ１，ｋ２線の切替用
として、導通時にメモリセル５０を第１のビット線ｋ１
に接続する第１のセレクタトランジスタ５１と、導通時
にメモリセル５０を第２のビットｋ２線に接続する第２
のセレクタトランジスタ５１とを設けたので、フラッシ
ュメモリの読み出しと書き込みを的確かつ迅速に行える
フラッシュメモリ内蔵マイクロコンピュータを得ること
ができる。
数のメモリセル５０からなるメモリブロック５ａ，５ｂ
…を備え、前記複数のメモリセル５０について、前記複
数のメモリセル５０における異なるメモリセルへの読み
出し，書き込み等のアクセス動作を並行して同時に行う
読み出し／書き込み手段としてのアクセス手段を複数設
けたものであって、前記メモリセル５０につきそれぞれ
第１のビット線ｋ１と第２のビット線ｋ２とを設けると
ともに、第１および第２のビットｋ１，ｋ２線の切替用
として、導通時にメモリセル５０を第１のビット線ｋ１
に接続する第１のセレクタトランジスタ５１と、導通時
にメモリセル５０を第２のビットｋ２線に接続する第２
のセレクタトランジスタ５１とを設けたので、フラッシ
ュメモリの読み出しと書き込みを的確かつ迅速に行える
フラッシュメモリ内蔵マイクロコンピュータを得ること
ができる。
【００２９】また、この発明による実施の形態１によれ
ば、第１および第２のビット線ｋ１，ｋ２を別々のセン
スアンプ１０，１４に接続し、セレクトトランジスタ５
１の組み合わせにより同時に２つのメモリセル５０が読
み出されるようにしたので、同時に２つのメモリセルを
読み出すことにより、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
ば、第１および第２のビット線ｋ１，ｋ２を別々のセン
スアンプ１０，１４に接続し、セレクトトランジスタ５
１の組み合わせにより同時に２つのメモリセル５０が読
み出されるようにしたので、同時に２つのメモリセルを
読み出すことにより、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
【００３０】さらに、この発明による実施の形態１によ
れば、一方のメモリセル５０を読み出している時に、他
方のメモリセル５０を書き換えることができるようにし
たので、一方のメモリセルを読み出している時に、他方
のメモリセルを書き換えることにより、フラッシュメモ
リの書き換えを的確かつ迅速に行えるフラッシュメモリ
内蔵マイクロコンピュータを得ることができる。
れば、一方のメモリセル５０を読み出している時に、他
方のメモリセル５０を書き換えることができるようにし
たので、一方のメモリセルを読み出している時に、他方
のメモリセルを書き換えることにより、フラッシュメモ
リの書き換えを的確かつ迅速に行えるフラッシュメモリ
内蔵マイクロコンピュータを得ることができる。
【００３１】実施の形態２．この発明による実施の形態
２を、図２について説明する。図２は、実施の形態２に
おける回路構成を示すブロック図である。
２を、図２について説明する。図２は、実施の形態２に
おける回路構成を示すブロック図である。
【００３２】図において、４は内蔵フラッシュメモリ、
９は第１のデータバスバッファ、１０は第１のセンスア
ンプ、１１は書込みバッファ、１２は第１のセレクタ、
１３は第２のセレクタ、１４ 第２のセンスアンプ、１
５ 第２のデータバスバッファ、１６は比較手段を構成
する比較器としてのＥＸＯＲゲートである。
９は第１のデータバスバッファ、１０は第１のセンスア
ンプ、１１は書込みバッファ、１２は第１のセレクタ、
１３は第２のセレクタ、１４ 第２のセンスアンプ、１
５ 第２のデータバスバッファ、１６は比較手段を構成
する比較器としてのＥＸＯＲゲートである。
【００３３】この実施の形態２では、実施の形態１のフ
ラッシュメモリの構成を各センスアンプの出力を比較器
であるＥＸＯＲゲート１６に接続している。第１のブロ
ックと第２のブロックに同じデータを記憶させておき、
同時にデータを読出しＥＸＯＲゲート１６でデータを比
較して正しいかどうかを判断させる。もし、誤っていた
ら、データバスバッファ９から出力されるデータを訂正
してデータバスに出力させる。
ラッシュメモリの構成を各センスアンプの出力を比較器
であるＥＸＯＲゲート１６に接続している。第１のブロ
ックと第２のブロックに同じデータを記憶させておき、
同時にデータを読出しＥＸＯＲゲート１６でデータを比
較して正しいかどうかを判断させる。もし、誤っていた
ら、データバスバッファ９から出力されるデータを訂正
してデータバスに出力させる。
【００３４】実施の形態２の発明においては、データの
誤りを検出し訂正することができるのでデータの信頼性
を高める効果がある。
誤りを検出し訂正することができるのでデータの信頼性
を高める効果がある。
【００３５】この発明による実施の形態２によれば、同
じデータが書き込まれた複数のメモリセル５０につき別
々のセンスアンプ１０，１４で読み出したデータを比較
して、データが一致しているかどうか検出するＥＸＯＲ
ゲート１６からなる比較手段を設けたので、フラッシュ
メモリの読み出しと書き込みを的確かつ迅速に行えると
ともに、データの信頼性を向上できるフラッシュメモリ
内蔵マイクロコンピュータを得ることができる。
じデータが書き込まれた複数のメモリセル５０につき別
々のセンスアンプ１０，１４で読み出したデータを比較
して、データが一致しているかどうか検出するＥＸＯＲ
ゲート１６からなる比較手段を設けたので、フラッシュ
メモリの読み出しと書き込みを的確かつ迅速に行えると
ともに、データの信頼性を向上できるフラッシュメモリ
内蔵マイクロコンピュータを得ることができる。
【００３６】実施の形態３．この発明による実施の形態
３を、図３について説明する。図３は、実施の形態３に
おける回路構成を示すブロック図である。
３を、図３について説明する。図３は、実施の形態３に
おける回路構成を示すブロック図である。
【００３７】図において、２はＣＰＵ、３はＲＡＭ、４
は内蔵フラッシュメモリ、５ａはデータバスブロック、
９は第１のデータバスバッファ、１０は第１のセンスア
ンプ、１１は書込みバッファ、１２は第１のセレクタ、
１３は第２のセレクタ、１４第２のセンスアンプ、１５
第２のデータバスバッファである。
は内蔵フラッシュメモリ、５ａはデータバスブロック、
９は第１のデータバスバッファ、１０は第１のセンスア
ンプ、１１は書込みバッファ、１２は第１のセレクタ、
１３は第２のセレクタ、１４第２のセンスアンプ、１５
第２のデータバスバッファである。
【００３８】この実施の形態３においては、実施の形態
１のフラッシュメモリの構成で、実施の形態１では各読
み出したデータは、各々独立したＣＰＵにデータを読み
込ませていたが、１つのＣＰＵにデータバスのバス幅を
２倍にして読み込ませるようにする。
１のフラッシュメモリの構成で、実施の形態１では各読
み出したデータは、各々独立したＣＰＵにデータを読み
込ませていたが、１つのＣＰＵにデータバスのバス幅を
２倍にして読み込ませるようにする。
【００３９】実施の形態３の発明においては、１度にＣ
ＰＵに取り込めるデータ量が倍になるので高速化の効果
がある。
ＰＵに取り込めるデータ量が倍になるので高速化の効果
がある。
【００４０】この発明による実施の形態３によれば、別
々のセンスアンプ１０，１４で読み出したデータを各セ
ンスアンプ１０，１４に共通のＣＰＵ２で同時に読み出
せるようにしたので、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるとともに、高速性を確保
できるフラッシュメモリ内蔵マイクロコンピュータを得
ることができる。
々のセンスアンプ１０，１４で読み出したデータを各セ
ンスアンプ１０，１４に共通のＣＰＵ２で同時に読み出
せるようにしたので、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるとともに、高速性を確保
できるフラッシュメモリ内蔵マイクロコンピュータを得
ることができる。
【００４１】実施の形態４．この発明による実施の形態
４を、図４および図５について説明する。図４は、実施
の形態４における回路構成を示すブロック図である。図
５は、実施の形態４における動作タイミングチャート図
である。
４を、図４および図５について説明する。図４は、実施
の形態４における回路構成を示すブロック図である。図
５は、実施の形態４における動作タイミングチャート図
である。
【００４２】図において、２はＣＰＵ、３はＲＡＭ、４
は内蔵フラッシュメモリ、５ａはデータバスブロック、
８は制御回路、９は第１のデータバスバッファ、１０は
第１のセンスアンプ、１１は書込みバッファ、１２は第
１のセレクタ、１３は第２のセレクタ、１４ 第２のセ
ンスアンプ、１５ 第２のデータバスバッファである。
は内蔵フラッシュメモリ、５ａはデータバスブロック、
８は制御回路、９は第１のデータバスバッファ、１０は
第１のセンスアンプ、１１は書込みバッファ、１２は第
１のセレクタ、１３は第２のセレクタ、１４ 第２のセ
ンスアンプ、１５ 第２のデータバスバッファである。
【００４３】実施の形態３のフラッシュメモリの構成
で、実施の形態３では、同時にセンスアンプをＯＮさせ
ていたが、同時センスアンプを動作させると電源からＧ
ＮＤへトランジスタのスイッチングにより貫通電流が流
れるため消費電流が増える。この実施の形態４では、消
費電流を減らしたい場合に第２のセンスアンプ１４のＯ
Ｎするタイミングを半クロックずらす制御回路８を設け
る。
で、実施の形態３では、同時にセンスアンプをＯＮさせ
ていたが、同時センスアンプを動作させると電源からＧ
ＮＤへトランジスタのスイッチングにより貫通電流が流
れるため消費電流が増える。この実施の形態４では、消
費電流を減らしたい場合に第２のセンスアンプ１４のＯ
Ｎするタイミングを半クロックずらす制御回路８を設け
る。
【００４４】実施の形態４の発明においては、高速にデ
ータの取り込みをしながら消費電流を低減できる効果が
ある。
ータの取り込みをしながら消費電流を低減できる効果が
ある。
【００４５】この発明による実施の形態４によれば、読
み出すタイミングを半クロックずらして同時にＯＮする
センスアンプ１０，１４の数を減らしたので、フラッシ
ュメモリの読み出しと書き込みを的確かつ迅速に行える
とともに、高速にデータの取り込みをしながら消費電流
を低減できるフラッシュメモリ内蔵マイクロコンピュー
タを得ることができる。
み出すタイミングを半クロックずらして同時にＯＮする
センスアンプ１０，１４の数を減らしたので、フラッシ
ュメモリの読み出しと書き込みを的確かつ迅速に行える
とともに、高速にデータの取り込みをしながら消費電流
を低減できるフラッシュメモリ内蔵マイクロコンピュー
タを得ることができる。
【００４６】
【発明の効果】第１の発明によれば、複数のメモリセル
からなるメモリブロックを備え、前記メモリセルについ
てアクセス動作を行うものにおいて、前記メモリセルに
係るアクセス手段を複数設け、前記複数のメモリセルに
おける異なるメモリセルへのアクセス動作を同時に行わ
せるようにしたので、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
からなるメモリブロックを備え、前記メモリセルについ
てアクセス動作を行うものにおいて、前記メモリセルに
係るアクセス手段を複数設け、前記複数のメモリセルに
おける異なるメモリセルへのアクセス動作を同時に行わ
せるようにしたので、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
【００４７】第２の発明によれば、複数のメモリセルか
らなるメモリブロックを備え、前記メモリセルについて
ビット線によりアクセス動作を行うものにおいて、前記
メモリセルにつきそれぞれ第１のビット線と第２のビッ
ト線とを設け、前記複数のメモリセルにおける異なるメ
モリセルへのアクセス動作を同時に行わせるようにした
ので、各メモリセルに設けた第１および第２のビット線
により、フラッシュメモリの読み出しと書き込みを的確
かつ迅速に行えるフラッシュメモリ内蔵マイクロコンピ
ュータを得ることができる。
らなるメモリブロックを備え、前記メモリセルについて
ビット線によりアクセス動作を行うものにおいて、前記
メモリセルにつきそれぞれ第１のビット線と第２のビッ
ト線とを設け、前記複数のメモリセルにおける異なるメ
モリセルへのアクセス動作を同時に行わせるようにした
ので、各メモリセルに設けた第１および第２のビット線
により、フラッシュメモリの読み出しと書き込みを的確
かつ迅速に行えるフラッシュメモリ内蔵マイクロコンピ
ュータを得ることができる。
【００４８】第３の発明によれば、第１および第２のビ
ット線の切替用として、導通時にメモリセルを第１のビ
ット線に接続する第１のセレクタトランジスタと、導通
時にメモリセルを第２のビット線に接続する第２のセレ
クタトランジスタとを設け、前記複数のメモリセルにお
ける異なるメモリセルへのアクセス動作を同時に行わせ
るようにしたので、第１および第２のビット線の切替を
確実に行うことにより、フラッシュメモリの読み出しと
書き込みを的確かつ迅速に行えるフラッシュメモリ内蔵
マイクロコンピュータを得ることができる。
ット線の切替用として、導通時にメモリセルを第１のビ
ット線に接続する第１のセレクタトランジスタと、導通
時にメモリセルを第２のビット線に接続する第２のセレ
クタトランジスタとを設け、前記複数のメモリセルにお
ける異なるメモリセルへのアクセス動作を同時に行わせ
るようにしたので、第１および第２のビット線の切替を
確実に行うことにより、フラッシュメモリの読み出しと
書き込みを的確かつ迅速に行えるフラッシュメモリ内蔵
マイクロコンピュータを得ることができる。
【００４９】第４の発明によれば、第１および第２のビ
ット線を別々のセンスアンプに接続し、セレクトトラン
ジスタの組み合わせにより同時に２つのメモリセルが読
み出されるようにしたので、同時に２つのメモリセルを
読み出すことにより、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
ット線を別々のセンスアンプに接続し、セレクトトラン
ジスタの組み合わせにより同時に２つのメモリセルが読
み出されるようにしたので、同時に２つのメモリセルを
読み出すことにより、フラッシュメモリの読み出しと書
き込みを的確かつ迅速に行えるフラッシュメモリ内蔵マ
イクロコンピュータを得ることができる。
【００５０】第５の発明によれば、一方のメモリセルを
読み出している時に、他方のメモリセルを書き換えるこ
とができるようにしたので、一方のメモリセルを読み出
している時に、他方のメモリセルを書き換えることによ
り、フラッシュメモリの読み出しと書き込みを的確かつ
迅速に行えるフラッシュメモリ内蔵マイクロコンピュー
タを得ることができる。
読み出している時に、他方のメモリセルを書き換えるこ
とができるようにしたので、一方のメモリセルを読み出
している時に、他方のメモリセルを書き換えることによ
り、フラッシュメモリの読み出しと書き込みを的確かつ
迅速に行えるフラッシュメモリ内蔵マイクロコンピュー
タを得ることができる。
【００５１】第６の発明によれば、同じデータが書き込
まれた複数のメモリセルにつき別々のセンスアンプで読
み出したデータを比較して、データが一致しているかど
うか検出する比較手段を設けたので、フラッシュメモリ
の読み出しと書き込みを的確かつ迅速に行えるととも
に、データの信頼性を向上できるフラッシュメモリ内蔵
マイクロコンピュータを得ることができる。
まれた複数のメモリセルにつき別々のセンスアンプで読
み出したデータを比較して、データが一致しているかど
うか検出する比較手段を設けたので、フラッシュメモリ
の読み出しと書き込みを的確かつ迅速に行えるととも
に、データの信頼性を向上できるフラッシュメモリ内蔵
マイクロコンピュータを得ることができる。
【００５２】第７の発明によれば、別々のセンスアンプ
で読み出したデータを各センスアンプに共通のＣＰＵで
同時に読み出せるようにしたので、フラッシュメモリの
読み出しと書き込みを的確かつ迅速に行えるとともに、
高速性を確保できるフラッシュメモリ内蔵マイクロコン
ピュータを得ることができる。
で読み出したデータを各センスアンプに共通のＣＰＵで
同時に読み出せるようにしたので、フラッシュメモリの
読み出しと書き込みを的確かつ迅速に行えるとともに、
高速性を確保できるフラッシュメモリ内蔵マイクロコン
ピュータを得ることができる。
【００５３】第８の発明によれば、読み出すタイミング
を半クロックずらして同時にＯＮするセンスアンプの数
を減らしたので、フラッシュメモリの読み出しと書き込
みを的確かつ迅速に行えるとともに、高速にデータの取
り込みをしながら消費電流を低減できるフラッシュメモ
リ内蔵マイクロコンピュータを得ることができる。
を半クロックずらして同時にＯＮするセンスアンプの数
を減らしたので、フラッシュメモリの読み出しと書き込
みを的確かつ迅速に行えるとともに、高速にデータの取
り込みをしながら消費電流を低減できるフラッシュメモ
リ内蔵マイクロコンピュータを得ることができる。
【図１】 従来の技術を示す構成図である。
【図２】 実施の形態１を示す構成図である。
【図３】 実施の形態２を示す構成図である。
【図４】 実施の形態３を示す構成図である。
【図５】 実施の形態４を示す構成図である。
【図６】 実施の形態４の動作タイミングチャート図で
ある。
ある。
１ マイクロコンピュータ、２ ＣＰＵ、３ ＲＡＭ
４ フラッシュメモリ、５ データバスブロック、６
デコーダ、７ デコーダ、８ 制御回路、９データバス
バッファ、１０ センスアンプ、１１ 書込みバッフ
ァ、１２ セレクタ、１３ 第２のセレクタ、１４ 第
２のセンスアンプ、１５ 第２のデータバスバッファ、
１６ 比較器（ＥＸＯＲ素子）、５０ メモリセル、５
１ セレクトトランジスタ。
４ フラッシュメモリ、５ データバスブロック、６
デコーダ、７ デコーダ、８ 制御回路、９データバス
バッファ、１０ センスアンプ、１１ 書込みバッフ
ァ、１２ セレクタ、１３ 第２のセレクタ、１４ 第
２のセンスアンプ、１５ 第２のデータバスバッファ、
１６ 比較器（ＥＸＯＲ素子）、５０ メモリセル、５
１ セレクトトランジスタ。
Claims (8)
- 【請求項１】 複数のメモリセルからなるメモリブロッ
クを備え、前記メモリセルについてアクセス動作を行う
ものにおいて、前記メモリセルに係るアクセス手段を複
数設け、前記複数のメモリセルにおける異なるメモリセ
ルへのアクセス動作を同時に行わせるようにしたことを
特徴とするフラッシュメモリ内蔵マイクロコンピュー
タ。 - 【請求項２】 複数のメモリセルからなるメモリブロッ
クを備え、前記メモリセルについてビット線によりアク
セス動作を行うものにおいて、前記メモリセルにつきそ
れぞれ第１のビット線と第２のビット線とを設け、前記
複数のメモリセルにおける異なるメモリセルへのアクセ
ス動作を同時に行わせるようにしたことを特徴とするフ
ラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項３】 第１および第２のビット線の切替用とし
て、導通時にメモリセルを第１のビット線に接続する第
１のセレクタトランジスタと、導通時にメモリセルを第
２のビット線に接続する第２のセレクタトランジスタと
を設け、前記複数のメモリセルにおける異なるメモリセ
ルへのアクセス動作を同時に行わせるようにしたことを
特徴とする請求項２に記載のフラッシュメモリ内蔵マイ
クロコンピュータ。 - 【請求項４】 第１および第２のビット線を別々のセン
スアンプに接続し、セレクトトランジスタの組み合わせ
により同時に２つのメモリセルが読み出されるようにし
たことを特徴とする請求項３に記載のフラッシュメモリ
内蔵マイクロコンピュータ。 - 【請求項５】 一方のメモリセルを読み出している時
に、他方のメモリセルを書き換えることができるように
したことを特徴とする請求項１ないし請求項４のいずれ
かに記載のフラッシュメモリ内蔵マイクロコンピュー
タ。 - 【請求項６】 同じデータが書き込まれた複数のメモリ
セルにつき別々のセンスアンプで読み出したデータを比
較して、データが一致しているかどうか検出する比較手
段を設けたことを特徴とする請求項１ないし請求項４の
いずれかに記載のフラッシュメモリ内蔵マイクロコンピ
ュータ。 - 【請求項７】 別々のセンスアンプで読み出したデータ
を各センスアンプに共通のＣＰＵで同時に読み出せるよ
うにしたことを特徴とする請求項１ないし請求項４のい
ずれかに記載のフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項８】 読み出すタイミングを半クロックずらし
て同時にＯＮするセンスアンプの数を減らしたことを特
徴とする請求項７に記載のフラッシュメモリ内蔵マイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35269099A JP2001176281A (ja) | 1999-12-13 | 1999-12-13 | フラッシュメモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35269099A JP2001176281A (ja) | 1999-12-13 | 1999-12-13 | フラッシュメモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176281A true JP2001176281A (ja) | 2001-06-29 |
Family
ID=18425777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35269099A Pending JP2001176281A (ja) | 1999-12-13 | 1999-12-13 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176281A (ja) |
-
1999
- 1999-12-13 JP JP35269099A patent/JP2001176281A/ja active Pending
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