JP2001155902A - Chip resistor and its manufacturing method - Google Patents
Chip resistor and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップ抵抗器、チ
ップ抵抗器の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip resistor and a method for manufacturing a chip resistor.
【０００２】[0002]
【従来の技術】近年、電子機器の軽薄短小化に伴ってチ
ップ抵抗器を始めとするチップ型電子部品が多く使用さ
れている。また、そのような軽薄短小化された電子機器
において高性能化、多機能化が進められ、チップ型電子
部品に求められる品質もより高度なものとなっている。2. Description of the Related Art In recent years, chip-type electronic components such as chip resistors have been widely used as electronic devices have become lighter and smaller. In addition, the performance and multifunctionality of such light and thin electronic devices have been enhanced, and the quality required for chip-type electronic components has become higher.
【０００３】とりわけ、チップ抵抗器における抵抗温度
係数（ＴＣＲ：ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉ
ｃｉｅｎｔ ｏｆ ｒｅｓｉｓｔａｎｃｅ，以下「ＴＣ
Ｒ」という）に求められる要求精度は厳しいものとなっ
て、ＴＣＲの許容範囲は小さくなっている。In particular, the temperature coefficient of resistance (TCR) of a chip resistor is known.
client of resistance, hereafter “TC
R "), the required accuracy is strict, and the allowable range of TCR is small.
【０００４】ここで、従来におけるチップ抵抗器Ｂは、
図４、図５に示すように構成され、絶縁基板１１０と、
電極部１２０と、抵抗層１３０と、保護層１５０とを有
している。Here, the conventional chip resistor B is
4 and 5, an insulating substrate 110,
It has an electrode section 120, a resistance layer 130, and a protective layer 150.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記Ｔ
ＣＲは、厚膜抵抗材料の性質、上面電極材料の性質、焼
成温度、焼成雰囲気などの多様な条件に影響されるもの
である。そのため、上記ＴＣＲに求められる要求精度を
向上させることは困難であった。また、それらの厚膜抵
抗材料の性質、上面電極材料の性質、焼成温度、焼成雰
囲気などの条件は、チップ抵抗器の製造過程において少
なからずばらつくものであるため、各条件の組み合わせ
によってはそのばらつきが積み重なって、所望のＴＣＲ
からずれてしまう場合が想定される。すなわち、図４、
図５に示すような構成のチップ抵抗器では、ＴＣＲを調
整することはできない。However, the above T
CR is affected by various conditions such as the properties of the thick-film resistance material, the properties of the top electrode material, the firing temperature, and the firing atmosphere. Therefore, it has been difficult to improve the required accuracy required for the TCR. In addition, the conditions such as the properties of the thick-film resistance material, the properties of the top electrode material, the firing temperature, and the firing atmosphere vary a little in the manufacturing process of the chip resistor, and therefore vary depending on the combination of the conditions. Are stacked and the desired TCR
It is assumed that it deviates from the above. That is, FIG.
The TCR cannot be adjusted with the chip resistor having the configuration shown in FIG.
【０００６】特に、チップ抵抗器の場合、上述したよう
にＴＣＲの許容範囲は小さく設定されているため、その
ようなＴＣＲのずれによって、多量の不良品が生じて歩
留まりが悪化する虞があった。そのため、ＴＣＲを高精
度に制御することができるチップ抵抗器の製品化が要望
されていた。In particular, in the case of a chip resistor, since the allowable range of the TCR is set to be small as described above, such a deviation of the TCR may cause a large number of defective products to deteriorate the yield. . Therefore, commercialization of a chip resistor capable of controlling the TCR with high precision has been demanded.
【０００７】そこで、本発明は、ＴＣＲを高精度に制御
しえて、ＴＣＲを許容範囲内に収めることができるため
チップ抵抗器の歩留まりを向上させることができるチッ
プ抵抗器、チップ抵抗器の製造方法を提供することを目
的とする。Therefore, the present invention provides a chip resistor and a method of manufacturing a chip resistor which can control the TCR with high accuracy and can keep the TCR within an allowable range, thereby improving the yield of the chip resistor. The purpose is to provide.
【０００８】[0008]
【課題を解決するための手段】本発明は上記問題点を解
決するために創作されたものであって、第１には、絶縁
基板と、該絶縁基板上に設けられた上面電極層と、該上
面電極層に接続された抵抗層と、を有するチップ抵抗器
であって、抵抗温度係数の異なる複数の抵抗層を有する
ことを特徴とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. First, an insulating substrate, an upper electrode layer provided on the insulating substrate, And a resistor layer connected to the upper electrode layer, comprising: a plurality of resistor layers having different temperature coefficients of resistance.
【０００９】上記第１の構成のチップ抵抗器において
は、抵抗温度係数の異なる複数の抵抗層が設けられてい
るので、各抵抗層の抵抗値の割合を調整することによっ
て、チップ抵抗器全体の合成抵抗温度係数を所望の値と
なるように高精度に制御することができる。そのため、
抵抗温度係数のずれによって多量の不良品が生じて歩留
まりが悪化するのを防止することが可能になる。In the chip resistor of the first configuration, since a plurality of resistance layers having different resistance temperature coefficients are provided, by adjusting the ratio of the resistance value of each resistance layer, the entire chip resistor can be adjusted. The composite resistance temperature coefficient can be controlled with high accuracy so as to be a desired value. for that reason,
It is possible to prevent the yield from deteriorating due to a large number of defective products due to the deviation of the temperature coefficient of resistance.
【００１０】また、第２には、上記第１の構成におい
て、抵抗温度係数の異なる複数の上記抵抗層が、直列に
接続されていることを特徴とする。また、第３には、上
記第１又は第２の構成において、絶縁基板の端部に設け
られた２つの第１上面電極層と、該絶縁基板の略中央位
置に設けられた１つの第２上面電極層とが設けられ、該
第１上面電極層の一方と該第２上面電極層間に設けられ
た第１抵抗層と、該第１上面電極層の他方と該第２上面
電極層間に設けられた第２抵抗層とが設けられているこ
とを特徴とする。Second, in the first configuration, a plurality of the resistance layers having different temperature coefficients of resistance are connected in series. Thirdly, in the first or second configuration, two first upper electrode layers provided at an end of the insulating substrate and one second upper electrode layer provided at a substantially central position of the insulating substrate. An upper electrode layer; a first resistance layer provided between one of the first upper electrode layers and the second upper electrode layer; and a first resistor layer provided between the other of the first upper electrode layer and the second upper electrode layer. And a second resistance layer provided.
【００１１】また、第４には、上記第１から第３までの
いずれかの構成において、上記抵抗層に、抵抗値及び合
成抵抗温度係数を調整すべくトリミングが施されている
ことを特徴とする。Fourthly, in any one of the first to third configurations, the resistance layer is trimmed to adjust a resistance value and a combined resistance temperature coefficient. I do.
【００１２】また、第５には、絶縁基板と、該絶縁基板
上に設けられた上面電極層と、該上面電極層に接続され
た抵抗層と、を有するチップ抵抗器の製造方法であっ
て、抵抗温度係数の異なる複数の抵抗層を絶縁基板上に
形成する抵抗層形成工程と、設けられた複数の抵抗層の
抵抗温度係数を測定する測定工程と、該測定工程におけ
る測定結果に応じて、合成抵抗温度係数を調整する調整
工程と、を有することを特徴とする。よって、チップ抵
抗器全体の合成抵抗温度係数を所望の値となるように高
精度に制御することができ、そのため、抵抗温度係数の
ずれによって多量の不良品が生じて歩留まりが悪化する
のを防止することが可能になる。Fifthly, there is provided a method of manufacturing a chip resistor comprising an insulating substrate, an upper electrode layer provided on the insulating substrate, and a resistance layer connected to the upper electrode layer. A resistance layer forming step of forming a plurality of resistance layers having different resistance temperature coefficients on an insulating substrate, a measurement step of measuring a resistance temperature coefficient of the provided plurality of resistance layers, and a measurement result in the measurement step. Adjusting the combined temperature coefficient of resistance. Therefore, the combined resistance temperature coefficient of the entire chip resistor can be controlled with high accuracy so as to be a desired value, thereby preventing a large number of defective products from being generated due to the deviation of the resistance temperature coefficient and deteriorating the yield. It becomes possible to do.
【００１３】また、第６には、上記第５の構成におい
て、上記調整工程において、合成抵抗温度係数ととも
に、合成抵抗値についても調整することを特徴とする。A sixth feature is that, in the fifth configuration, in the adjusting step, the combined resistance value is adjusted together with the combined resistance temperature coefficient.
【００１４】また、第７には、上記第５又は第６の構成
において、上記調整工程における調整が、トリミングに
より行われることを特徴とする。A seventh feature is that, in the fifth or sixth configuration, the adjustment in the adjustment step is performed by trimming.
【００１５】[0015]
【発明の実施の形態】本発明の実施の形態としての実施
例を図面を利用して説明する。本発明に基づくチップ抵
抗器Ａは、図１に示されるように、絶縁基板１０と、電
極部２０と、抵抗層３０、４０と、保護層５０とを有し
ている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, a chip resistor A according to the present invention includes an insulating substrate 10, an electrode unit 20, resistance layers 30, 40, and a protection layer 50.
【００１６】上記絶縁基板１０は、主に絶縁体であるア
ルミナで構成された直方体形状を呈しており、チップ抵
抗器Ａのベース部材となっている。The insulating substrate 10 has a rectangular parallelepiped shape mainly made of alumina which is an insulator, and serves as a base member of the chip resistor A.
【００１７】また、上記電極部２０は、左右に一対設け
られており、図１（ａ）に示すように、上面電極層２２
ａ、２２ｂ、２２ｃと、側面電極層２４と、メッキ層２
６とを有している。The electrode portions 20 are provided in a pair on the left and right sides, and as shown in FIG.
a, 22b, 22c, side electrode layer 24, plating layer 2
6.
【００１８】ここで、３つの上面電極層２２ａ、２２
ｂ、２２ｃのうち、上面電極層２２ａと上面電極層２２
ｂとは上記絶縁基板１０上の端部の対象位置に対向して
設けられており、また、上面電極層２２ｃは、絶縁基板
１０の略中央位置、すなわち、該上面電極層２２ａと上
面電極層２２ｂ間の中間位置に設けられている。この上
面電極層２２ａ、２２ｂ、２２ｃは、通常銀系厚膜によ
り形成されている。この上面電極層２２ａ、２２ｂは、
上記第１上面電極層として機能し、また、上面電極層２
２ｃは、第２上面電極層として機能する。Here, the three upper electrode layers 22a, 22
b and 22c, the upper electrode layer 22a and the upper electrode layer 22
b is provided to face the target position of the end on the insulating substrate 10, and the upper electrode layer 22 c is located substantially at the center of the insulating substrate 10, that is, the upper electrode layer 22 a and the upper electrode layer 22 a It is provided at an intermediate position between 22b. The upper electrode layers 22a, 22b, 22c are usually formed of a silver-based thick film. The upper electrode layers 22a and 22b are
The upper surface electrode layer 2 functions as the first upper surface electrode layer.
2c functions as a second upper electrode layer.
【００１９】また、上記側面電極層２４は、上記上面電
極層２２ａ、２２ｂの一部と、上記絶縁基板１０の側面
と、上記絶縁基板１０の下面の一部とを覆っている。こ
の側面電極層２４は、銀系厚膜又は樹脂・銀系厚膜によ
り形成されている。The side electrode layer 24 covers part of the upper electrode layers 22a and 22b, the side surface of the insulating substrate 10, and part of the lower surface of the insulating substrate 10. This side electrode layer 24 is formed of a silver-based thick film or a resin / silver-based thick film.
【００２０】また、上記メッキ層２６は、ニッケルメッ
キ層２７とハンダメッキ層２８とを有し、上記ニッケル
メッキ層２７は、上記側面電極層２４及び上面電極層２
２の一部の上に略均一の膜厚で設けられ、電気メッキに
より施されている。このニッケルメッキ層２７は、側面
電極層２４及び上面電極層２２の部品ハンダ付け時のハ
ンダへの溶出を防止するために設けられた層であり、ニ
ッケル以外に銅が用いられることもある。さらに、上記
ハンダメッキ層２８は、上記ニッケルメッキ層２７の上
に略均一の膜厚で設けられ、電気メッキにより施されて
いる。このハンダメッキ層２８は、該チップ抵抗器Ａの
はんだ付けを良好とするための層であり、はんだ以外に
錫が用いられることがある。Further, the plating layer 26 has a nickel plating layer 27 and a solder plating layer 28, and the nickel plating layer 27 is composed of the side electrode layer 24 and the upper electrode layer 2.
2 is provided with a substantially uniform film thickness on a part of the substrate 2 and is applied by electroplating. The nickel plating layer 27 is a layer provided to prevent the side electrode layer 24 and the upper electrode layer 22 from being eluted into solder at the time of soldering parts, and copper may be used instead of nickel. Further, the solder plating layer 28 is provided with a substantially uniform film thickness on the nickel plating layer 27, and is applied by electroplating. The solder plating layer 28 is a layer for improving the soldering of the chip resistor A, and tin may be used instead of solder.
【００２１】また、上記抵抗層３０及び抵抗層４０は、
図１及び図２に示すように、上記上面電極層間を電気的
に接続するように設けられている。つまり、抵抗層３０
は、上面電極層２２ａと上面電極層２２ｃと絶縁基板１
０上に部分的に積層して設けられ、上面電極層２２ａと
上面電極層２２ｃ間を電気的に接続している。また、抵
抗層４０は、上面電極層２２ｃと上面電極層２２ｂと絶
縁基板１０上に部分的に積層して設けられ、上面電極層
２２ｃと上面電極層２２ｂ間を電気的に接続している。
つまり、中央部に独立して配設された上記上面電極層２
２ｃがあるため、上記抵抗層３０及び上記抵抗層４０
は、左右に分離された形態となっている。これらの抵抗
層３０、４０は、酸化ルテニウム系などの抵抗ペースト
を平滑状に、略均一の膜厚でスクリーン印刷し焼成して
設けたものである。この抵抗層３０と抵抗層４０のう
ち、一方は、上記第１抵抗層として機能し、他方は、上
記第２抵抗層として機能する。The resistance layers 30 and 40 are
As shown in FIGS. 1 and 2, the upper electrode layer is provided so as to be electrically connected. That is, the resistance layer 30
Are the upper electrode layer 22a, the upper electrode layer 22c and the insulating substrate 1
The upper electrode layer 22a and the upper electrode layer 22c are electrically connected to each other. The resistance layer 40 is provided by partially laminating the upper electrode layer 22c, the upper electrode layer 22b, and the insulating substrate 10, and electrically connects the upper electrode layer 22c and the upper electrode layer 22b.
That is, the upper electrode layer 2 which is independently provided at the center portion
2c, the resistance layers 30 and 40
Are separated from each other. These resistance layers 30 and 40 are formed by screen-printing and firing a resistance paste of ruthenium oxide or the like in a smooth shape with a substantially uniform film thickness. One of the resistance layers 30 and 40 functions as the first resistance layer, and the other functions as the second resistance layer.
【００２２】また、上記抵抗層３０と上記抵抗層４０と
は、それぞれＴＣＲの異なる厚膜抵抗材料によって形成
されている。そして、上記抵抗層３０と上記抵抗層４０
を焼成後にそれぞれの抵抗層のＴＣＲが測定され、ばら
つきによって目標値とずれている場合には、合成の抵抗
値及びＴＣＲが所望の値となるように調整すべく、トリ
ミング溝３２、４２が後述する方法によって施されてい
る。The resistance layers 30 and 40 are formed of thick film resistance materials having different TCRs. Then, the resistance layer 30 and the resistance layer 40
After baking, the TCR of each resistance layer is measured, and if it deviates from the target value due to variation, trimming grooves 32 and 42 are described later to adjust the combined resistance value and TCR to desired values. It is given by the way you do.
【００２３】また、上記保護層５０は、図１に示すよう
に、上記抵抗層３０、４０の上部を覆って該抵抗層３
０、４０を保護すべく形成されており、抵抗層３０、４
０と、上面電極層２２ａ、２２ｂ、２２ｃの上面の一部
と、上記絶縁基板１０の上面の一部とに、重なり合うよ
うに形成されている。この場合に、保護層５０が絶縁基
板１０と重合する部分は、短手方向に位置する端部であ
る。この保護層５０には、ほう珪酸鉛ガラス又は樹脂
（エポキシ、フェノール、シリコン等）が用いられる。As shown in FIG. 1, the protective layer 50 covers the upper portions of the resistance layers 30 and 40 and
0, 40 are formed to protect the resistance layers 30, 4
0, a part of the upper surface of the upper electrode layers 22a, 22b, and 22c and a part of the upper surface of the insulating substrate 10 so as to overlap with each other. In this case, the portion where the protective layer 50 overlaps with the insulating substrate 10 is the end located in the lateral direction. For this protective layer 50, lead borosilicate glass or resin (epoxy, phenol, silicon, etc.) is used.
【００２４】次に、本実施例による上記抵抗層３０及び
上記抵抗層４０の抵抗値及び合成ＴＣＲを調整する方法
について説明する。上述したように、上記絶縁基板１０
の中央には、図２に示すように、上記上面電極層２２ｃ
があるため上記抵抗層３０及び上記抵抗層４０は、上記
上面電極層２２ｃによって左右に分離された形態となっ
ている。また、上記抵抗層３０及び上記抵抗層４０は、
上述したように、ＴＣＲの異なる材料によって形成され
る。そして、上記抵抗層３０及び上記抵抗層４０を焼成
した後に、それぞれのＴＣＲを測定する。つまり、抵抗
層形成工程において、抵抗層３０、４０を形成した後、
測定工程でＴＣＲを測定する。Next, a method of adjusting the resistance value and the combined TCR of the resistance layers 30 and 40 according to the present embodiment will be described. As described above, the insulating substrate 10
In the center of the upper electrode layer 22c, as shown in FIG.
Therefore, the resistance layer 30 and the resistance layer 40 are separated from each other by the upper electrode layer 22c. Further, the resistance layer 30 and the resistance layer 40 are:
As described above, the TCRs are formed of different materials. Then, after baking the resistance layer 30 and the resistance layer 40, each TCR is measured. That is, in the resistance layer forming step, after forming the resistance layers 30 and 40,
The TCR is measured in a measuring step.
【００２５】そして、測定された合成のＴＣＲが所望の
ＴＣＲの許容範囲から、厚膜抵抗材料の性質、上面電極
材料の性質、焼成温度、焼成雰囲気などの要因により、
逸脱している場合には、所望のＴＣＲの値となるよう
に、レーザートリミング技法等を使用してトリミング溝
３２、４２を形成して、それぞれの抵抗層の抵抗値を調
整する。ここで、合成ＴＣＲ（合成抵抗温度係数）は、
下記に示す数式１によって算出することができる。The measured synthetic TCR is determined according to factors such as the properties of the thick-film resistance material, the properties of the upper electrode material, the firing temperature, and the firing atmosphere from the desired TCR tolerance.
If not, the trimming grooves 32 and 42 are formed by using a laser trimming technique or the like so that the desired TCR value is obtained, and the resistance value of each resistance layer is adjusted. Here, the combined TCR (combined resistance temperature coefficient) is
It can be calculated by Equation 1 shown below.
【００２６】合成ＴＣＲ＝（Ｒ１×ＴＣＲ１＋Ｒ２×Ｔ
ＣＲ２）／（Ｒ１＋Ｒ２） （ここで、Ｒ１：一側の抵抗層（例えば、抵抗層３０）
の常温における抵抗値、ＴＣＲ１：一側の抵抗層のＴＣ
Ｒ、Ｒ２：他側の抵抗層（例えば、抵抗層４０）の常温
における抵抗値、ＴＣＲ２：他側の抵抗層のＴＣＲ） また、既知のごとく、合成抵抗値は、Ｒ１＋Ｒ２とな
る。そこで、合成ＴＣＲ及び合成抵抗値とが所望の値と
なるように、Ｒ１とＲ２とを決定し、その決定されたＲ
１、Ｒ２となるようにトリミングを行う。これが調整工
程となる。Synthetic TCR = (R1 × TCR1 + R2 × T
CR2) / (R1 + R2) (where R1: one-sided resistance layer (for example, resistance layer 30))
Resistance at room temperature, TCR1: TC of one side resistance layer
R, R2: the resistance value of the other-side resistance layer (for example, the resistance layer 40) at room temperature, TCR2: the TCR of the other-side resistance layer. As is known, the combined resistance value is R1 + R2. Therefore, R1 and R2 are determined so that the combined TCR and the combined resistance value become desired values.
Trimming is performed so as to be 1, R2. This is the adjustment step.
【００２７】具体的な例としては、例えばＴＣＲの目標
値が０ｐｐｍ／℃であるチップ抵抗器を製造する場合で
は、それぞれＴＣＲの異なる厚膜抵抗材料によって−１
００ｐｐｍ／℃のＴＣＲが出現する一側の抵抗層と、＋
１００ｐｐｍ／℃のＴＣＲが出現する他側の抵抗層を形
成する。この場合に、予定通りそれぞれの抵抗層が、抵
抗層焼成後に、−１００ｐｐｍ／℃と＋１００ｐｐｍ／
℃のＴＣＲを持っていれば、それぞれの抵抗層について
同じ抵抗値を持つように抵抗値調整を行うことにより、
そのチップ抵抗器の全体のＴＣＲは、２つの抵抗層のＴ
ＣＲが合成され、上記数式１から０ｐｐｍ／℃となる。
なお、該抵抗値調整においては、当然、所望の合成抵抗
値になるようにも調整されることになる。As a specific example, for example, in the case of manufacturing a chip resistor having a target value of TCR of 0 ppm / ° C., -1 is determined by a thick film resistance material having a different TCR.
A resistance layer on one side where a TCR of 00 ppm / ° C. appears, and +
A resistance layer on the other side where a TCR of 100 ppm / ° C. appears is formed. In this case, each of the resistance layers is -100 ppm / ° C and +100 ppm /
If you have a TCR of ℃, by adjusting the resistance value so that each resistance layer has the same resistance value,
The overall TCR of the chip resistor is the T of the two resistive layers.
CR is synthesized, and it becomes 0 ppm / .degree.
In the resistance value adjustment, the resistance value is naturally adjusted to a desired combined resistance value.
【００２８】しかし、そのようなＴＣＲを決定する要因
はばらつきを持っており、各抵抗層のＴＣＲは、上述し
たように予定のＴＣＲよりずれる場合がある。例えば、
−１００ｐｐｍ／℃のＴＣＲが出現する一側の抵抗層
と、＋１００ｐｐｍ／℃のＴＣＲが出現する他側の抵抗
層の合成ＴＣＲの目標値が０ｐｐｍ／℃である場合にお
いて、それぞれの抵抗層の単体のＴＣＲが、仮に３０ｐ
ｐｍ／℃＋側にずれると、それぞれのＴＣＲは−７０ｐ
ｐｍ／℃と＋１３０ｐｐｍ／℃となり、抵抗値が同じに
なるように調整を行うと、合成ＴＣＲは上記式より、 合成ＴＣＲ＝（−７０Ｒ＋１３０Ｒ）／２Ｒ＝＋３０ｐ
ｐｍ／℃ となってしまう。However, factors that determine such a TCR vary, and the TCR of each resistance layer may deviate from a predetermined TCR as described above. For example,
When the target value of the combined TCR of the resistance layer on one side where the TCR of −100 ppm / ° C. appears and the resistance layer on the other side where the TCR of +100 ppm / ° C. is 0 ppm / ° C., each of the resistance layers is a single unit. Is 30p
When shifted to the pm / ° C + side, each TCR becomes -70p
pm / ° C and +130 ppm / ° C, and if the resistance is adjusted to be the same, the combined TCR is calculated from the above equation as: combined TCR = (− 70R + 130R) / 2R = + 30p
pm / ° C.
【００２９】このような場合には、上記合成ＴＣＲの式
における上辺が０になればよいわけであるので、Ｒ１×
ＴＣＲ１＋Ｒ２×ＴＣＲ２＝０となり、上記ＴＣＲ１＝
−７０、上記ＴＣＲ２＝＋１３０を当てはめると、−７
０×Ｒ１＋１３０×Ｒ２＝０となるので、Ｒ１：Ｒ２＝
６５：３５とすることにより、合成ＴＣＲは目標値であ
る０ｐｐｍ／℃となる。In such a case, it is only necessary that the upper side of the equation of the composite TCR becomes 0, so that R1 ×
TCR1 + R2 × TCR2 = 0, and the above TCR1 =
-70, the above TCR2 = + 130 gives -7
Since 0 × R1 + 130 × R2 = 0, R1: R2 =
By setting the ratio to 65:35, the combined TCR becomes the target value of 0 ppm / ° C.
【００３０】また、抵抗値調整に当たっては、合成抵抗
値を所望の値にするので、結果として、Ｒ１：Ｒ２＝６
５：３５となり、かつ、合成抵抗値Ｒ１＋Ｒ２が所望の
値になるように、トリミングを行って抵抗値調整を行
う。つまり、Ｒ１：Ｒ２＝６５：３５の割合を保ちつ
つ、所望の抵抗値になるまでトリミングを行っていけば
よい。In adjusting the resistance value, the combined resistance value is set to a desired value. As a result, R1: R2 = 6
Trimming is performed to adjust the resistance value so that the ratio becomes 5:35 and the combined resistance value R1 + R2 becomes a desired value. That is, trimming may be performed until the desired resistance value is obtained while maintaining the ratio of R1: R2 = 65: 35.
【００３１】以上のように、本実施例では上記抵抗層が
ＴＣＲの異なる厚膜抵抗材料によって複数面形成されて
いるため、各抵抗層の抵抗値の割合を増減することによ
って、チップ抵抗器全体の合成抵抗温度係数を所望の値
となるように高精度に制御することができる。そのた
め、ＴＣＲのずれによって多量の不良品が生じて歩留ま
りが悪化するのを防止することが可能になる。As described above, in the present embodiment, since the resistance layers are formed on a plurality of surfaces by the thick film resistance materials having different TCRs, by increasing or decreasing the ratio of the resistance value of each resistance layer, the entire chip resistor is formed. Can be controlled with a high degree of accuracy so that the combined resistance temperature coefficient becomes a desired value. For this reason, it is possible to prevent a large number of defective products from being generated due to the deviation of the TCR, thereby preventing the yield from being deteriorated.
【００３２】なお、本発明は、本実施例の構成のみに限
定されるものではなく、多様な態様が可能である。例え
ば、本実施例では、上記抵抗層３０と抵抗層４０を直列
となるように接続しているが、それのみに限定されるも
のではなく、並列や直並列などに接続された場合でもよ
い。つまり、図３（ａ）に示すように、抵抗層３０ａ、
３０ｂ等が上面電極層２２間に並列に設けられるように
してもよく、また、図３（ｂ）に示すように、抵抗層３
０ａ〜３０ｍが上面電極層２２間に並列に設けられ、さ
らに、抵抗層３０ｎ等が直列に設けられるようにしても
よい。また、直列に設けられる場合であっても、図３
（ｃ）に示すように、３つ以上の抵抗層が設けられるよ
うにしてもよい。It should be noted that the present invention is not limited to only the configuration of the present embodiment, and various embodiments are possible. For example, in the present embodiment, the resistance layer 30 and the resistance layer 40 are connected so as to be in series. However, the present invention is not limited to this, and the connection may be made in parallel or series-parallel. That is, as shown in FIG. 3A, the resistance layer 30a,
30b and the like may be provided in parallel between the upper electrode layers 22. Also, as shown in FIG.
0 a to 30 m may be provided in parallel between the upper electrode layers 22, and further, the resistance layer 30 n and the like may be provided in series. In addition, even if they are provided in series, FIG.
As shown in (c), three or more resistance layers may be provided.
【００３３】[0033]
【発明の効果】本発明に基づくチップ抵抗器及びチップ
抵抗器の製造方法によれば、上記抵抗層が抵抗温度係数
の異なる厚膜抵抗材料によって複数面形成されているた
め、各抵抗層の抵抗値の割合を調整することによって、
チップ抵抗器全体の合成抵抗温度係数を所望の値となる
ように高精度に制御することができる。そのため、抵抗
温度係数のずれによって多量の不良品が生じて歩留まり
が悪化するのを防止することが可能になる。According to the chip resistor and the method of manufacturing the chip resistor according to the present invention, since the resistance layers are formed on a plurality of surfaces by thick film resistance materials having different temperature coefficients of resistance, the resistance of each resistance layer is reduced. By adjusting the percentage of values,
The combined resistance temperature coefficient of the entire chip resistor can be controlled with high accuracy so as to be a desired value. For this reason, it is possible to prevent a large number of defective products from being generated due to the deviation of the temperature coefficient of resistance, thereby preventing the yield from being deteriorated.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施例に基づくチップ抵抗器を示す断
面図である。FIG. 1 is a cross-sectional view illustrating a chip resistor according to an embodiment of the present invention.
【図２】本発明の実施例に基づくチップ抵抗器における
要部を示す平面図である。FIG. 2 is a plan view showing a main part of the chip resistor according to the embodiment of the present invention.
【図３】本発明の他の実施例に基づくチップ抵抗器にお
ける要部を示す平面図である。FIG. 3 is a plan view showing a main part of a chip resistor according to another embodiment of the present invention.
【図４】従来のチップ抵抗器を示す断面図である。FIG. 4 is a sectional view showing a conventional chip resistor.
【図５】従来のチップ抵抗器における要部を示す平面図
である。FIG. 5 is a plan view showing a main part of a conventional chip resistor.
【符号の説明】 Ａ チップ抵抗器 １０、１１０ 絶縁基板 ２０、１２０ 電極部 ２２ａ、２２ｂ、２２ｃ 上面電極層 ２４ 側面電極層 ２６ メッキ層 ２７ ニッケルメッキ層 ２８ ハンダメッキ層 ３０、４０、１４０ 抵抗層 ５０、１５０ 保護層DESCRIPTION OF SYMBOLS A chip resistor 10, 110 Insulating substrate 20, 120 Electrode part 22a, 22b, 22c Upper electrode layer 24 Side electrode layer 26 Plating layer 27 Nickel plating layer 28 Solder plating layer 30, 40, 140 Resistance layer 50 , 150 protective layer
Claims (7)
上面電極層と、該上面電極層に接続された抵抗層と、を
有するチップ抵抗器であって、 抵抗温度係数の異なる複数の抵抗層を有することを特徴
とするチップ抵抗器。1. A chip resistor comprising: an insulating substrate; an upper electrode layer provided on the insulating substrate; and a resistance layer connected to the upper electrode layer, wherein the plurality of resistors have different temperature coefficients of resistance. A chip resistor having a resistance layer.
が、直列に接続されていることを特徴とする請求項１に
記載のチップ抵抗器。2. The chip resistor according to claim 1, wherein the plurality of resistance layers having different resistance temperature coefficients are connected in series.
上面電極層と、該絶縁基板の略中央位置に設けられた１
つの第２上面電極層とが設けられ、該第１上面電極層の
一方と該第２上面電極層間に設けられた第１抵抗層と、
該第１上面電極層の他方と該第２上面電極層間に設けら
れた第２抵抗層とが設けられていることを特徴とする請
求項１又は２に記載のチップ抵抗器。3. Two first electrodes provided at an end of an insulating substrate.
An upper electrode layer and a first electrode layer provided at a substantially central position of the insulating substrate.
Three second upper electrode layers, one of the first upper electrode layers and a first resistance layer provided between the second upper electrode layers,
3. The chip resistor according to claim 1, further comprising: a second resistor layer provided between the other of the first upper electrode layer and the second upper electrode layer.
係数を調整すべくトリミングが施されていることを特徴
とする請求項１又は２又は３に記載のチップ抵抗器。4. The chip resistor according to claim 1, wherein the resistance layer is trimmed to adjust a resistance value and a combined resistance temperature coefficient.
上面電極層と、該上面電極層に接続された抵抗層と、を
有するチップ抵抗器の製造方法であって、 抵抗温度係数の異なる複数の抵抗層を絶縁基板上に形成
する抵抗層形成工程と、 設けられた複数の抵抗層の抵抗温度係数を測定する測定
工程と、 該測定工程における測定結果に応じて、合成抵抗温度係
数を調整する調整工程と、を有することを特徴とするチ
ップ抵抗器の製造方法。5. A method for manufacturing a chip resistor, comprising: an insulating substrate; an upper electrode layer provided on the insulating substrate; and a resistance layer connected to the upper electrode layer, the method comprising: A resistance layer forming step of forming a plurality of different resistance layers on the insulating substrate; a measurement step of measuring a resistance temperature coefficient of the provided plurality of resistance layers; and a composite resistance temperature coefficient according to a measurement result in the measurement step. And a step of adjusting the temperature of the chip resistor.
数とともに、合成抵抗値についても調整することを特徴
とする請求項５に記載のチップ抵抗器の製造方法。6. The method of manufacturing a chip resistor according to claim 5, wherein in the adjusting step, the combined resistance value is adjusted together with the combined resistance temperature coefficient.
グにより行われることを特徴とする請求項５又は６に記
載のチップ抵抗器の製造方法。7. The method according to claim 5, wherein the adjustment in the adjusting step is performed by trimming.
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- 1999-11-30 JP JP33894499A patent/JP2001155902A/en active Pending
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