JP2006080322A - Chip type compound electronic part - Google Patents

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JP2006080322A JP2004263223A JP2004263223A JP2006080322A JP 2006080322 A JP2006080322 A JP 2006080322A JP 2004263223 A JP2004263223 A JP 2004263223A JP 2004263223 A JP2004263223 A JP 2004263223A JP 2006080322 A JP2006080322 A JP 2006080322A
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Kenji Ito
謙治 伊藤
Sunao Toyoda
直 豊田
Yasutaka Tanaka
靖崇 田中
Jun Kamiyama
準 神山
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Ishizuka Electronics Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To realize high density mounting for improving compatibility precision by forming a thin-film thermistor element and a thin-film resistance element on one insulating substrate, adjusting a resistance value by a method of trimming etc. in advance, and forming a bump on the electrode surface of the terminal of the respective elements. <P>SOLUTION: The thin-film thermistor element consists of a pair of first metal underlying layers formed opposing each other on one ceramic substrate 1, an insulating coat 3 formed on the ceramic substrate between the first metal underlying layers; a pair of electrode films 4 formed on a part of the insulating coat and the first metal underlying layers, a thermistor thin-film 5 consisting of metal oxide formed so as to cover a part of a pair of electrode films on the insulating coat, and a protection coat and a glass layer 8 covering the thermistor thin-film. The thin-film resistance element consists of a resistance thin-film 7 consisting of an Ni-Cr-based alloy formed on the ceramic substrate adjacent to the thin-film thermistor element, a protection coat 6 for protecting a part of the resistance thin film, and a glass layer 8. A bump is formed through a metal film on a second metal underlying formed on the ceramic substrate covering a part of the pair of exposed electrode films of both of the ends of the thin-film thermistor element and on the exposed resistance thin-film of both of the ends of the thin-film resistance element. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、各種電子機器の温度補償回路、温度検出回路および温度補正回路等に用いるサーミスタ薄膜素子と抵抗薄膜素子からなるチップ型複合電子部品、または抵抗温度特性の異なる2つの薄膜サーミスタ素子からなるチップ型複合電子部品に関し、詳しくは、ひとつのセラミックス基板上に前記薄膜サーミスタ素子と前記薄膜抵抗素子、または抵抗温度特性の異なる2つの薄膜サーミスタ素子を形成した表面実装に適したチップ型複合電子部品の外部電極構造に関するものである。   The present invention comprises a chip-type composite electronic component composed of a thermistor thin film element and a resistance thin film element used in a temperature compensation circuit, temperature detection circuit, temperature correction circuit, etc. of various electronic devices, or two thin film thermistor elements having different resistance temperature characteristics. More specifically, the chip type composite electronic component is suitable for surface mounting in which the thin film thermistor element and the thin film resistor element or two thin film thermistor elements having different resistance temperature characteristics are formed on one ceramic substrate. This relates to the external electrode structure.

従来、各種電子機器に用いられている温度補償回路、温度検出回路および温度補正回路等は、サーミスタ素子と抵抗素子を組み合わせて回路で構成されている。このような回路に用いられるサーミスタ素子としては面実装タイプのチップサーミスタが、また抵抗素子としては面実装タイプの抵抗器が一般に用いられている。これらはそれぞれ一個の部品として回路基板上の配線パターンに半田付けされて回路を構成するようになっている。   Conventionally, a temperature compensation circuit, a temperature detection circuit, a temperature correction circuit, and the like used in various electronic devices are configured by combining a thermistor element and a resistance element. As the thermistor element used in such a circuit, a surface mount type chip thermistor is generally used, and as the resistance element, a surface mount type resistor is generally used. Each of these is soldered to a wiring pattern on a circuit board as a single component to constitute a circuit.

しかしながら、上記したような回路構成においては、一般的に次のような問題点がある。即ち、リニアライズ回路としてサーミスタ素子と抵抗素子を個別部品で組み合わせようとする場合、重要な要素である抵抗素子の抵抗値が市販品から選択するために良好なリニアライズ特性が得られにくい。また市販品の抵抗素子の抵抗値にはバラツキがあるために互換性精度が悪くなる欠点がある。   However, the circuit configuration as described above generally has the following problems. That is, when a thermistor element and a resistance element are combined as individual components as a linearization circuit, the resistance value of the resistance element, which is an important element, is selected from commercially available products, and it is difficult to obtain good linearization characteristics. In addition, there is a disadvantage that compatibility accuracy is deteriorated due to variations in resistance values of commercially available resistance elements.

また、互換性精度を高めるためには抵抗素子の直並列の組み合わせによってバラツキを調整するか、抵抗素子の再選別を行って抵抗素子とサーミスタ素子の組み合わせを選択することになり、抵抗値の調整時間の増加や部品点数の増加によってコストが上昇する等の欠点がある。   In addition, in order to increase compatibility accuracy, it is necessary to adjust the variation by adjusting the resistance elements in series or parallel, or to select the combination of resistance elements and thermistor elements by re-selecting the resistance elements. There are disadvantages such as an increase in cost due to an increase in time and the number of parts.

さらに、サーミスタ素子と抵抗素子を端子付きのディスクリート部品で組み合わせる場合、プリント基板上の広い面積を使うことになり、実装面積の低減および高密度実装化による回路の小型化が困難であり、実装コスト上昇の要因になった。   Furthermore, when thermistor elements and resistive elements are combined with discrete components with terminals, a large area on the printed circuit board is used, and it is difficult to reduce the circuit area by reducing the mounting area and increasing the mounting density. It became a factor of the rise.

また、広範囲な温度にわたって温度補償する場合には、高温領域を補償するサーミスタ素子と低温領域を補償するサーミスタ素子を別々に用意する必要があった。   Further, when temperature compensation is performed over a wide range of temperatures, it is necessary to separately prepare a thermistor element that compensates for a high temperature region and a thermistor element that compensates for a low temperature region.

本発明は、上記のような課題を解決するためになされたものであり、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子、若しくは抵抗温度特性の異なる2つの薄膜サーミスタ素子を形成し、予めトリミング等の方法で抵抗値の調整を行うとともに、それぞれの素子の端子となる電極面にバンプを形成することによって、高密度実装が可能で互換性精度の高いチップ型複合部品を提供することを目的とするものである。   The present invention has been made to solve the above-described problems. A thin film thermistor element and a thin film resistance element or two thin film thermistor elements having different resistance temperature characteristics are formed on a single ceramic substrate, By adjusting the resistance value by trimming and other methods, and by forming bumps on the electrode surfaces that serve as the terminals of each element, it is possible to provide a chip-type composite component that enables high-density mounting and high compatibility accuracy. It is the purpose.

本発明は、上記課題を達成するためになされたものであり、請求項1の発明は、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成されたチップ型複合電子部品において、前記薄膜サーミスタ素子がひとつのセラミックス基板上に対向して形成された一対の第1金属下地層と、該第1金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第1金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化物からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜とガラス層とから構成され、また前記薄膜抵抗素子が前記薄膜サーミスタ素子に隣接する前記セラミックス基板上に形成されたNi−Cr系合金からなる抵抗薄膜と、該抵抗薄膜の一部を保護する保護被膜とガラス層とから構成されていて、前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第2金属下地層上と、前記薄膜抵抗素子の両端部の露出した抵抗薄膜上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品である。   The present invention has been made to achieve the above object, and the invention of claim 1 is directed to a chip type composite electronic component in which a thin film thermistor element and a thin film resistor element are formed on a single ceramic substrate. A pair of first metal underlayers on which the thermistor element is formed facing one ceramic substrate; an insulating film formed on the ceramic substrate between the first metal underlayers; and a portion of the insulating film; A pair of electrode films formed on the first metal base layer, a thermistor thin film made of a metal oxide formed so as to cover a part of the pair of electrode films on the insulating film, and the thermistor thin film A resistance layer comprising a Ni—Cr alloy formed on the ceramic substrate adjacent to the thin film thermistor element. A thin film, a protective film for protecting a part of the resistive thin film, and a glass layer are formed on the ceramic substrate so as to cover a part of the exposed pair of electrode films at both ends of the thin film thermistor element. The chip-type composite electronic component is characterized in that bumps are formed on the second metal underlayer and on the resistive thin film exposed at both ends of the thin film resistive element via a metal film.

本発明の請求項2に係わる発明は、ひとつのセラミックス基板上に2つの薄膜サーミスタ素子が形成されたチップ型複合電子部品において、それぞれの薄膜サーミスタ素子が前記セラミックス基板上に対向して形成された一対の第1金属下地層と、該第1金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第1金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化膜からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜及びガラス層とから構成されていて、それぞれの前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第2金属下地層上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品である。   According to a second aspect of the present invention, in a chip-type composite electronic component in which two thin film thermistor elements are formed on one ceramic substrate, each thin film thermistor element is formed to face the ceramic substrate. A pair of first metal underlayers, an insulating film formed on the ceramic substrate between the first metal underlayers, a part of the insulating film and a pair of electrode films formed on the first metal underlayer And a thermistor thin film made of a metal oxide film formed so as to cover a part of the pair of electrode films on the insulating film, and a protective film and a glass layer covering the thermistor thin film, Bumps are formed on the second metal base layer formed on the ceramic substrate so as to cover a part of the pair of exposed electrode films at both ends of the thin film thermistor element, with the metal film interposed therebetween. It is a chip type composite electronic component characterized by that.

本発明の請求項3に係わる発明は、2つの前記薄膜サーミスタ素子が、異なる抵抗温度特性を有するサーミスタ薄膜から構成されていることを特徴とする請求項2に記載のチップ型複合電子部品である。   The invention according to claim 3 of the present invention is the chip type composite electronic component according to claim 2, wherein the two thin film thermistor elements are composed of thermistor thin films having different resistance temperature characteristics. .

本発明の請求項4に係わる発明は、前記薄膜サーミスタ素子における前記セラミックス基板上の一対の第1金属下地層間に形成された絶縁被膜の厚みが0.1μm〜1.0μmの二酸化珪素(SiO2)または窒化珪素(Si3N4)からなることを特徴とする請求項1、2に記載のチップ型複合電子部品である。   According to a fourth aspect of the present invention, there is provided a silicon dioxide (SiO 2) film having a thickness of 0.1 μm to 1.0 μm of an insulating film formed between a pair of first metal base layers on the ceramic substrate in the thin film thermistor element. The chip-type composite electronic component according to claim 1, wherein the chip-type composite electronic component is made of silicon nitride (Si 3 N 4).

本発明の請求項5に係わる発明は、前記サーミスタ薄膜及び/または前記抵抗薄膜を覆う保護被膜が二酸化珪素(SiO2)または窒化珪素(Si3N4)からなることを特徴とする請求項1、2に記載のチップ型複合電子部品である。   According to a fifth aspect of the present invention, the protective film covering the thermistor thin film and / or the resistive thin film is made of silicon dioxide (SiO2) or silicon nitride (Si3N4). This is a chip-type composite electronic component.

本発明の請求項6に係わる発明は、前記ガラス層が硼珪酸ガラス系酸化物からなることを特徴とする請求項1、2に記載のチップ型複合電子部品である。   The invention according to claim 6 of the present invention is the chip-type composite electronic component according to claim 1, wherein the glass layer is made of a borosilicate glass-based oxide.

本発明の請求項7に係わる発明は、前記金属膜が、コンタクト層と接合層の二層で構成されていることを特徴とする請求項1、2に記載のチップ型複合電子部品である。   The invention according to claim 7 of the present invention is the chip-type composite electronic component according to claim 1 or 2, characterized in that the metal film is composed of two layers of a contact layer and a bonding layer.

本発明の請求項8に係わる発明は、前記コンタクト層がNi(ニッケル)、Cu(銅)またはこれらの何れかを含む合金からなり、前記接合層がAu(金)からなることを特徴とする請求項7に記載のチップ型複合電子部品である。   The invention according to claim 8 of the present invention is characterized in that the contact layer is made of Ni (nickel), Cu (copper) or an alloy containing any of these, and the bonding layer is made of Au (gold). A chip-type composite electronic component according to claim 7.

本発明の請求項9に係わる発明は、前記バンプがSn(錫)、Ag(銀)、Cu(銅)またはこれらの何れかを含む合金からなることを特徴とする請求項1、2に記載のチップ型複合電子部品である。   The invention according to claim 9 of the present invention is characterized in that the bump is made of Sn (tin), Ag (silver), Cu (copper) or an alloy containing any of these. This is a chip-type composite electronic component.

本発明の請求項10に係わる発明は、前記第1金属下地層及び前記第2金属下地層がTi(チタン)、Cr(クロム)、Cu(銅)、Ag(銀)またはこれらの何れかを含む合金からなることを特徴とする請求項1、2、4に記載のチップ型複合電子部品である。   The invention according to claim 10 of the present invention is that the first metal underlayer and the second metal underlayer are Ti (titanium), Cr (chromium), Cu (copper), Ag (silver) or any one of them. 5. The chip-type composite electronic component according to claim 1, wherein the chip-type composite electronic component is made of an alloy containing the same.

ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子とを同時に形成し、薄膜抵抗素子の抵抗値をトリミングして任意に調整することができるために、互換性精度の優れたリニアライズ特性を容易に得ることができる。また、薄膜サーミスタ素子と薄膜抵抗素子の最良の組み合わせからなるチップ型複合電子部品をワンチップで達成できるとともに、薄膜技術によって製造できるので小型化が可能となり、高密度実装用の部品が提供できる。さらに、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が搭載されていて、回路基板との接合に適したバンプを設けてあるために煩雑な位置決め操作を必要とすることなく表面実装することができる。また、薄膜サーミスタ素子と薄膜抵抗素子の表面部分にはガラス層が形成されているために、耐湿性や周囲環境の影響を受けにくく信頼性に優れた部品を提供できる。また、電極膜とバンプ間にコンタクト層と接合層からなる金属膜を設けることで、電極膜とバンプとの接合強度を高めることができ、電気的接続と接合部分の信頼性が向上させることができる。また、ひとつのセラミックス基板上に抵抗温度特性の異なる2個の薄膜サーミスタ素子を形成した構造とすることによって、ひとつのチップ部品で合成抵抗温度特性をリニアライズ化でき広範囲の温度領域をカバーできる温度センサとして利用できる利点がある。   A thin film thermistor element and a thin film resistor element can be formed on a single ceramic substrate at the same time, and the resistance value of the thin film resistor element can be trimmed and adjusted arbitrarily, facilitating linearization characteristics with excellent compatibility accuracy. Can get to. In addition, a chip-type composite electronic component composed of the best combination of a thin film thermistor element and a thin film resistor element can be achieved with a single chip and can be manufactured by a thin film technology. In addition, thin film thermistor elements and thin film resistor elements are mounted on a single ceramic substrate, and bumps suitable for bonding to the circuit board are provided, so surface mounting is not required for complicated positioning operations. Can do. In addition, since the glass layer is formed on the surface portions of the thin film thermistor element and the thin film resistor element, it is possible to provide a component that is less affected by moisture resistance and the surrounding environment and has excellent reliability. Also, by providing a metal film composed of a contact layer and a bonding layer between the electrode film and the bump, the bonding strength between the electrode film and the bump can be increased, and the reliability of the electrical connection and the bonded portion can be improved. it can. In addition, by using a structure in which two thin film thermistor elements with different resistance temperature characteristics are formed on one ceramic substrate, the combined resistance temperature characteristics can be linearized with a single chip component, and a temperature that can cover a wide temperature range. There is an advantage that it can be used as a sensor.

以下、本発明の実施の形態に関して添付図面に基づき説明する。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

図1はひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成された本発明のチップ型複合電子部品の外観を示す斜視図である。なお、図1は内部構造を見やすくするために、本発明を構成する薄膜の一部を省略して図示してある。図2(a)〜(g)は、前記チップ型複合電子部品の薄膜サーミスタ素子部分の製造工程を説明するための断面図である。また、図3(a)〜(e)は、前記チップ型複合電子部品の薄膜抵抗素子部分の製造工程を説明するための断面図である。図1のA−A線断面図は、上記図2(g)に相当する薄膜サーミスタ素子の断面図であり、図1のB−B線断面図は、上記図3(e)に相当する薄膜抵抗素子の断面図である。本発明のチップ型複合電子部品の薄膜サーミスタ素子及び薄膜抵抗素子は次のような工程を経て製造される。なお、説明の都合上、製造途中と最終構成部分とは同一符号を用いて説明する。   FIG. 1 is a perspective view showing an appearance of a chip-type composite electronic component of the present invention in which a thin film thermistor element and a thin film resistor element are formed on one ceramic substrate. In FIG. 1, in order to make the internal structure easy to see, a part of the thin film constituting the present invention is omitted. 2A to 2G are cross-sectional views for explaining a manufacturing process of a thin film thermistor element portion of the chip-type composite electronic component. 3A to 3E are cross-sectional views for explaining the manufacturing process of the thin film resistance element portion of the chip-type composite electronic component. 1 is a sectional view of the thin film thermistor element corresponding to FIG. 2G, and the sectional view taken along the line BB of FIG. 1 is a thin film corresponding to FIG. 3E. It is sectional drawing of a resistive element. The thin film thermistor element and thin film resistor element of the chip-type composite electronic component of the present invention are manufactured through the following steps. For convenience of explanation, the middle part of manufacturing and the final component will be described using the same reference numerals.

まず、図2(a)に示すように、アルミナ、石英、ムライト、ステアタイト等のセラミックスからなるセラミックス基板1の主表面に、一対の第1金属下地層2aをTi、Cr、Cu、Ti−Cu、W、Ni等の金属材料をスパッタリング等の公知手段を用いてセラミックス基板1上にパターン形成する。   First, as shown in FIG. 2A, a pair of first metal underlayers 2a are formed on the main surface of a ceramic substrate 1 made of ceramics such as alumina, quartz, mullite, steatite, Ti, Cr, Cu, Ti- A metal material such as Cu, W, or Ni is pattern-formed on the ceramic substrate 1 using a known means such as sputtering.

次に、スパッタ法、プラズマCVD法などの手段によって二酸化ケイ素(SiO2)または窒化ケイ素(Si3N4)からなる絶縁被膜3を厚さ0.1〜1.0μmで前記第1金属下地層2a間のセラミックス基板1上にパターン形成する。この絶縁被膜3は、この後の工程でサーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。   Next, an insulating coating 3 made of silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4) is formed to a thickness of 0.1 to 1.0 μm between the first metal base layers 2a by means such as sputtering or plasma CVD. A pattern is formed on the substrate 1. This insulating film 3 is necessary for stabilizing the resistance temperature characteristics as a thin film thermistor element by preventing the thermal diffusion reaction between the thermistor thin film and the substrate when the thermistor thin film is heat-treated after the thermistor thin film is formed in the subsequent process. Is something.

上記第1金属下地層2aと絶縁被膜3を形成した後、図2(b)に示すように、この絶縁被膜3と前記第1金属下地層2a上にスパッタ法などによって、Pt、Pd、Pd−Ag等の電極膜4を形成する。同図に示した電極膜4は、この後の工程で形成されるサーミスタ薄膜の電極となるように、セラミックス基板1の両端部の第1金属下地層2aから絶縁被膜3上で対向するように形成されている。電極膜4の形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。   After the first metal base layer 2a and the insulating film 3 are formed, as shown in FIG. 2 (b), Pt, Pd, Pd are formed on the insulating film 3 and the first metal base layer 2a by sputtering or the like. An electrode film 4 such as -Ag is formed. The electrode film 4 shown in the figure is opposed to the first metal base layer 2a at both ends of the ceramic substrate 1 on the insulating coating 3 so as to be an electrode of a thermistor thin film formed in the subsequent process. Is formed. The shape of the electrode film 4 may be a pattern formed in a configuration in which the electrode films formed in a comb shape mesh with each other in addition to the butting structure as shown in the above-described embodiment.

次に、図2(c)に示すように、絶縁被膜3上に形成した一対の電極膜4上にスパッタリングによって厚さが0.1〜3μmのサーミスタ薄膜5を形成する。その後、500〜1000℃の温度で1〜5時間熱処理を行う。ここで、サーミスタ薄膜5は、マンガン(Mn)、コバルト(Co)、ニッケル(Ni)、鉄(Fe)などからなる複合酸化物の焼結体をターゲットとし、スパッタ圧力が0.2Pa〜0.7Paでセラミックス基板1を200℃〜500℃の温度に加熱した状態でスパッタリングを行って形成する。そして、フォトエッチング法によって不要部分を除去する。   Next, as shown in FIG. 2C, a thermistor thin film 5 having a thickness of 0.1 to 3 μm is formed on the pair of electrode films 4 formed on the insulating coating 3 by sputtering. Thereafter, heat treatment is performed at a temperature of 500 to 1000 ° C. for 1 to 5 hours. Here, the thermistor thin film 5 is targeted to a sintered body of a complex oxide made of manganese (Mn), cobalt (Co), nickel (Ni), iron (Fe), etc., and the sputtering pressure is 0.2 Pa to 0.00. The ceramic substrate 1 is formed by sputtering at a temperature of 200 ° C. to 500 ° C. at 7 Pa. Then, unnecessary portions are removed by a photoetching method.

その後、図2(d)に示すように、形成されたサーミスタ薄膜5を保護するためのパッシベーション膜として、例えば、二酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)またはオキシナイトライドシリコン薄膜などの保護被膜6がサーミスタ薄膜5と電極膜4上に膜厚0.5〜2.0μmで形成される。以上の製造工程を終了することによって、後述するガラス層、第2金属下地層、金属膜及びバンプの形成を残して薄膜サーミスタ素子の部分が完成する。   Thereafter, as shown in FIG. 2 (d), as a passivation film for protecting the formed thermistor thin film 5, for example, a protective film such as silicon dioxide (SiO2), silicon nitride (Si3N4) or oxynitride silicon thin film 6 is formed on the thermistor thin film 5 and the electrode film 4 with a film thickness of 0.5 to 2.0 μm. By completing the above manufacturing process, the thin film thermistor element portion is completed while leaving a glass layer, a second metal base layer, a metal film, and bumps to be described later formed.

次に、薄膜抵抗素子の製造工程に移る。図3(a)に示すように、セラミックス基板1上の前記薄膜サーミスタ素子に隣接した部分に、Ni−Cr合金膜などの抵抗薄膜7をスパッタリングによって形成した後、フォトエッチングによってパターン形成する。そして、パッシベーション膜として二酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)などの保護被膜6が同図(b)に示すように前記抵抗薄膜7上に形成される。   Next, the process proceeds to the manufacturing process of the thin film resistance element. As shown in FIG. 3A, after a resistive thin film 7 such as a Ni—Cr alloy film is formed on the ceramic substrate 1 adjacent to the thin film thermistor element by sputtering, a pattern is formed by photoetching. Then, a protective film 6 such as silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4) is formed as a passivation film on the resistance thin film 7 as shown in FIG.

次工程ではガラス層8が形成される。ガラス層8は、薄膜サーミスタ素子における図2(d)に示す保護被膜6上と、図3(b)に示すNi−Cr合金からなる抵抗薄膜7上に、硼珪酸ガラス系酸化物のガラス層をスパッタ法あるいはCVD法により成膜する。成膜後、300〜800℃程度の温度で熱処理し、一度溶融させるリフロー工程を通すことによって平坦化され、薄膜サーミスタ素子のステップカバレッジを改善できるとともに、ガラス層のピンホールを減少できる。なお、ガラス層8の熱処理温度を高める必要性がある場合、ガラス層8を構成する組成の一部がサーミスタ薄膜5へ拡散し電気的特性が変動することがあるので、その場合は、保護被膜6とガラス層8間に図示しないバッファー膜として酸化タンタルや酸化チタンの薄膜層を形成しておくとよい。バッファー層は必要に応じ適宜選択して用いればよい。   In the next step, the glass layer 8 is formed. The glass layer 8 is a glass layer of a borosilicate glass-based oxide on the protective film 6 shown in FIG. 2D and the resistive thin film 7 made of a Ni—Cr alloy shown in FIG. 3B in the thin film thermistor element. Is formed by sputtering or CVD. After film formation, heat treatment is performed at a temperature of about 300 to 800 ° C., and the film is planarized by passing through a reflow process in which the film is once melted. Thus, step coverage of the thin film thermistor element can be improved and pinholes in the glass layer can be reduced. If there is a need to increase the heat treatment temperature of the glass layer 8, a part of the composition constituting the glass layer 8 may diffuse into the thermistor thin film 5 and the electrical characteristics may fluctuate. A thin film layer of tantalum oxide or titanium oxide may be formed as a buffer film (not shown) between 6 and the glass layer 8. The buffer layer may be appropriately selected and used as necessary.

この後、フォトエッチング法によって、薄膜サーミスタ素子と薄膜抵抗素子を覆うガラス層8と保護被膜6の一部を除去して、薄膜サーミスタ素子においては、図2(e)に示すように電極膜4の両端部を露出させる。また、薄膜抵抗素子においては、図3(c)に示すように抵抗薄膜7の両端部を露出させる。そして、薄膜サーミスタ素子の露出させた電極膜4の一部を覆うようにセラミックス基板1上に第2金属下地層2bをパターン形成する。その後、図2(f)及び図3(d)に示すように、第2金属下地層2b及び抵抗薄膜7上にコンタクト層9と後述するバンプ形成のための接合層10とからなる金属膜11が積層形成される。コンタクト層9としてはNi、Cuあるいはこれらの合金膜が用いられ、接合層10としてはAuあるいはAuを含む合金膜がスパッタ法等によって形成される。   Thereafter, a part of the glass layer 8 and the protective film 6 covering the thin film thermistor element and the thin film resistor element is removed by a photoetching method. In the thin film thermistor element, as shown in FIG. Expose both ends of. In the thin film resistance element, both ends of the resistance thin film 7 are exposed as shown in FIG. Then, the second metal base layer 2b is patterned on the ceramic substrate 1 so as to cover a part of the exposed electrode film 4 of the thin film thermistor element. Thereafter, as shown in FIGS. 2 (f) and 3 (d), a metal film 11 comprising a contact layer 9 and a bonding layer 10 for bump formation to be described later on the second metal base layer 2b and the resistance thin film 7. Are stacked. The contact layer 9 is made of Ni, Cu or an alloy film thereof, and the bonding layer 10 is made of Au or an alloy film containing Au by a sputtering method or the like.

最後に、図2(g)および図3(e)に示すように、薄膜サーミスタ素子と薄膜抵抗素子のそれぞれの端子部分の接合層10上にバンプを形成するために、電解メッキ法を用いて、Sn、Ag、Cuまたはこれらの組み合わせからなる合金材料を析出させて形成する。薄膜サーミスタ素子と薄膜抵抗素子のバンプ形成は同時に行うことができる。またバンプの形成方法としては、上記材料からなるペーストをスクリーン印刷法等の他の方法によって形成することもできる。このような工程を経て図1に示すようなチップ型複合電子部品が完成する。   Finally, as shown in FIGS. 2 (g) and 3 (e), an electrolytic plating method is used to form bumps on the bonding layer 10 of the terminal portions of the thin film thermistor element and the thin film resistance element. , Sn, Ag, Cu, or an alloy material made of a combination thereof is deposited. Bump formation of the thin film thermistor element and the thin film resistor element can be performed simultaneously. As a method for forming bumps, a paste made of the above material can be formed by other methods such as a screen printing method. Through such steps, a chip-type composite electronic component as shown in FIG. 1 is completed.

上記実施例の図2において示した薄膜抵抗素子のNi−Cr系合金膜からなる抵抗薄膜7は、プレート状に形成した薄膜の例を示したが、図4に示す薄膜抵抗素子の抵抗薄膜7をジグザグ状の形状を有するパターンに形成してもよいことはもちろんである。また、上記実施例には示さなかったが、抵抗薄膜7の部分にトリミング部を設けて抵抗値調整ができるようにしてもよい。   The resistance thin film 7 made of a Ni—Cr alloy film of the thin film resistance element shown in FIG. 2 of the above embodiment is an example of a thin film formed in a plate shape, but the resistance thin film 7 of the thin film resistance element shown in FIG. Of course, a pattern having a zigzag shape may be formed. Although not shown in the above embodiment, a trimming portion may be provided in the resistive thin film 7 so that the resistance value can be adjusted.

また、上記実施例の図2において、薄膜サーミスタ素子のサーミスタ薄膜5の構造を図5(a)または(b)のようにしてもよい。図5(a)に示す薄膜サーミスタ素子は、低抵抗な薄膜サーミスタ素子を得るために、サーミスタ薄膜5の上面にフローティング電極13を設けた構造である。このようにフローティング電極を形成した構造とすることで、図2(g)の構造の薄膜サーミスタ素子と比べ低抵抗な薄膜サーミスタ素子が得られる。さらに、図5(b)の薄膜サーミスタ素子は、サーミスタ薄膜5の上部にもう一層のサーミスタ薄膜14を形成した構造を示している。このようにサーミスタ薄膜5、14を積層することでサーミスタ薄膜の抵抗値を微調整することができる。図5に示すこれらサーミスタ薄膜の構成は、上記実施例のサーミスタ薄膜を形成する工程において目的に応じて適宜選択採用すればよい。   Further, in FIG. 2 of the above embodiment, the structure of the thermistor thin film 5 of the thin film thermistor element may be as shown in FIG. 5 (a) or (b). The thin film thermistor element shown in FIG. 5A has a structure in which a floating electrode 13 is provided on the upper surface of the thermistor thin film 5 in order to obtain a low resistance thin film thermistor element. By adopting such a structure in which the floating electrode is formed, a thin film thermistor element having a lower resistance than that of the thin film thermistor element having the structure of FIG. Further, the thin film thermistor element of FIG. 5B shows a structure in which another thermistor thin film 14 is formed on the thermistor thin film 5. Thus, by laminating the thermistor thin films 5 and 14, the resistance value of the thermistor thin film can be finely adjusted. The configuration of the thermistor thin film shown in FIG. 5 may be appropriately selected and adopted according to the purpose in the step of forming the thermistor thin film of the above embodiment.

以下、本発明の実施の形態に関して添付図面に基づき説明する。図6はひとつのセラミックス基板上に2個の薄膜サーミスタ素子が形成された本発明のチップ型複合電子部品の外観を示す斜視図である。なお、図6は内部構造を見やすくするために、本発明を構成する薄膜の一部を省略して図示してある。図7(a)〜(h)は、前記チップ型複合電子部品の第1薄膜サーミスタ素子部分の製造工程を説明するための断面図である。また、図8(a)〜(h)は、前記チップ型複合電子部品の第2薄膜サーミスタ素子部分の製造工程を説明するための断面図である。図6のA−A線断面図は、上記図7(h)に相当する第1薄膜サーミスタ素子の断面図であり、図6のB−B線断面図は、上記図8(h)に相当する第2薄膜サーミスタ素子の断面図である。本発明のチップ型複合電子部品の第1薄膜サーミスタ素子及び第2薄膜サーミスタ素子は次のような工程を経て製造される。なお、説明の都合上、製造途中と最終構成部分とは同一符号を用いて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 6 is a perspective view showing the external appearance of the chip-type composite electronic component of the present invention in which two thin film thermistor elements are formed on one ceramic substrate. In FIG. 6, in order to make the internal structure easy to see, a part of the thin film constituting the present invention is omitted. 7A to 7H are cross-sectional views for explaining the manufacturing process of the first thin film thermistor element portion of the chip-type composite electronic component. FIGS. 8A to 8H are cross-sectional views for explaining the manufacturing process of the second thin film thermistor element portion of the chip-type composite electronic component. 6 is a cross-sectional view of the first thin film thermistor element corresponding to FIG. 7H, and the BB cross-sectional view of FIG. 6 corresponds to FIG. 8H. It is sectional drawing of the 2nd thin film thermistor element. The first thin film thermistor element and the second thin film thermistor element of the chip-type composite electronic component of the present invention are manufactured through the following steps. For convenience of explanation, the middle part of manufacturing and the final component will be described using the same reference numerals.

まず、図7(a)、図8(a)に示すように、アルミナ、石英、ムライト、ステアタイト等のセラミックスからなるセラミックス基板1の主表面に、第1及び第2薄膜サーミスタ素子のための一対の第1金属下地層2aをTi、Cr、Cu、Ti−Cu、W、Ni等の金属材料をスパッタリング等の公知手段を用いてセラミックス基板1上にそれぞれパターン形成する。   First, as shown in FIGS. 7 (a) and 8 (a), the main surface of a ceramic substrate 1 made of ceramics such as alumina, quartz, mullite, steatite, etc., is used for the first and second thin film thermistor elements. A pair of first metal underlayers 2a are respectively formed on the ceramic substrate 1 by patterning a metal material such as Ti, Cr, Cu, Ti-Cu, W, Ni using a known means such as sputtering.

次に、図7(a)に示すように、スパッタ法、プラズマCVD法などの手段によって二酸化ケイ素(SiO2)または窒化ケイ素(Si3N4)からなる絶縁被膜3を厚さ0.1〜1.0μmで前記第1金属下地層2a間のセラミックス基板1上にパターン形成する。この絶縁被膜3は、この後の工程で第1サーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。   Next, as shown in FIG. 7A, an insulating coating 3 made of silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4) is formed to a thickness of 0.1 to 1.0 μm by means such as sputtering or plasma CVD. A pattern is formed on the ceramic substrate 1 between the first metal base layers 2a. This insulating coating 3 prevents the thermal diffusion reaction between the thermistor thin film and the substrate when the thermistor thin film is heat-treated after the first thermistor thin film is formed in the subsequent process, and stabilizes the resistance temperature characteristic as a thin film thermistor element. It is necessary for

上記第1金属下地層2aと絶縁被膜3を形成した後、図7(b)に示すように、第1薄膜サーミスタ素子の絶縁被膜3と前記第1金属下地層2a上にスパッタ法などによって、Pt、Pd、Pd−Ag等の電極膜4aを形成する。同図に示した電極膜4aは、この後の工程で形成される第1サーミスタ薄膜の電極となるように、セラミックス基板1の両端部の第1金属下地層2aから絶縁被膜3上で対向するように形成されている。電極膜4aの形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。   After forming the first metal underlayer 2a and the insulating film 3, as shown in FIG. 7B, the insulating film 3 of the first thin film thermistor element and the first metal underlayer 2a are formed on the first metal underlayer 2a by sputtering or the like. An electrode film 4a made of Pt, Pd, Pd-Ag or the like is formed. The electrode film 4a shown in the figure is opposed to the first metal base layer 2a at both ends of the ceramic substrate 1 on the insulating coating 3 so as to be an electrode of the first thermistor thin film formed in the subsequent process. It is formed as follows. The shape of the electrode film 4a may be a pattern formed in a configuration in which the electrode films formed in a comb shape mesh with each other in addition to the butting structure as shown in the above embodiment.

次に、図7(c)に示すように、第1薄膜サーミスタ素子側の絶縁被膜3上に形成した一対の電極膜4a上にスパッタリングによって厚さが0.1〜3.0μmの第1サーミスタ薄膜5aを形成する。その後、500〜1000℃の温度で1〜5時間熱処理を行う。ここで、第1サーミスタ薄膜5aは、マンガン(Mn)、コバルト(Co)、ニッケル(Ni)、鉄(Fe)などからなる複合酸化物の焼結体をターゲットとし、スパッタ圧力が0.2Pa〜0.7Paでセラミックス基板1を200℃〜500℃の温度に加熱した状態でスパッタリングを行って形成する。そして、フォトエッチング法によって不要部分を除去する。   Next, as shown in FIG. 7C, a first thermistor having a thickness of 0.1 to 3.0 μm is formed by sputtering on the pair of electrode films 4a formed on the insulating film 3 on the first thin film thermistor element side. A thin film 5a is formed. Thereafter, heat treatment is performed at a temperature of 500 to 1000 ° C. for 1 to 5 hours. Here, the first thermistor thin film 5a targets a complex oxide sintered body made of manganese (Mn), cobalt (Co), nickel (Ni), iron (Fe), etc., and has a sputtering pressure of 0.2 Pa- Sputtering is performed while the ceramic substrate 1 is heated to a temperature of 200 ° C. to 500 ° C. at 0.7 Pa. Then, unnecessary portions are removed by a photoetching method.

その後、図7(d)に示すように、第1サーミスタ薄膜5aを保護するためのパッシベーション膜として、例えば、二酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)またはオキシナイトライドシリコン薄膜などの保護被膜6aが第1サーミスタ薄膜5aと電極膜4a上に膜厚0.5〜2.0μmで形成される。なお、前記保護被膜6aを形成するときに図8(b)に示す絶縁被膜6aが、前記第1金属下地層2a間のセラミックス基板1上に同時にパターン形成される。この絶縁被膜6aは、この後の工程で第2サーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。   Thereafter, as shown in FIG. 7D, as a passivation film for protecting the first thermistor thin film 5a, for example, a protective film 6a such as silicon dioxide (SiO 2), silicon nitride (Si 3 N 4), or oxynitride silicon thin film. Is formed on the first thermistor thin film 5a and the electrode film 4a with a film thickness of 0.5 to 2.0 μm. When forming the protective coating 6a, the insulating coating 6a shown in FIG. 8B is simultaneously patterned on the ceramic substrate 1 between the first metal base layers 2a. This insulating film 6a prevents the thermal diffusion reaction between the thermistor thin film and the substrate when the thermistor thin film is heat-treated after the second thermistor thin film is formed in the subsequent process, and stabilizes the resistance temperature characteristic as a thin film thermistor element. It is necessary for

上記第1金属下地層2aと絶縁被膜6aが形成された後、図8(c)に示すように、この絶縁被膜6aと前記第1金属下地層2a上にスパッタ法などによって、Pt、Pd、Pd−Ag等の電極膜4bが形成される。同図に示した電極膜4bは、この後の工程で形成される第2サーミスタ薄膜の電極となるように、セラミックス基板1の両端部の第1金属下地層2aから絶縁被膜6a上で対向するように形成される。電極膜4bの形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。   After the first metal base layer 2a and the insulating film 6a are formed, as shown in FIG. 8C, Pt, Pd, and the like are formed on the insulating film 6a and the first metal base layer 2a by sputtering or the like. An electrode film 4b such as Pd—Ag is formed. The electrode film 4b shown in the figure is opposed to the first metal base layer 2a at both ends of the ceramic substrate 1 on the insulating coating 6a so as to be an electrode of a second thermistor thin film formed in the subsequent process. Formed as follows. The shape of the electrode film 4b may be a pattern formed in a configuration in which the electrode films formed in a comb-tooth shape are engaged with each other, in addition to the butting structure as shown in the above embodiment.

次に、図8(d)に示すように、一対の電極膜4b上にスパッタリングによって厚さが0.1〜3μmの第1サーミスタ薄膜5aよりB定数の小さな(あるいはB定数の大きな)第2サーミスタ薄膜5bを形成する。本実施例において、抵抗温度特性の異なる第1及び第2サーミスタ薄膜5bは、所望の特性が得られる組成のターゲットをそれぞれ使用することによって形成できる。その後、500〜1000℃の温度で1〜5時間熱処理を行う。そして、フォトエッチング法によって不要部分を除去する。そして、図8(e)に示すように、第2サーミスタ薄膜5bを保護するためのパッシベーション膜として、例えば、二酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)またはオキシナイトライドシリコン薄膜などの保護被膜6bが第2サーミスタ薄膜5bと電極膜4b上に膜厚0.5〜2.0μmで形成される。以上の製造工程を終了することによって、後述するガラス層、第2金属下地層、金属膜及びバンプの形成を残して第1薄膜サーミスタ素子、第2薄膜サーミスタ素子の部分が完成する。   Next, as shown in FIG. 8D, a second B constant smaller (or a larger B constant) than the first thermistor thin film 5a having a thickness of 0.1 to 3 μm is formed on the pair of electrode films 4b by sputtering. The thermistor thin film 5b is formed. In the present embodiment, the first and second thermistor thin films 5b having different resistance temperature characteristics can be formed by using targets having compositions that provide desired characteristics, respectively. Thereafter, heat treatment is performed at a temperature of 500 to 1000 ° C. for 1 to 5 hours. Then, unnecessary portions are removed by a photoetching method. Then, as shown in FIG. 8 (e), as a passivation film for protecting the second thermistor thin film 5b, for example, a protective film 6b such as silicon dioxide (SiO2), silicon nitride (Si3N4) or oxynitride silicon thin film. Is formed on the second thermistor thin film 5b and the electrode film 4b with a film thickness of 0.5 to 2.0 μm. By completing the above manufacturing process, the portions of the first thin film thermistor element and the second thin film thermistor element are completed with the formation of the glass layer, the second metal base layer, the metal film, and the bumps described later.

次工程ではガラス層8が形成される。ガラス層8は、薄膜サーミスタ素子における図7(e)に示す第1薄膜サーミスタ素子の保護被膜6b上と、図8(e)に示す第2薄膜サーミスタ素子の保護被膜6b上に、硼珪酸ガラス系酸化物のガラス層をスパッタ法あるいはCVD法により成膜する。成膜後、300〜800℃程度の温度で熱処理し、一度溶融させるリフロー工程を通すことによって平坦化され、薄膜サーミスタ素子のステップカバレッジを改善できるとともに、ガラス層のピンホールを減少できる。なお、ガラス層8の熱処理温度を高める必要性がある場合、ガラス層8を構成する組成の一部がサーミスタ薄膜5a、5bへ拡散し電気的特性が変動することがあるので、その場合は、保護被膜6bとガラス層8間に図示しないバッファー膜として酸化タンタルや酸化チタンの薄膜層を形成しておくとよい。バッファー膜は必要に応じ適宜選択して用いればよい。   In the next step, the glass layer 8 is formed. The glass layer 8 is formed on the protective film 6b of the first thin film thermistor element shown in FIG. 7 (e) and on the protective film 6b of the second thin film thermistor element shown in FIG. 8 (e). A glass layer of a system oxide is formed by sputtering or CVD. After film formation, heat treatment is performed at a temperature of about 300 to 800 ° C., and the film is planarized by passing through a reflow process in which the film is once melted. Thus, step coverage of the thin film thermistor element can be improved and pinholes in the glass layer can be reduced. If there is a need to increase the heat treatment temperature of the glass layer 8, a part of the composition constituting the glass layer 8 may diffuse into the thermistor thin films 5a and 5b and the electrical characteristics may fluctuate. A thin film layer of tantalum oxide or titanium oxide may be formed as a buffer film (not shown) between the protective film 6b and the glass layer 8. The buffer film may be appropriately selected and used as necessary.

この後、フォトエッチング法によって、第1薄膜サーミスタ素子の保護被膜6a、6b、第2薄膜サーミスタ素子の保護被膜6bおよび第1、第2薄膜サーミスタ素子を覆うガラス層8の一部を除去して、図7(f)及び図8(f)に示すように、第1、第2薄膜サーミスタ素子の電極膜4a、4bの両端部をそれぞれ露出させる。そして、第1、第2薄膜サーミスタ素子の露出させた電極膜4a、4bの一部を覆うようにセラミックス基板1上に第2金属下地層2bをパターン形成する。その後、図7(g)及び図8(g)に示すように、第2金属下地層2b上にコンタクト層9と後述するバンプ形成のための接合層10とからなる金属膜11が積層形成される。コンタクト層9としてはNi、Cuあるいはこれらの合金膜が用いられ、接合層10としてはAuあるいはAuを含む合金膜がスパッタ法等によって形成される。   Thereafter, the protective coatings 6a and 6b of the first thin film thermistor element, the protective coating 6b of the second thin film thermistor element and a part of the glass layer 8 covering the first and second thin film thermistor elements are removed by a photoetching method. As shown in FIGS. 7F and 8F, both end portions of the electrode films 4a and 4b of the first and second thin film thermistor elements are exposed. Then, the second metal base layer 2b is patterned on the ceramic substrate 1 so as to cover a part of the exposed electrode films 4a and 4b of the first and second thin film thermistor elements. Thereafter, as shown in FIGS. 7 (g) and 8 (g), a metal film 11 comprising a contact layer 9 and a bonding layer 10 for bump formation described later is laminated on the second metal base layer 2b. The The contact layer 9 is made of Ni, Cu or an alloy film thereof, and the bonding layer 10 is made of Au or an alloy film containing Au by a sputtering method or the like.

最後に、図7(h)および図8(h)に示すように、第1および第2薄膜サーミスタ素子のそれぞれの端子部分の接合層10上にバンプを形成するために、電解メッキ法を用いて、Sn、Ag、Cuまたはこれらの組み合わせからなる合金材料を析出させてバンプが同時形成される。なおバンプの形成方法としては、上記材料からなるペーストをスクリーン印刷法等の他の方法によって形成することもできる。このような工程を経て図6に示すようなチップ型複合電子部品が完成する。   Finally, as shown in FIGS. 7 (h) and 8 (h), an electrolytic plating method is used to form bumps on the bonding layer 10 of the terminal portions of the first and second thin film thermistor elements. Then, bumps are formed simultaneously by depositing an alloy material made of Sn, Ag, Cu, or a combination thereof. As a method for forming bumps, a paste made of the above material can be formed by other methods such as a screen printing method. Through such steps, a chip-type composite electronic component as shown in FIG. 6 is completed.

本発明では、ひとつの基板上に薄膜サーミスタ素子と薄膜抵抗素子の組み合わせ、あるいは2個の薄膜サーミスタ素子を搭載した構造の複合電子部品について記述したが、上記実施例において、薄膜抵抗素子の代わり薄膜容量素子を形成できれば、温度検知時にこれら複合部品に接続されたケーブルから侵入してくるノイズを防止することができる温度センサを作製することも可能である。   In the present invention, a composite electronic component having a structure in which a thin film thermistor element and a thin film resistor element are combined on a single substrate or two thin film thermistor elements are mounted has been described. If a capacitive element can be formed, it is possible to produce a temperature sensor that can prevent noise entering from a cable connected to these composite parts during temperature detection.

本発明のチップ型複合電子部品の外観を示す斜視図である。(実施例1)It is a perspective view which shows the external appearance of the chip type composite electronic component of this invention. (Example 1) (a)〜(g)は、薄膜サーミスタ素子部分の製造工程を説明するための図1のA−A線による断面図である。(実施例1)(A)-(g) is sectional drawing by the AA of FIG. 1 for demonstrating the manufacturing process of a thin film thermistor element part. (Example 1) (a)〜(e)は、薄膜抵抗素子部分の製造工程を説明するための図1のB−B線による断面図である。(実施例1)(A)-(e) is sectional drawing by the BB line of FIG. 1 for demonstrating the manufacturing process of a thin film resistance element part. (Example 1) 薄膜抵抗素子の抵抗薄膜7の他の形状例を示す。(実施例1)The other example of the shape of the resistance thin film 7 of a thin film resistance element is shown. (Example 1) 薄膜サーミスタ素子のサーミスタ薄膜5の部分の他の構造例を示す。(実施例1)Another structural example of the portion of the thermistor thin film 5 of the thin film thermistor element is shown. (Example 1) 本発明のチップ型複合電子部品の外観を示す斜視図である。(実施例2)It is a perspective view which shows the external appearance of the chip type composite electronic component of this invention. (Example 2) (a)〜(h)は、第1薄膜サーミスタ素子部分の製造工程を説明するための図6のA−A線による断面図である。(実施例2)(A)-(h) is sectional drawing by the AA of FIG. 6 for demonstrating the manufacturing process of a 1st thin film thermistor element part. (Example 2) (a)〜(h)は、第2薄膜サーミスタ素子部分の製造工程を説明するための図6のB−B線による断面図である。(実施例2)(A)-(h) is sectional drawing by the BB line of FIG. 6 for demonstrating the manufacturing process of a 2nd thin film thermistor element part. (Example 2)

符号の説明Explanation of symbols

1 セラミックス基板
2a 第1金属下地層
2b 第2金属下地層
3 絶縁被膜
4 電極膜
5a 第1サーミスタ薄膜
5b 第2サーミスタ薄膜
6a、6b 保護被膜
7 抵抗薄膜
8 ガラス層
9 コンタクト層
10 接合層
11 金属膜
12 バンプ
DESCRIPTION OF SYMBOLS 1 Ceramic substrate 2a 1st metal base layer 2b 2nd metal base layer 3 Insulation film 4 Electrode film 5a 1st thermistor thin film 5b 2nd thermistor thin film 6a, 6b Protective film 7 Resistance thin film 8 Glass layer 9 Contact layer 10 Bonding layer 11 Metal Membrane 12 Bump

Claims (10)

ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成されたチップ型複合電子部品において、前記薄膜サーミスタ素子がひとつのセラミックス基板上に対向して形成された一対の第1金属下地層と、該第1金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第1金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化物からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜とガラス層とから構成され、また前記薄膜抵抗素子が前記薄膜サーミスタ素子に隣接する前記セラミックス基板上に形成されたNi−Cr系合金からなる抵抗薄膜と、該抵抗薄膜の一部を保護する保護被膜とガラス層とから構成されていて、前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第2金属下地層上と、前記薄膜抵抗素子両端部の露出した抵抗薄膜上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品。   In a chip-type composite electronic component in which a thin film thermistor element and a thin film resistor element are formed on one ceramic substrate, a pair of first metal underlayers formed by facing the thin film thermistor element on one ceramic substrate; An insulating film formed on the ceramic substrate between the first metal base layers, a part of the insulating film, a pair of electrode films formed on the first metal base layer, and the pair on the insulating film A thermistor thin film made of a metal oxide formed so as to cover a part of the electrode film, a protective film covering the thermistor thin film, and a glass layer, and the thin film resistance element is adjacent to the thin film thermistor element A resistive thin film made of a Ni-Cr alloy formed on the ceramic substrate, and a protective film and a glass layer for protecting a part of the resistive thin film. A metal film covering a portion of the exposed pair of electrode films at both ends of the thin film thermistor element, on a second metal base layer formed on the ceramic substrate, and on the exposed resistance thin film at both ends of the thin film resistor element A chip-type composite electronic component, wherein bumps are formed via ひとつのセラミックス基板上に2つの薄膜サーミスタ素子が形成されたチップ型複合電子部品において、それぞれの薄膜サーミスタ素子が前記セラミックス基板上に対向して形成された一対の第1金属下地層と、該第1金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第1金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化膜からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜及びガラス層とから構成されていて、それぞれの前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第2金属下地層上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品。   In a chip-type composite electronic component in which two thin film thermistor elements are formed on a single ceramic substrate, a pair of first metal underlayers formed so that each thin film thermistor element is opposed to the ceramic substrate; Insulating film formed on the ceramic substrate between one metal base layer, a part of the insulating film, a pair of electrode films formed on the first metal base layer, and the pair of electrodes on the insulating film A thermistor thin film made of a metal oxide film formed so as to cover a part of the film, and a protective film and a glass layer covering the thermistor thin film, and a pair of exposed both ends of each thin film thermistor element A chip type characterized in that a bump is formed on a second metal base layer formed on the ceramic substrate so as to cover a part of the electrode film via a metal film. If electronic components. 2つの前記薄膜サーミスタ素子が、異なる抵抗温度特性を有するサーミスタ薄膜から構成されていることを特徴とする請求項2に記載のチップ型複合電子部品。   3. The chip-type composite electronic component according to claim 2, wherein the two thin film thermistor elements are composed of thermistor thin films having different resistance temperature characteristics. 前記薄膜サーミスタ素子における前記セラミックス基板上の一対の第1金属下地層間に形成された絶縁被膜の厚みが0.1μm〜1.0μmの二酸化珪素(SiO2)または窒化珪素(Si3N4)からなることを特徴とする請求項1、2に記載のチップ型複合電子部品。   The insulating film formed between the pair of first metal base layers on the ceramic substrate in the thin film thermistor element is made of silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4) having a thickness of 0.1 μm to 1.0 μm. The chip-type composite electronic component according to claim 1. 前記サーミスタ薄膜及び/または前記抵抗薄膜を覆う保護被膜が二酸化珪素(SiO2)または窒化珪素(Si3N4)からなることを特徴とする請求項1、2に記載のチップ型複合電子部品。   3. The chip-type composite electronic component according to claim 1, wherein a protective film covering the thermistor thin film and / or the resistive thin film is made of silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4). 前記ガラス層が硼珪酸ガラス系酸化物からなることを特徴とする請求項1、2に記載のチップ型複合電子部品。   The chip-type composite electronic component according to claim 1, wherein the glass layer is made of a borosilicate glass-based oxide. 前記金属膜が、コンタクト層と接合層の二層で構成されていることを特徴とする請求項1、2に記載のチップ型複合電子部品。   The chip-type composite electronic component according to claim 1, wherein the metal film is composed of two layers of a contact layer and a bonding layer. 前記コンタクト層がNi(ニッケル)、Cu(銅)またはこれらの何れかを含む合金からなり、前記接合層がAu(金)からなることを特徴とする請求項7に記載のチップ型複合電子部品。   8. The chip-type composite electronic component according to claim 7, wherein the contact layer is made of Ni (nickel), Cu (copper), or an alloy containing any of these, and the bonding layer is made of Au (gold). . 前記バンプがSn(錫)、Ag(銀)、Cu(銅)またはこれらの何れかを含む合金からなることを特徴とする請求項1、2に記載のチップ型複合電子部品。   The chip-type composite electronic component according to claim 1, wherein the bump is made of Sn (tin), Ag (silver), Cu (copper), or an alloy containing any of these. 前記第1金属下地層及び前記第2金属下地層がTi(チタン)、Cr(クロム)、Cu(銅)、Ag(銀)またはこれらの何れかを含む合金からなることを特徴とする請求項1、2、4に記載のチップ型複合電子部品。
The first metal underlayer and the second metal underlayer are made of Ti (titanium), Cr (chromium), Cu (copper), Ag (silver), or an alloy containing any of these. A chip-type composite electronic component according to any one of 1, 2, 4
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