JP2001144596A - パワーｍｏｓｆｅｔを備えたｐｗｍ制御回路の制御方法 - Google Patents
パワーｍｏｓｆｅｔを備えたｐｗｍ制御回路の制御方法Info
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- JP2001144596A JP2001144596A JP32691999A JP32691999A JP2001144596A JP 2001144596 A JP2001144596 A JP 2001144596A JP 32691999 A JP32691999 A JP 32691999A JP 32691999 A JP32691999 A JP 32691999A JP 2001144596 A JP2001144596 A JP 2001144596A
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Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴを備えたＰＷＭ制御回路
において、パワーＭＯＳＦＥＴがオフとなった時に発生
するドレイン〜ソース間電圧を検出して零ボルトに抑制
する。 【解決手段】 パワーＭＯＳＦＥＴ８のドレイン端子に
抵抗１１を介して接続した第１の反転増幅回路１と、抵
抗１３を介して前記第１の反転増幅回路１の出力端に接
続した第２の反転増幅回路２と、抵抗１５を介して前記
パワーＭＯＳＦＥＴ８のドレイン〜ソース間電圧を入力
すると共に電流指令信号（基準信号）８と比較するコン
パレータ４と、前記コンパレータ４のオンパルスを入力
して一定期間のオフタイム信号を出力するオフタイム一
定制御回路５と、パワーＭＯＳＦＥＴ８のゲート端子と
オフタイム一定制御回路の間に接続したバッファ・アン
プ７と、さらに、コンパレータ４の反転入力端子に接続
したドレイン端子と、接地したソース端子と、抵抗１６
とインバータ６の直列回路を介してオフタイム一定制御
回路５の出力端に接続したゲート端子を備えたＦＥＴと
によって構成した。
において、パワーＭＯＳＦＥＴがオフとなった時に発生
するドレイン〜ソース間電圧を検出して零ボルトに抑制
する。 【解決手段】 パワーＭＯＳＦＥＴ８のドレイン端子に
抵抗１１を介して接続した第１の反転増幅回路１と、抵
抗１３を介して前記第１の反転増幅回路１の出力端に接
続した第２の反転増幅回路２と、抵抗１５を介して前記
パワーＭＯＳＦＥＴ８のドレイン〜ソース間電圧を入力
すると共に電流指令信号（基準信号）８と比較するコン
パレータ４と、前記コンパレータ４のオンパルスを入力
して一定期間のオフタイム信号を出力するオフタイム一
定制御回路５と、パワーＭＯＳＦＥＴ８のゲート端子と
オフタイム一定制御回路の間に接続したバッファ・アン
プ７と、さらに、コンパレータ４の反転入力端子に接続
したドレイン端子と、接地したソース端子と、抵抗１６
とインバータ６の直列回路を介してオフタイム一定制御
回路５の出力端に接続したゲート端子を備えたＦＥＴと
によって構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、電動カート、Ｆ
Ａ用モータ等として使用されるＤＣモータの駆動回路に
おけるＰＷＭ制御回路に関する。
Ａ用モータ等として使用されるＤＣモータの駆動回路に
おけるＰＷＭ制御回路に関する。
【０００２】
【従来の技術】従来方式によるＤＣモータの駆動回路を
パワーＭＯＳＦＥＴを用いて構成したＰＷＭ制御回路に
おいては、パワーＭＯＳＦＥＴ（以下ＦＥＴと言う）の
オン・ドロップ電圧を検出して、そのＦＥＴに流れる電
流を瞬時値制御する場合は、ＦＥＴのドレイン〜ソース
間のオン・ドロップ電圧と基準信号をコンパレータ等で
比較し、オン・ドロップ電圧が基準信号より大きくなっ
たときにＦＥＴをオフする方法が用いられている。しか
し、ＦＥＴをオフすると、そのドレイン〜ソース間電圧
は電源電圧まで跳ね上がり、コンパレータの入力検出信
号が大きくなり、永久にＦＥＴをオン駆動する信号が出
なくなる。そこで、従来はＦＥＴを強制的にオンさせる
ためのパルス信号を加えていた。
パワーＭＯＳＦＥＴを用いて構成したＰＷＭ制御回路に
おいては、パワーＭＯＳＦＥＴ（以下ＦＥＴと言う）の
オン・ドロップ電圧を検出して、そのＦＥＴに流れる電
流を瞬時値制御する場合は、ＦＥＴのドレイン〜ソース
間のオン・ドロップ電圧と基準信号をコンパレータ等で
比較し、オン・ドロップ電圧が基準信号より大きくなっ
たときにＦＥＴをオフする方法が用いられている。しか
し、ＦＥＴをオフすると、そのドレイン〜ソース間電圧
は電源電圧まで跳ね上がり、コンパレータの入力検出信
号が大きくなり、永久にＦＥＴをオン駆動する信号が出
なくなる。そこで、従来はＦＥＴを強制的にオンさせる
ためのパルス信号を加えていた。
【０００３】図２は、上述した従来のＰＷＭ制御回路を
示すブロック図であって、ＦＥＴ１０７がオンしたとき
のドレイン〜ソース間のオン・ドロップ電圧は、第１の
反転増幅回路１０１において信号増幅され、その出力信
号は図４（ａ）に示す信号(1）となる。続いて前記出力
信号(1）は、第２の反転増幅回路１０２に入力して信号
の極性が反転され、図４（ｂ）に示す信号(2）となる。
コンパレータ１０３には前記出力信号(2）と電流指令信
号（基準信号）１０８が入力して比較され、その出力信
号は図４（ｃ）に示す信号(3）となり、オフタイム一定
制御回路１０４に入力する。即ち、ＦＥＴ１０７からの
オン・ドロップ電圧が基準信号１０８よりも大きいとき
は、コンパレータ１０３からオン信号(3）が出力され
る。このオン信号(3）を入力したオフタイム一定制御回
路（例えばワンショット・マルチバイブレータ）１０４
からの出力信号は図４（ｄ）に示す信号(4）であって、
一定期間のオフタイムを持った信号である。さらに、信
号(4）はＯＲ回路１０６を介してＦＥＴ１０７のゲート
端子に入力するゲート信号(6）のオフ信号となり、ＦＥ
Ｔ１０７をオフとする。
示すブロック図であって、ＦＥＴ１０７がオンしたとき
のドレイン〜ソース間のオン・ドロップ電圧は、第１の
反転増幅回路１０１において信号増幅され、その出力信
号は図４（ａ）に示す信号(1）となる。続いて前記出力
信号(1）は、第２の反転増幅回路１０２に入力して信号
の極性が反転され、図４（ｂ）に示す信号(2）となる。
コンパレータ１０３には前記出力信号(2）と電流指令信
号（基準信号）１０８が入力して比較され、その出力信
号は図４（ｃ）に示す信号(3）となり、オフタイム一定
制御回路１０４に入力する。即ち、ＦＥＴ１０７からの
オン・ドロップ電圧が基準信号１０８よりも大きいとき
は、コンパレータ１０３からオン信号(3）が出力され
る。このオン信号(3）を入力したオフタイム一定制御回
路（例えばワンショット・マルチバイブレータ）１０４
からの出力信号は図４（ｄ）に示す信号(4）であって、
一定期間のオフタイムを持った信号である。さらに、信
号(4）はＯＲ回路１０６を介してＦＥＴ１０７のゲート
端子に入力するゲート信号(6）のオフ信号となり、ＦＥ
Ｔ１０７をオフとする。
【０００４】次に、図４（ｄ）〜（ｆ）より明らかなよ
うに、オフタイム一定制御回路１０４からの出力信号
(4）がオフからオンに切り替る瞬間に、オンパルス発生
器１０５から強制的にオンパルス(5）を出力させると、
ＯＲ回路１０６を介してＦＥＴ１０７のゲート端子にゲ
ート信号(6）のオン信号が入力され、ＦＥＴ１０７はオ
ンとなる。
うに、オフタイム一定制御回路１０４からの出力信号
(4）がオフからオンに切り替る瞬間に、オンパルス発生
器１０５から強制的にオンパルス(5）を出力させると、
ＯＲ回路１０６を介してＦＥＴ１０７のゲート端子にゲ
ート信号(6）のオン信号が入力され、ＦＥＴ１０７はオ
ンとなる。
【０００５】
【発明が解決しようとする課題】上述したオンパルス発
生器１０５を設置して、ＦＥＴを強制的にオンとさせる
オンパルス信号をオフタイム一定制御回路１０４と協調
して発生させていたが、回路構成が複雑である。また、
負荷インピーダンスはリニアに変化するので、強制的に
オンパルス信号を周期的に作ると瞬時値制御が困難とな
る欠点があった。
生器１０５を設置して、ＦＥＴを強制的にオンとさせる
オンパルス信号をオフタイム一定制御回路１０４と協調
して発生させていたが、回路構成が複雑である。また、
負荷インピーダンスはリニアに変化するので、強制的に
オンパルス信号を周期的に作ると瞬時値制御が困難とな
る欠点があった。
【０００６】
【課題を解決するための手段】この発明は、上述した従
来技術の欠点を解消するためになされたものであって、
コンパレータ出力をＰＷＭ信号としてＦＥＴのゲート駆
動回路信号とするＰＷＭ制御回路において、ゲート駆動
信号のオフ信号によってＦＥＴをオフとすると共に、Ｆ
ＥＴがオフとなったときに発生するＦＥＴのドレイン〜
ソース間電圧をコンパレータ４に入力する直前で検出
し、零ボルトに抑制させるようにした。即ち、コンパレ
ータ４の反転入力端子にドレイン端子を接続したＦＥＴ
３を設け、オフタイム一定制御回路５の出力端子に接続
したインバータ６と抵抗１６より成る直列回路と、一端
を接地したコンデンサ１７とをＦＥＴ３のゲート端子に
接続して、ＦＥＴのドレイン〜ソース間電圧を検出する
電圧検出回路を構成した。
来技術の欠点を解消するためになされたものであって、
コンパレータ出力をＰＷＭ信号としてＦＥＴのゲート駆
動回路信号とするＰＷＭ制御回路において、ゲート駆動
信号のオフ信号によってＦＥＴをオフとすると共に、Ｆ
ＥＴがオフとなったときに発生するＦＥＴのドレイン〜
ソース間電圧をコンパレータ４に入力する直前で検出
し、零ボルトに抑制させるようにした。即ち、コンパレ
ータ４の反転入力端子にドレイン端子を接続したＦＥＴ
３を設け、オフタイム一定制御回路５の出力端子に接続
したインバータ６と抵抗１６より成る直列回路と、一端
を接地したコンデンサ１７とをＦＥＴ３のゲート端子に
接続して、ＦＥＴのドレイン〜ソース間電圧を検出する
電圧検出回路を構成した。
【０００７】
【発明の実施の形態】以下、この発明によるパワーＭＯ
ＳＦＥＴを有するＰＷＭ制御回路の構成を示すブロック
図は図１の通りである。第１の反転増幅回路１の反転入
力端子は、抵抗１１を介してパワーＭＯＳＦＥＴ８のド
レイン端子に接続してあり、また非反転入力端子との間
にはダイオード１０が設けてある。このダイオード１０
は、ＭＯＳＦＥＴ８のドレイン〜ソース間電圧が異常上
昇したときに第１の反転増幅回路１を保護するためのも
のであります。また、第１の反転増幅回路１の出力端子
に抵抗１３を介して接続した反転入力端子と、接地した
非反転入力端子を備えた第２の反転増幅回路２は、前記
第１の反転増幅回路１からの入力信号を増幅したうえで
極性を反転させる。
ＳＦＥＴを有するＰＷＭ制御回路の構成を示すブロック
図は図１の通りである。第１の反転増幅回路１の反転入
力端子は、抵抗１１を介してパワーＭＯＳＦＥＴ８のド
レイン端子に接続してあり、また非反転入力端子との間
にはダイオード１０が設けてある。このダイオード１０
は、ＭＯＳＦＥＴ８のドレイン〜ソース間電圧が異常上
昇したときに第１の反転増幅回路１を保護するためのも
のであります。また、第１の反転増幅回路１の出力端子
に抵抗１３を介して接続した反転入力端子と、接地した
非反転入力端子を備えた第２の反転増幅回路２は、前記
第１の反転増幅回路１からの入力信号を増幅したうえで
極性を反転させる。
【０００８】抵抗１５を介して第２の反転増幅回路２の
出力端子に接続した反転入力端子と、電流指令信号（基
準信号）９を入力する非反転入力端子を備えたコンパレ
ータ４の出力端子はオフタイム一定制御回路５に接続し
てある。オフタイム一定制御回路５の出力端子はバッフ
ァ・アンプ７を介してパワーＭＯＳＦＥＴ８のゲート端
子に接続してあり、またインバータ６と抵抗１６より成
る直列回路を介してＦＥＴ３のゲート端子に接続してあ
る。コンパレータ４の反転入力端子と抵抗１５との間に
ドレイン端子を接続したＦＥＴ３のソース端子は接地し
てあり、また、ＦＥＴ３のゲート端子と抵抗１６の接続
点はコンデンサ１７を介して接地してある。
出力端子に接続した反転入力端子と、電流指令信号（基
準信号）９を入力する非反転入力端子を備えたコンパレ
ータ４の出力端子はオフタイム一定制御回路５に接続し
てある。オフタイム一定制御回路５の出力端子はバッフ
ァ・アンプ７を介してパワーＭＯＳＦＥＴ８のゲート端
子に接続してあり、またインバータ６と抵抗１６より成
る直列回路を介してＦＥＴ３のゲート端子に接続してあ
る。コンパレータ４の反転入力端子と抵抗１５との間に
ドレイン端子を接続したＦＥＴ３のソース端子は接地し
てあり、また、ＦＥＴ３のゲート端子と抵抗１６の接続
点はコンデンサ１７を介して接地してある。
【０００９】次に、上述したパワーＭＯＳＦＥＴを有す
るＰＷＭ制御回路の制御方法を図１と図３を用いて説明
する。第１の反転増幅回路１の出力信号(1）は図３
（ａ）に示す通りであり、第２の反転増幅回路２の出力
信号(2）は図３（ｂ）に示すように出力信号(1）の極性
を反転させた信号である。コンパレータ４の反転入力端
子への入力信号(7）は図３（ｃ）に示すようになるの
で、電流指令信号９の基準レベルより入力信号(7）が大
きくなると、コンパレータ４から図３（ｄ）に示すパル
ス(8）が出力される。オフタイム一定制御回路５は、パ
ルス(8）を入力すると、一定期間オフとなる信号(9）を
出力する。この信号(9）はバッファ・アンプ７を介して
オフのゲート信号(6）をパワーＭＯＳＦＥＴ８のゲート
端子に入力するので、パワーＭＯＳＦＥＴ８はオフとな
る。また、オフタイム一定制御回路５からのオフ信号
(9）は、インバータ６において極性が反転された信号と
なってＦＥＴ３のゲート回路に入力し、図３（ｇ）に示
す信号(10)となるので、ＦＥＴ３はオンとなり、ソース
端子３を介して接地される。従って、パワーＭＯＳＦＥ
Ｔ８がオフとなった時に発生するドレイン〜ソース間電
圧は、ＦＥＴ３によって検出されて零ボルトに抑制され
る。なお、この実施例においては、スイッチ回路として
ＦＥＴ３を用いているが、これをトランジスタに代えて
も同様な機能を発揮させることができることは言うまで
もない。
るＰＷＭ制御回路の制御方法を図１と図３を用いて説明
する。第１の反転増幅回路１の出力信号(1）は図３
（ａ）に示す通りであり、第２の反転増幅回路２の出力
信号(2）は図３（ｂ）に示すように出力信号(1）の極性
を反転させた信号である。コンパレータ４の反転入力端
子への入力信号(7）は図３（ｃ）に示すようになるの
で、電流指令信号９の基準レベルより入力信号(7）が大
きくなると、コンパレータ４から図３（ｄ）に示すパル
ス(8）が出力される。オフタイム一定制御回路５は、パ
ルス(8）を入力すると、一定期間オフとなる信号(9）を
出力する。この信号(9）はバッファ・アンプ７を介して
オフのゲート信号(6）をパワーＭＯＳＦＥＴ８のゲート
端子に入力するので、パワーＭＯＳＦＥＴ８はオフとな
る。また、オフタイム一定制御回路５からのオフ信号
(9）は、インバータ６において極性が反転された信号と
なってＦＥＴ３のゲート回路に入力し、図３（ｇ）に示
す信号(10)となるので、ＦＥＴ３はオンとなり、ソース
端子３を介して接地される。従って、パワーＭＯＳＦＥ
Ｔ８がオフとなった時に発生するドレイン〜ソース間電
圧は、ＦＥＴ３によって検出されて零ボルトに抑制され
る。なお、この実施例においては、スイッチ回路として
ＦＥＴ３を用いているが、これをトランジスタに代えて
も同様な機能を発揮させることができることは言うまで
もない。
【００１０】
【発明の効果】以上説明したように、この発明によるＰ
ＷＭ制御回路はコンパレータの反転入力端子に接続した
ＦＥＴをオフタイム一定制御回路のオフ信号によって作
動させ、検出電圧を零ボルトに抑制させるようにした。
この制御方法で必要とする部品点数は少なく、回路構成
も簡単であるので、経済性に優れたＰＷＭ制御方法を実
現できる。
ＷＭ制御回路はコンパレータの反転入力端子に接続した
ＦＥＴをオフタイム一定制御回路のオフ信号によって作
動させ、検出電圧を零ボルトに抑制させるようにした。
この制御方法で必要とする部品点数は少なく、回路構成
も簡単であるので、経済性に優れたＰＷＭ制御方法を実
現できる。
【図１】この発明に係るＰＷＭ制御回路の構成を示すブ
ロック図。
ロック図。
【図２】従来技術によるＰＷＭ制御回路の構成を示すブ
ロック図。
ロック図。
【図３】波形図。
【図４】波形図。
１ 第１の反転増幅回路 ２ 第２の反転増幅回路 ３ ＦＥＴ ４ コンパレータ ５ オフタイム一定制御回路 ６ インバータ ７ バッファ・アンプ ８ パワーＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX44 AX56 BX16 CX20 DX13 DX22 DX55 EX23 EY01 EY10 EY12 EY21 EZ00 EZ07 EZ09 EZ10 EZ23 EZ61 FX05 FX07 FX08 FX12 FX18 FX31 GX02 GX04
Claims (1)
- 【請求項１】 ソース端子を接地したパワーＭＯＳＦＥ
Ｔのドレイン端子からの出力信号を増幅する第１の反転
増幅回路と、 該第１の反転増幅回路からの出力信号を増幅すると共に
極性を反転させた信号を出力する第２の反転増幅回路
と、 該第２の反転増幅回路からの出力信号と基準信号とを比
較し、前記出力信号が基準信号より大きくなったときは
オンパルスを出力するコンパレータと、 該コンパレータの出力パルスを入力して一定期間オフと
なる信号を出力するオフタイム一定制御回路と、 該オフタイム一定制御回路からの出力信号を前記パワー
ＭＯＳＦＥＴのゲート信号として入力させるバッファ・
アンプと、 前記コンパレータの反転入力端子に接続した入力端子と
接地した端子とを備え、前記オフタイム一定制御回路か
らの出力信号を極性反転させたうえで入力する駆動端子
を備えたスイッチ回路と、 によって構成し、前記パワーＭＯＳＦＥＴのオン・ドロ
ップ電圧が基準信号より大きくなったことが前記コンパ
レータにより検出されたときは、前記パワーＭＯＳＦＥ
Ｔをオフとすると共に、オフとなった時に発生するドレ
イン〜ソース間電圧を前記スイッチ回路によって検出
し、前記ドレイン〜ソース間電圧を零ボルトに抑制させ
るようにしたことを特徴とするパワーＭＯＳＦＥＴを備
えたＰＷＭ制御回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32691999A JP2001144596A (ja) | 1999-11-17 | 1999-11-17 | パワーｍｏｓｆｅｔを備えたｐｗｍ制御回路の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32691999A JP2001144596A (ja) | 1999-11-17 | 1999-11-17 | パワーｍｏｓｆｅｔを備えたｐｗｍ制御回路の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144596A true JP2001144596A (ja) | 2001-05-25 |
Family
ID=18193233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32691999A Withdrawn JP2001144596A (ja) | 1999-11-17 | 1999-11-17 | パワーｍｏｓｆｅｔを備えたｐｗｍ制御回路の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112821725A (zh) * | 2020-12-21 | 2021-05-18 | 中国航天时代电子有限公司 | 一种常通型固态功率控制器 |
-
1999
- 1999-11-17 JP JP32691999A patent/JP2001144596A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112821725A (zh) * | 2020-12-21 | 2021-05-18 | 中国航天时代电子有限公司 | 一种常通型固态功率控制器 |
| CN112821725B (zh) * | 2020-12-21 | 2022-04-15 | 中国航天时代电子有限公司 | 一种常通型固态功率控制器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070206 |