JP2001144087A - ５族元素による酸化物／半導体界面の安定化方法と安定化半導体 - Google Patents

５族元素による酸化物／半導体界面の安定化方法と安定化半導体

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豊裕 知京
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Abstract

(57)【要約】 【課題】 半導体と界面酸化物との間に界面層（反応
層）を持たず、機能性酸化物の性能を十分に発揮でき、
温度に依存せずに、酸化物／半導体界面の安定化を可能
とする酸化物／半導体界面の安定化方法とその安定化半
導体を提供する。 【解決手段】 半導体（２）表面に単体あるいは２種類
以上の５族元素（３）を供給し、かつ、その５族元素上
に酸化物（１）を成長させ、酸化物（１）と半導体
（２）との界面（４）を安定化させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この出願の発明は、５族元素
による酸化物／半導体界面の安定化方法と安定化半導体
に関するものである。さらに詳しくは、この出願の発明
は、高集積化回路や、高誘電率材料、強誘電体メモリー
などに有用な新しい酸化物／半導体界面の安定化方法と
安定化半導体に関するものである。
【０００２】
【従来の技術とその課題】従来より、集積回路における
高集積化や高誘電率化などの研究開発が盛んに行われて
いるが、このような高集積化や高誘電率化のひとつの方
法として、シリコンなどの半導体表面に酸化物皮膜を形
成し、半導体酸化膜を得る方法が確立されている。
【０００３】しかしながら、従来の方法により形成され
た半導体と酸化膜との界面は非常に不安定であり、各種
の反応が起こってしまい、結果として、リーク電流の増
大やキャパシタの動作不良といった問題が避けられなか
った。
【０００４】このような酸化物／半導体界面の不安定さ
は既存の電子部品などに限った問題だけではなく、近未
来的な究極メモリー構造とされている強誘電体メモリー
においても非常に大きな問題である。強誘電体／半導体
界面の不安定さが原因となり、強誘電体メモリーの実現
のめどは、いまだたっていないのである。ただ、最近に
なって、酸化物／半導体界面の不安定さを解消するため
に、酸化物／半導体界面を安定化するための方法が提案
されはじめている。
【０００５】このような方法には、例えば、図３に示し
たように、ＢａＴｉＯ3 やＳｒＴｉＯ3 などの機能性酸
化物（１）とＳｉ基板などの半導体（２）との間にＹ2
Ｏ3、ＭｇＯ、ＢｉＳｉＯ3 などの安定な界面酸化物
（５０）を介在させることにより、酸化物／半導体界面
の安定化をはかる方法がある。
【０００６】しかしながら、従来の酸化物／半導体界面
の安定化方法の場合は、図３に示したように、半導体
（２）と界面酸化物（５０）との間に、薄いながらも界
面層（反応層）（５１）が形成されてしまい、その結果
として、半導体の性能低下は避けられなかった。
【０００７】さらにまた、機能性酸化物（１）と界面酸
化物（５０）という２種の酸化物が積層されるために、
機能性酸化物（１）が本来もっている性能を十分に発揮
できないといった大きな問題があった。
【０００８】酸化物／半導体界面の安定化の様子を原子
レベルで見てみると、その安定化は、界面酸化物（５
０）を構成する元素が、半導体（２）を構成する元素の
未結合手と結合することによってなされている。たとえ
ば、図４（Ａ）は半導体Ｓｉ（００１）清浄表面の構造
の一部を模式的に示したものであるが、半導体Ｓｉの最
表面は、Ｓｉ染体（ダイマー）で構成されており、ダイ
マーの未結合手には２つの電子が充足されたものと、電
子がひとつも存在しないものとがあり、反応性に富む表
面を構成している。この結果、半導体と界面酸化物との
間に、界面層が形成されてしまうことになる。
【０００９】またさらに、図４（Ｂ）に示したように、
最上層のＳｉダイマー（５３）と下部層のＳｉ原子（５
２）との結合を原子レベルで見てみると、その結合には
応力がかかり非常に歪んでいる。したがって、原子レベ
ルでは、最上層のＳｉダイマー（５３）と下部層のＳｉ
原子（５２）との結合は、比較的低温で切れてしまう。
このため、極低温であれば、酸化物／半導体界面の安定
化が理論上は可能である。しかし、実際的には酸化物／
半導体界面安定化は、非常に難しかった。
【００１０】半導体と界面酸化物との間に界面層（反応
層）が形成されずに、機能性酸化物の性能を十分に発揮
でき、さらに、温度に依存せずに酸化物／半導体界面の
安定化を可能とする方法と安定化された半導体は実現す
るには至っていないのである。
【００１１】そこで、この出願の発明は、以上のとおり
の従来技術の問題を克服し、半導体と界面酸化物との間
に界面層（反応層）が形成されず、機能性酸化物の性能
を十分に発揮でき、温度に依存せずして、酸化物／半導
体界面の安定化を可能とする新しい酸化物／半導体界面
の安定化方法と安定化半導体を提供することを課題とし
ている。
【００１２】
【課題を解決するための手段】この出願の発明は、上記
の課題を解決するものとして、第１には、半導体界面に
単体あるいは２種類以上の５族元素を供給し、かつ、そ
の５族元素上に酸化物を成長させ、酸化物と半導体との
界面を安定化させることを特徴とする５族元素による酸
化物／半導体界面の安定化方法を提供する。
【００１３】さらに、この出願の発明は、第２には、半
導体がシリコンであって、５族元素がＡｓであり、その
５族元素上の酸化物がＢａＴｉＯ3 またはＳｒＴｉＯ3
の機能性酸化物であることを特徴とする５族元素による
酸化物／半導体界面の安定化方法を提供する。
【００１４】また、この出願発明は、第３には、半導体
表面に単体あるいは２種以上の５族元素の存在を介して
酸化物が成長され、酸化物と半導体との界面が安定化さ
れていることを特徴とする５族元素による酸化物／半導
体界面安定化半導体も提供する。
【００１５】すなわち、この発明の発明者らは、鋭意研
究を行った結果、半導体表面を５族元素で終端させるこ
とにより、酸化物と半導体との界面の反応性が著しく低
い表面構造が実現されることを見い出し、この発明に至
ったものである。
【００１６】
【発明の実施の形態】この出願の発明の新しい酸化物／
半導体界面の安定化方法とその安定化半導体は、例えば
図１に示したものをひとつの態様として示すことができ
る。すなわち、半導体（２）表面に５族元素を供給し、
５族元素による被覆層（３）で表面を被覆し、その上に
機能性酸化物（１）を成長させ、酸化物と半導体との界
面（４）を安定化させる。
【００１７】この発明においては、その半導体（２）表
面に５族元素を供給する方法は、特に限定するものでは
なく、たとえば、半導体基板を超高真空中で加熱し清浄
表面を形成した後、この半導体表面に５族元素分子線を
供給し、５族元素のダイマーで構成する方法を用いるこ
とができる。
【００１８】そして、この発明においては、半導体
（１）は特に限定されることはなく、シリコン、ゲルマ
ニウムなどのIV族元素、ＧａＡｓ、ＩｎＰなどのIII−V
I化合物、ヘテロ半導体、ピエゾ半導体などのあらゆる
半導体を用いることができる。
【００１９】また、５族元素としても特に限定されるこ
とはなく、V，Ｎｂ，Ｔａの５Ａ族元素、および、Ｎ，
Ｐ，Ａｓ，Ｓｂ，Ｂｉの５Ｂ族元素を用いることができ
る。これらの５族元素は、単体でもよいが、２種類以上
を供給してもよい。
【００２０】さらに、この発明においては、５族元素に
よる被覆層（３）上の機能性酸化物（１）として、たと
えばＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＴｉＯ3 等
の誘電体材料や、ＣｅＯ2 などの格子整合型酸化物を成
長させてもよく、このような機能性酸化物（１）を用い
ることにより、急峻な酸化物／半導体界面を実現するこ
とができる。
【００２１】この発明においては、半導体表面を１原子
層程度の５族元素で覆うことで酸化物／半導体界面を安
定化することができ、従来の方法と大きく異なり、半導
体と界面酸化物との間に界面層（反応層）が形成され
ず、機能性酸化物の性能を十分に発揮し、その機能を失
うことなく、安定な酸化物／半導体界面を形成できる。
またさらに、後述のとおり、温度に依存することなく、
安定な酸化物／半導体界面を形成できる。
【００２２】その結果、この出願の発明は、次世代集積
回路のメモリー用キャパシタの安定形成に適用でき、省
電力、高集積度、高速度の機能を持つ強誘電体メモリー
デバイス、高誘電率をもつ極薄酸化膜半導体界面、ゲー
ト酸化膜への応用、酸化物／半導体超格子、高効率の発
光デバイスの実現を可能とする。
【００２３】この発明における酸化物／半導体界面の安
定性を、原子レベルの様子として説明すると以下のとお
りである。すなわち、図２（Ａ）は５族元素のヒ素：Ａ
ｓで、半導体シリコンＳｉ（００１）表面を被覆したと
きの表面構造を原子レベルで示した図である。最表面は
Ａｓの２染体（ダイマー）で構成され、ダイマーの未結
合手は２つの電子で満たされたされており、このためＡ
ｓ表面には反応性が失われる。その結果、従来の安定化
方法と大きく異なり、半導体と界面酸化物との間に界面
層（反応層）が形成されない。
【００２４】またさらに、図２（Ｂ）に示したように、
最上層のＡｓダイマー（５）と下部層のＳｉ原子（６）
との結合については、原子レベルで見てみると、その結
合は非常に強く、この強力な結合が表面において４つを
一組として形成されるために、表面はより反応性の低い
表面となる。その結果、酸化物／半導体界面の安定性が
実現される。
【００２５】またさらに、結合長の長いＡｓダイマーが
形成されることで、表面応力も緩和され、下部層のＳｉ
との結合には歪みが少なく、温度に依存することなく高
温まで結合が維持され、酸化物／半導体界面の安定性に
大きく寄与することになる。
【００２６】以下実施例を示し、さらにこの発明につい
て詳しく説明する。
【００２７】
【実施例】はじめに、半導体としてＳｉ（００１）基板
を超高真空中に加熱し清浄表面を形成した。その後、こ
の半導体表面に５族元素のＡｓ分子線を供給し、５族元
素Ａｓの２染体（Ａｓダイマー）で構成されたＳｉ（０
０１）：Ａｓ２Ｘ１構造を作製した。この試料上に、基
板温度３００度で、機能性酸化物としてＣｅＯ2 を成長
させた。また比較のためにＳｉ清浄表面に対して、同じ
温度でＣｅＯ2 を成長させた。
【００２８】この半導体と機能性酸化物との界面の構造
を観察すると、図５に示したように、５族元素Ａｓを供
給したＣｅＯ2 ／Ｓｉ界面では、格子がつながっている
ことが観測されたが、５族元素Ａｓを供給しなかったＣ
ｅＯ2 ／Ｓｉ界面では、図６に示したように約１０ｎｍ
の反応層が観測された。
【００２９】このことから５族元素によるシリコン表面
処理は、急峻な酸化物／シリコン界面形成に有効である
ことが示された。
【００３０】
【発明の効果】以上詳しく説明したように、この出願の
発明により、半導体と界面酸化物との間に界面層（反応
層）が形成されず、機能性酸化物の性能を十分に発揮で
き、温度に依存せずして、酸化物／半導体界面の安定化
を可能とする方法とこの方法による安定化半導体を提供
することが可能となる。
【００３１】その結果、次世代集積回路のメモリー用キ
ャパシタの安定形成に適用でき、省電力、高集積度、高
速度の機能を持つ強誘電体メモリーデバイス、高誘電率
をもつ極薄酸化膜半導体界面、ゲート酸化膜への応用、
酸化物／半導体超格子、高効率の発光デバイスの現実が
可能とされる。
【図面の簡単な説明】
【図１】この出願の発明の方法で形成された半導体を例
示した断面概略図である。
【図２】（Ａ）（Ｂ）は、この出願の発明における原子
レベルの様子を示した概略図である。
【図３】従来の方法で形成された半導体を示した断面概
略図である。
【図４】（Ａ）（Ｂ）は、従来の方法における原子レベ
ルの様子を示した概略図である。
【図５】Ａｓ被覆した場合のＣｅＯ２／Ｓｉ界面の高分
解能電子顕微鏡写真である。ＣｅＯ2 ／Ｓｉ界面で格子
の連続性が観測され、界面が急峻であることがわかる。
【図６】Ａｓ被覆しなかった場合のＣｅＯ／Ｓｉ界面の
高分解能電子顕微鏡写真である。ＣｅＯ2 ／Ｓｉ界面に
は１０ｎｍ程度の非晶質の界面層が形成されている。
【符号の説明】
１ 機能性酸化物 ２ 半導体 ３ ５族元素による被覆層 ４ 酸化物（１）と半導体（２）との界面 ５ Ａｓダイマー ６ Ｓｉ原子 ５０ 界面酸化物 ５１ 界面層（反応層） ５２ Ｓｉ原子 ５３ Ｓｉダイマー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉本 護 茨城県つくば市千現１丁目２番１号 科学 技術庁金属材料技術研究所内 Ｆターム(参考） 5F058 BA10 BA20 BC03 BE01 BE10 BJ10 5F083 HA06 HA08 JA13 JA15

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体表面に単体あるいは２種類以上の
    ５族元素を供給し、かつ、その５族元素上に酸化物を成
    長させ、酸化物と半導体との界面を安定化させることを
    特徴とする５族元素による酸化物／半導体界面の安定化
    方法。
  2. 【請求項２】 半導体がシリコンであって、５族元素が
    Ａｓであり、その５族元素上の酸化物がＣｅＯ２，Ｂａ
    ＴｉＯ3，ＰｂＺｒＴｉＯ３ またはＳｒＴｉＯ3 である
    請求項１の安定化方法。
  3. 【請求項３】 半導体表面に単体あるいは２種以上の５
    族元素の存在を介して酸化物が成長され、酸化物と半導
    体との界面が安定化されていることを特徴とする。５族
    元素による酸化物／半導体界面の安定化半導体。
JP32222799A 1999-11-12 1999-11-12 ５族元素による酸化物／半導体界面の安定化方法と安定化半導体 Pending JP2001144087A (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002009157A2 (en) * 2000-07-21 2002-01-31 Motorola, Inc. Alkali earth metal oxide gate insulators
WO2006051876A1 (ja) * 2004-11-10 2006-05-18 Dai Nippon Printing Co., Ltd. 金属酸化物膜の製造方法
JP5752254B2 (ja) * 2010-09-28 2015-07-22 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイス

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0614050A (ja) * 1992-03-18 1994-01-21 Fujitsu Ltd Ａｔｍ網における呼切断方法および該方法を行う交換機
US5527567A (en) * 1994-09-02 1996-06-18 Ceram Incorporated Metalorganic chemical vapor deposition of layered structure oxides
US5920775A (en) * 1996-02-23 1999-07-06 Vanguard International Semiconductor Corporation Method for forming a storage capacitor within an integrated circuit
JPH10231196A (ja) * 1996-12-17 1998-09-02 Sony Corp 酸化物積層構造の製造方法および有機金属化学気相成長装置
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
KR100297719B1 (ko) 1998-10-16 2001-08-07 윤종용 박막제조방법
JP2000183295A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体記憶装置及びその製造方法
US20030015704A1 (en) * 2001-07-23 2003-01-23 Motorola, Inc. Structure and process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same including intermediate surface cleaning

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