JP2001142925A - 論理シミュレーションモデル記述方法、論理シミュレーション方法、及び、そのプログラムを記録した記録媒体 - Google Patents
論理シミュレーションモデル記述方法、論理シミュレーション方法、及び、そのプログラムを記録した記録媒体Info
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Abstract
(57)【要約】
【課題】双方向バッファで発生するノイズによるリワー
ク工数を不要とし、回路面積を縮減し、集積回路をコス
トダウンする。 【解決手段】図１（Ａ）の論理シミュレーションモデル
において、５行目の信号代入文Ｙ１＜＝‘Ｘ’，Ａ Ａ
ＦＴＥＲ ３ｎｓ；が、「不定値Ｘが遅延０ｎｓ後に内
部入力信号Ｙ１に信号代入され、内部出力信号Ａの現在
値が遅延３ｎｓ後に内部入力信号Ｙ１に信号代入される
こと」を記述し、図１（Ｂ）のタイミング図に示される
ように、「内部入力信号Ｙ１が、内部出力信号Ａの変化
に同期して、遅延０ｎｓ後に不定値Ｘを発生し、遅延３
ｎｓ後に内部出力信号Ａの値に変化する」論理シミュレ
ーションモデル動作が行われる。
ク工数を不要とし、回路面積を縮減し、集積回路をコス
トダウンする。 【解決手段】図１（Ａ）の論理シミュレーションモデル
において、５行目の信号代入文Ｙ１＜＝‘Ｘ’，Ａ Ａ
ＦＴＥＲ ３ｎｓ；が、「不定値Ｘが遅延０ｎｓ後に内
部入力信号Ｙ１に信号代入され、内部出力信号Ａの現在
値が遅延３ｎｓ後に内部入力信号Ｙ１に信号代入される
こと」を記述し、図１（Ｂ）のタイミング図に示される
ように、「内部入力信号Ｙ１が、内部出力信号Ａの変化
に同期して、遅延０ｎｓ後に不定値Ｘを発生し、遅延３
ｎｓ後に内部出力信号Ａの値に変化する」論理シミュレ
ーションモデル動作が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は双方向バッファの論
理シミュレーションモデル記述方法，論理シミュレーシ
ョン方法に関し、特に、入出力バスが接続される集積回
路の双方向バッファの論理シミュレーションモデル記述
方法，論理シミュレーション方法に関する。
理シミュレーションモデル記述方法，論理シミュレーシ
ョン方法に関し、特に、入出力バスが接続される集積回
路の双方向バッファの論理シミュレーションモデル記述
方法，論理シミュレーション方法に関する。
【０００２】
【従来の技術】集積回路間で双方向で信号授受するた
め、入出力バスが用いられることが多い。このため、集
積回路は、入出力バスが接続される外部端子に双方向で
信号を入出力する双方向バッファを備える。たとえば、
図３は、この双方向バッファの例を示す回路図である。
図３を参照すると、この双方向バッファは、出力バッフ
ァ部１，入力バッファ部２を備え、出力バッファ部１
は、出力モード信号ＥＮがアクティブである出力モード
で、入出力バスが接続される外部端子を駆動して、内部
出力信号Ａに対応した外部バス信号Ｙ０を出力し、入力
バッファ部２は、外部端子から外部バス信号Ｙ０を入力
し、この外部バス信号Ｙ０に対応した内部入力信号Ｙ１
を出力する。
め、入出力バスが用いられることが多い。このため、集
積回路は、入出力バスが接続される外部端子に双方向で
信号を入出力する双方向バッファを備える。たとえば、
図３は、この双方向バッファの例を示す回路図である。
図３を参照すると、この双方向バッファは、出力バッフ
ァ部１，入力バッファ部２を備え、出力バッファ部１
は、出力モード信号ＥＮがアクティブである出力モード
で、入出力バスが接続される外部端子を駆動して、内部
出力信号Ａに対応した外部バス信号Ｙ０を出力し、入力
バッファ部２は、外部端子から外部バス信号Ｙ０を入力
し、この外部バス信号Ｙ０に対応した内部入力信号Ｙ１
を出力する。
【０００３】図４は、この双方向バッファの論理シミュ
レーションモデル記述方法の従来例１を示す説明図であ
る。
レーションモデル記述方法の従来例１を示す説明図であ
る。
【０００４】図４（Ａ）は、図３の双方向バッファに対
する論理シミュレーションモデルを示し、この従来の双
方向バッファの論理シミュレーションモデルは、ＶＨＳ
ＩＣハードウェア記述言語ＶＨＤＬにより記述されたも
のである。
する論理シミュレーションモデルを示し、この従来の双
方向バッファの論理シミュレーションモデルは、ＶＨＳ
ＩＣハードウェア記述言語ＶＨＤＬにより記述されたも
のである。
【０００５】まず、１行目のプロセス文ＰＲＯＣＥＳＳ
（Ａ，Ｙ０）は、「内部出力信号Ａ，外部バス信号ＹＯ
を入力として用いられる信号を生成するプロセスである
こと」を記述し、２行目の文ＢＥＧＩＮは「開始」を記
述し、３行目の文ＩＦ ＥＮ＝‘１’ＯＲ‘Ｈ’ＴＨＥ
Ｎは、「出力モード信号ＥＮが‘１’または‘Ｈ’であ
れば」を記述し、４行目の信号代入文Ｙ０＜＝Ａ ＡＦ
ＴＥＲ ３ｎｓ；は、「内部出力信号Ａの現在値が遅延
３ｎｓ後に外部バス信号Ｙ０に信号代入されること」を
記述し、５行目の信号代入文Ｙ１＜＝Ａ ＡＦＴＥＲ
３ｎｓ；は、「内部出力信号Ａの現在値が遅延３ｎｓ後
に内部入力信号Ｙ１に信号代入されること」を記述す
る。
（Ａ，Ｙ０）は、「内部出力信号Ａ，外部バス信号ＹＯ
を入力として用いられる信号を生成するプロセスである
こと」を記述し、２行目の文ＢＥＧＩＮは「開始」を記
述し、３行目の文ＩＦ ＥＮ＝‘１’ＯＲ‘Ｈ’ＴＨＥ
Ｎは、「出力モード信号ＥＮが‘１’または‘Ｈ’であ
れば」を記述し、４行目の信号代入文Ｙ０＜＝Ａ ＡＦ
ＴＥＲ ３ｎｓ；は、「内部出力信号Ａの現在値が遅延
３ｎｓ後に外部バス信号Ｙ０に信号代入されること」を
記述し、５行目の信号代入文Ｙ１＜＝Ａ ＡＦＴＥＲ
３ｎｓ；は、「内部出力信号Ａの現在値が遅延３ｎｓ後
に内部入力信号Ｙ１に信号代入されること」を記述す
る。
【０００６】また、６行目の文ＩＦ ＥＮ＝‘０’ＯＲ
‘Ｌ’ＴＨＥＮは、「または、出力モード信号ＥＮが
‘０’または‘Ｌ’であれば」を記述し、７行目の信号
代入文Ｙ１＜＝Ｙ０；は、「外部出力信号ＹＯの現在値
が遅延０ｎｓ後に内部入力信号Ｙ１に信号代入されるこ
と」を記述し、８行目の文ＥＬＳＥは、「さもなけれ
ば」を記述し、９行目の信号代入文Ｙ１＝‘Ｘ’は、
「不定値Ｘが遅延０ｎｓ後に内部入力信号Ｙ１に信号代
入されること」を記述し、１０行目の文ＥＮＤ ＩＦは
「ＩＦ文の終了」を記述し、１１行目の文ＥＮＤ ＰＲ
ＯＣＥＳＳは「プロセス文の終了」を記述する。
‘Ｌ’ＴＨＥＮは、「または、出力モード信号ＥＮが
‘０’または‘Ｌ’であれば」を記述し、７行目の信号
代入文Ｙ１＜＝Ｙ０；は、「外部出力信号ＹＯの現在値
が遅延０ｎｓ後に内部入力信号Ｙ１に信号代入されるこ
と」を記述し、８行目の文ＥＬＳＥは、「さもなけれ
ば」を記述し、９行目の信号代入文Ｙ１＝‘Ｘ’は、
「不定値Ｘが遅延０ｎｓ後に内部入力信号Ｙ１に信号代
入されること」を記述し、１０行目の文ＥＮＤ ＩＦは
「ＩＦ文の終了」を記述し、１１行目の文ＥＮＤ ＰＲ
ＯＣＥＳＳは「プロセス文の終了」を記述する。
【０００７】このように、双方向バッファの論理および
遅延を等価記述した動作記述文が実行され、図４（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ
０，内部入力信号Ｙ１が、内部出力信号Ａの変化に同期
して遅延３ｎｓ後に内部出力信号Ａの値に変化する」論
理シミュレーションモデル動作が行われる。
遅延を等価記述した動作記述文が実行され、図４（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ
０，内部入力信号Ｙ１が、内部出力信号Ａの変化に同期
して遅延３ｎｓ後に内部出力信号Ａの値に変化する」論
理シミュレーションモデル動作が行われる。
【０００８】また、図５は、双方向バッファの論理シミ
ュレーションモデル記述方法の従来例２を示す説明図で
ある。
ュレーションモデル記述方法の従来例２を示す説明図で
ある。
【０００９】図５は、図４（Ａ）と同じく、従来の双方
向バッファの論理シミュレーションモデルを示し、この
従来の双方向バッファの論理シミュレーションモデル
は、ＶＨＳＩＣハードウェア記述言語ＶＨＤＬにより記
述されたものである。
向バッファの論理シミュレーションモデルを示し、この
従来の双方向バッファの論理シミュレーションモデル
は、ＶＨＳＩＣハードウェア記述言語ＶＨＤＬにより記
述されたものである。
【００１０】図４（Ａ）に示される従来例１の双方向バ
ッファの論理シミュレーションモデルと異なる点は、出
力信号Ａ，外部バス信号Ｙ０に係るプロセス文が、１行
目，１１行目の内部出力信号Ａ，外部バス信号Ｙ０に係
るプロセス文ＰＲＯＣＥＳＳ（Ａ），プロセス文ＰＲＯ
ＣＥＳＳ（Ｙ０）にそれぞれ分割記述され、１３行目の
信号代入文Ｙ１＜＝Ｙ０；が「外部バス信号Ｙ０の現在
値が遅延０ｎｓ後に内部入力信号Ｙ１に信号代入される
こと」を記述する点である。
ッファの論理シミュレーションモデルと異なる点は、出
力信号Ａ，外部バス信号Ｙ０に係るプロセス文が、１行
目，１１行目の内部出力信号Ａ，外部バス信号Ｙ０に係
るプロセス文ＰＲＯＣＥＳＳ（Ａ），プロセス文ＰＲＯ
ＣＥＳＳ（Ｙ０）にそれぞれ分割記述され、１３行目の
信号代入文Ｙ１＜＝Ｙ０；が「外部バス信号Ｙ０の現在
値が遅延０ｎｓ後に内部入力信号Ｙ１に信号代入される
こと」を記述する点である。
【００１１】このように、双方向バッファの論理および
遅延を等価記述した動作記述文が実行され、「外部バス
信号Ｙ０が、内部出力信号Ａの変化に同期して遅延３ｎ
ｓ後に変化し、内部入力信号Ｙ１が、外部バス信号Ｙ０
の変化に同期して遅延０ｎｓ後に内部出力信号Ａの値に
変化する」論理シミュレーションモデル動作が行われ
る。この論理シミュレーションモデル動作は、結果とし
て、図４（Ｂ）のタイミング図に示された従来例１の論
理シミュレーションモデル動作と同じである。
遅延を等価記述した動作記述文が実行され、「外部バス
信号Ｙ０が、内部出力信号Ａの変化に同期して遅延３ｎ
ｓ後に変化し、内部入力信号Ｙ１が、外部バス信号Ｙ０
の変化に同期して遅延０ｎｓ後に内部出力信号Ａの値に
変化する」論理シミュレーションモデル動作が行われ
る。この論理シミュレーションモデル動作は、結果とし
て、図４（Ｂ）のタイミング図に示された従来例１の論
理シミュレーションモデル動作と同じである。
【００１２】集積回路の論理設計では、これら図４
（Ａ），図５に示される双方向バッファの論理シミュレ
ーションモデルを用いて論理シミュレーションが行われ
る。図６は、この集積回路の論理設計における処理手順
を示す流れ図である。
（Ａ），図５に示される双方向バッファの論理シミュレ
ーションモデルを用いて論理シミュレーションが行われ
る。図６は、この集積回路の論理設計における処理手順
を示す流れ図である。
【００１３】先ず、ステップ１１で、図３に示される双
方向バッファを用いて、双方向バッファを備える集積回
路を論理設計し、ステップ１２で、論理設計された集積
回路の回路接続情報と、図４（Ａ），図５に示される双
方向バッファの論理シミュレーションモデルとを用い
て、双方向バッファを備える集積回路の論理シミュレー
ションを行う。この論理シミュレーションで利用される
論理シミュレーション装置は、ＥＷＳなどのコンピュー
タ構成のデータ処理装置からなり、記録媒体に記録され
た論理シミュレーション用プログラムを読み取り実行す
る。次に、ステップ１３で、この論理シミュレーション
結果と仕様との論理不一致の有無が判定され、論理不一
致が無くなるまで、ステップ１１，１２の論理設計，論
理シミュレーションが、繰り返し処理される。
方向バッファを用いて、双方向バッファを備える集積回
路を論理設計し、ステップ１２で、論理設計された集積
回路の回路接続情報と、図４（Ａ），図５に示される双
方向バッファの論理シミュレーションモデルとを用い
て、双方向バッファを備える集積回路の論理シミュレー
ションを行う。この論理シミュレーションで利用される
論理シミュレーション装置は、ＥＷＳなどのコンピュー
タ構成のデータ処理装置からなり、記録媒体に記録され
た論理シミュレーション用プログラムを読み取り実行す
る。次に、ステップ１３で、この論理シミュレーション
結果と仕様との論理不一致の有無が判定され、論理不一
致が無くなるまで、ステップ１１，１２の論理設計，論
理シミュレーションが、繰り返し処理される。
【００１４】この論理設計の完了後、チップの配置配線
を行うレイアウト設計が行われ、このレイアウト設計に
基づいて集積回路が製造される。
を行うレイアウト設計が行われ、このレイアウト設計に
基づいて集積回路が製造される。
【００１５】
【発明が解決しようとする課題】従来の双方向バッファ
の論理シミュレーションモデルを用いた論理シミュレー
ションでは、論理設計の段階で、仕様通りに動作するに
も拘わらず、製造された集積回路をテストする段階にお
いて、双方向バッファで発生するノイズの影響により、
仕様通りに動作しないという問題が発生していた。
の論理シミュレーションモデルを用いた論理シミュレー
ションでは、論理設計の段階で、仕様通りに動作するに
も拘わらず、製造された集積回路をテストする段階にお
いて、双方向バッファで発生するノイズの影響により、
仕様通りに動作しないという問題が発生していた。
【００１６】また、この双方向バッファで発生するノイ
ズの影響により、集積回路テスタによるウェハテストで
は、ＮＧとなるが、実際に集積回路をボードに実装して
使用する段階では仕様通りに動作し、ウェハテストと実
装との相関がとれない問題も発生する。
ズの影響により、集積回路テスタによるウェハテストで
は、ＮＧとなるが、実際に集積回路をボードに実装して
使用する段階では仕様通りに動作し、ウェハテストと実
装との相関がとれない問題も発生する。
【００１７】さらに、この問題は、論理設計の後、チッ
プの配置配線を行うレイアウト設計、マスク作成、ウェ
ハ製造、およびウェハテストまで工程が進んでから発生
し、且つ、その原因解析などの多大なリワーク工数を必
要とするため、集積回路開発に多大な時間と経費が費や
されることが少なからずあった。
プの配置配線を行うレイアウト設計、マスク作成、ウェ
ハ製造、およびウェハテストまで工程が進んでから発生
し、且つ、その原因解析などの多大なリワーク工数を必
要とするため、集積回路開発に多大な時間と経費が費や
されることが少なからずあった。
【００１８】その理由の１つは、近年、半導体の微細加
工技術の進歩により、集積回路が大規模化、高速化し、
双方向バッファで発生するノイズの影響が、無視できな
い程度に大きなり、且つ、論理シミュレーションで考慮
されていないためである。
工技術の進歩により、集積回路が大規模化、高速化し、
双方向バッファで発生するノイズの影響が、無視できな
い程度に大きなり、且つ、論理シミュレーションで考慮
されていないためである。
【００１９】図７は、この双方向バッファで発生するノ
イズの影響を説明するための説明図である。図７を参照
して説明すると、出力バッファ部１が、出力モード時
に、入出力バスを駆動し、外部バス信号Ｙ０が低レベル
から高レベル、または、高レベルから低レベルへ遷移す
る際に、ＬＳＩテスターの負荷などにより、パルスノイ
ズが発生する。このノイズが、入力バッファ部２を誤動
作させて、内部入力信号Ｙ１としてノイズを内部回路へ
伝播させてしまうためである。
イズの影響を説明するための説明図である。図７を参照
して説明すると、出力バッファ部１が、出力モード時
に、入出力バスを駆動し、外部バス信号Ｙ０が低レベル
から高レベル、または、高レベルから低レベルへ遷移す
る際に、ＬＳＩテスターの負荷などにより、パルスノイ
ズが発生する。このノイズが、入力バッファ部２を誤動
作させて、内部入力信号Ｙ１としてノイズを内部回路へ
伝播させてしまうためである。
【００２０】この双方向バッファで発生するノイズの対
策として、ノイズが入力バッファを介して内部回路に伝
播しないように、特殊な双方向バッファが考案されてき
た。例えば、図８は、特開平５−１１０４１６号公報に
記載された双方向バッファ回路の１例を示す回路図であ
る。
策として、ノイズが入力バッファを介して内部回路に伝
播しないように、特殊な双方向バッファが考案されてき
た。例えば、図８は、特開平５−１１０４１６号公報に
記載された双方向バッファ回路の１例を示す回路図であ
る。
【００２１】図８を参照すると、この双方向バッファ回
路は、図３の入力バッファ部２の他に、出力モード時に
シュミットトリガ入力する出力モード用入力バッファ部
３と、これらの出力を出力モードで切替え選択して内部
回路へ出力する手段とを備え、ハード的にノイズが回路
内部へ伝播しないようにしたものである。しかし、この
特殊な双方向バッファは、通常の双方向バッファと比較
して、回路面積が大きく信号遅延が大きいという問題が
あり、且つ、使用されている全ての双方向バッファにお
いて、発生ノイズが問題となるとは限らないにも拘わら
ず、問題となる外部端子の双方向バッファを特定できな
いため、全ての双方向バッファを特殊な双方向バッファ
に置き換える必要があった。
路は、図３の入力バッファ部２の他に、出力モード時に
シュミットトリガ入力する出力モード用入力バッファ部
３と、これらの出力を出力モードで切替え選択して内部
回路へ出力する手段とを備え、ハード的にノイズが回路
内部へ伝播しないようにしたものである。しかし、この
特殊な双方向バッファは、通常の双方向バッファと比較
して、回路面積が大きく信号遅延が大きいという問題が
あり、且つ、使用されている全ての双方向バッファにお
いて、発生ノイズが問題となるとは限らないにも拘わら
ず、問題となる外部端子の双方向バッファを特定できな
いため、全ての双方向バッファを特殊な双方向バッファ
に置き換える必要があった。
【００２２】したがって、本発明の目的は、発生ノイズ
が問題とならない外部端子の双方向バッファを論理シミ
ュレーションで特定し、発生ノイズによるリワーク工数
を不要とし、回路面積を縮減し、集積回路のコストダウ
ンを図ることにある。
が問題とならない外部端子の双方向バッファを論理シミ
ュレーションで特定し、発生ノイズによるリワーク工数
を不要とし、回路面積を縮減し、集積回路のコストダウ
ンを図ることにある。
【００２３】
【課題を解決するための手段】そのため、本発明は、入
出力バスが接続される外部端子を出力モードで駆動して
内部出力信号に対応した外部バス信号を出力する出力バ
ッファ部と、前記外部バス信号を入力しこの外部バス信
号に対応した内部入力信号を出力する入力バッファ部と
からなる双方向バッファの論理および遅延を論理シミュ
レーションのため等価記述する、双方向バッファの論理
シミュレーションモデル記述方法において、出力モード
で前記外部端子に出力される外部バス信号の高低レベル
遷移に対応して前記内部入力信号が不定値を出力する記
述を含んでいる。
出力バスが接続される外部端子を出力モードで駆動して
内部出力信号に対応した外部バス信号を出力する出力バ
ッファ部と、前記外部バス信号を入力しこの外部バス信
号に対応した内部入力信号を出力する入力バッファ部と
からなる双方向バッファの論理および遅延を論理シミュ
レーションのため等価記述する、双方向バッファの論理
シミュレーションモデル記述方法において、出力モード
で前記外部端子に出力される外部バス信号の高低レベル
遷移に対応して前記内部入力信号が不定値を出力する記
述を含んでいる。
【００２４】また、出力モードで、前記出力バッファ部
の入出力遅延時間に不定値を前記内部入力信号または前
記外部バス信号に信号代入または発生する記述を含んで
いる。
の入出力遅延時間に不定値を前記内部入力信号または前
記外部バス信号に信号代入または発生する記述を含んで
いる。
【００２５】または、本発明は、入出力バスが接続され
る外部端子を出力モードで駆動して内部出力信号に対応
した外部バス信号を出力する出力バッファ部と、前記外
部バス信号を入力しこの外部バス信号に対応した内部入
力信号を出力する入力バッファ部とからなる双方向バッ
ファの論理および遅延を等価記述した双方向バッファの
論理シミュレーションモデルを用いて前記双方向バッフ
ァを備える集積回路を論理シミュレーションする論理シ
ミュレーション方法において、前記双方向バッファの論
理シミュレーションモデルが、出力モードで前記外部端
子に出力される外部バス信号の高低レベル遷移に対応し
て前記内部入力信号が不定値を出力する記述を含んでい
る。
る外部端子を出力モードで駆動して内部出力信号に対応
した外部バス信号を出力する出力バッファ部と、前記外
部バス信号を入力しこの外部バス信号に対応した内部入
力信号を出力する入力バッファ部とからなる双方向バッ
ファの論理および遅延を等価記述した双方向バッファの
論理シミュレーションモデルを用いて前記双方向バッフ
ァを備える集積回路を論理シミュレーションする論理シ
ミュレーション方法において、前記双方向バッファの論
理シミュレーションモデルが、出力モードで前記外部端
子に出力される外部バス信号の高低レベル遷移に対応し
て前記内部入力信号が不定値を出力する記述を含んでい
る。
【００２６】また、前記双方向バッファの論理シミュレ
ーションモデルが、出力モードで、前記出力バッファ部
の入出力遅延時間に不定値を前記内部入力信号または前
記外部バス信号に信号代入または発生する記述を含んで
いる。
ーションモデルが、出力モードで、前記出力バッファ部
の入出力遅延時間に不定値を前記内部入力信号または前
記外部バス信号に信号代入または発生する記述を含んで
いる。
【００２７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。 図１は、図３の双方向バッファに対す
る、本発明による双方向バッファの論理シミュレーショ
ンモデル記述方法の実施形態１を示す説明図である。
して説明する。 図１は、図３の双方向バッファに対す
る、本発明による双方向バッファの論理シミュレーショ
ンモデル記述方法の実施形態１を示す説明図である。
【００２８】図１（Ａ）は、本実施形態の双方向バッフ
ァの論理シミュレーションモデルを示し、この実施形態
の双方向バッファの論理シミュレーションモデルは、図
４（Ａ）に示す従来例１に対応してＶＨＳＩＣハードウ
ェア記述言語ＶＨＤＬにより記述されたものであり、従
来例１に対する説明と同様に、次に説明する。
ァの論理シミュレーションモデルを示し、この実施形態
の双方向バッファの論理シミュレーションモデルは、図
４（Ａ）に示す従来例１に対応してＶＨＳＩＣハードウ
ェア記述言語ＶＨＤＬにより記述されたものであり、従
来例１に対する説明と同様に、次に説明する。
【００２９】まず、図４（Ａ）に示す従来例１の双方向
バッファの論理シミュレーションモデルと同じく、１行
目のプロセス文ＰＲＯＣＥＳＳ（Ａ，Ｙ０）は、「内部
出力信号Ａ，外部バス信号ＹＯを入力として用いられる
信号を生成するプロセスであること」を記述し、２行目
の文ＢＥＧＩＮは「開始」を記述し、３行目の文ＩＦＥ
Ｎ＝‘１’ＯＲ‘Ｈ’ＴＨＥＮは、「出力モード信号Ｅ
Ｎが‘１’または‘Ｈ’であれば」を記述し、４行目の
信号代入文Ｙ０＜＝Ａ ＡＦＴＥＲ ３ｎｓ；は、「内
部出力信号Ａの現在値が遅延３ｎｓ後に外部バス信号Ｙ
０に信号代入されること」を記述する。
バッファの論理シミュレーションモデルと同じく、１行
目のプロセス文ＰＲＯＣＥＳＳ（Ａ，Ｙ０）は、「内部
出力信号Ａ，外部バス信号ＹＯを入力として用いられる
信号を生成するプロセスであること」を記述し、２行目
の文ＢＥＧＩＮは「開始」を記述し、３行目の文ＩＦＥ
Ｎ＝‘１’ＯＲ‘Ｈ’ＴＨＥＮは、「出力モード信号Ｅ
Ｎが‘１’または‘Ｈ’であれば」を記述し、４行目の
信号代入文Ｙ０＜＝Ａ ＡＦＴＥＲ ３ｎｓ；は、「内
部出力信号Ａの現在値が遅延３ｎｓ後に外部バス信号Ｙ
０に信号代入されること」を記述する。
【００３０】５行目の信号代入文Ｙ１＜＝‘Ｘ’，Ａ
ＡＦＴＥＲ ３ｎｓ；は、「不定値Ｘが遅延０ｎｓ後に
内部入力信号Ｙ１に信号代入され、内部出力信号Ａの現
在値が遅延３ｎｓ後に内部入力信号Ｙ１に信号代入され
ること」を記述する。この５行目の信号代入文における
‘Ｘ’が本実施形態の特徴である。
ＡＦＴＥＲ ３ｎｓ；は、「不定値Ｘが遅延０ｎｓ後に
内部入力信号Ｙ１に信号代入され、内部出力信号Ａの現
在値が遅延３ｎｓ後に内部入力信号Ｙ１に信号代入され
ること」を記述する。この５行目の信号代入文における
‘Ｘ’が本実施形態の特徴である。
【００３１】また、図４（Ａ）に示す従来例１の双方向
バッファの論理シミュレーションモデルと同じく、６行
目の文ＩＦ ＥＮ＝‘０’ＯＲ‘Ｌ’ＴＨＥＮは、「ま
たは、出力モード信号ＥＮが‘０’または‘Ｌ’であれ
ば」を記述し、７行目の信号代入文Ｙ１＜＝Ｙ０；は、
「外部出力信号ＹＯの現在値が内部入力信号Ｙ１に信号
代入されること」を記述し、８行目の文ＥＬＳＥは、
「さもなければ」を記述し、９行目の信号代入文Ｙ１＝
‘Ｘ’は、不定値Ｘが内部入力信号Ｙ１に信号代入され
ること」を記述し、１０行目の文ＥＮＤ ＩＦは「ＩＦ
文の終了」を記述し、１１行目の文ＥＮＤ ＰＲＯＣＥ
ＳＳは「プロセス文の終了」を記述する。
バッファの論理シミュレーションモデルと同じく、６行
目の文ＩＦ ＥＮ＝‘０’ＯＲ‘Ｌ’ＴＨＥＮは、「ま
たは、出力モード信号ＥＮが‘０’または‘Ｌ’であれ
ば」を記述し、７行目の信号代入文Ｙ１＜＝Ｙ０；は、
「外部出力信号ＹＯの現在値が内部入力信号Ｙ１に信号
代入されること」を記述し、８行目の文ＥＬＳＥは、
「さもなければ」を記述し、９行目の信号代入文Ｙ１＝
‘Ｘ’は、不定値Ｘが内部入力信号Ｙ１に信号代入され
ること」を記述し、１０行目の文ＥＮＤ ＩＦは「ＩＦ
文の終了」を記述し、１１行目の文ＥＮＤ ＰＲＯＣＥ
ＳＳは「プロセス文の終了」を記述する。
【００３２】このように、双方向バッファの論理および
遅延を等価記述した動作記述文が実行され、図１（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ０
が、内部出力信号Ａの変化に同期して遅延３ｎｓ後に内
部出力信号Ａの値に変化し、内部入力信号Ｙ１が、内部
出力信号Ａの変化に同期して、遅延０ｎｓ後に不定値Ｘ
を発生し、遅延３ｎｓ後に内部出力信号Ａの値に変化す
る」論理シミュレーションモデル動作が行われる。
遅延を等価記述した動作記述文が実行され、図１（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ０
が、内部出力信号Ａの変化に同期して遅延３ｎｓ後に内
部出力信号Ａの値に変化し、内部入力信号Ｙ１が、内部
出力信号Ａの変化に同期して、遅延０ｎｓ後に不定値Ｘ
を発生し、遅延３ｎｓ後に内部出力信号Ａの値に変化す
る」論理シミュレーションモデル動作が行われる。
【００３３】また、図２は、図３の双方向バッファに対
する、本発明による双方向バッファの論理シミュレーシ
ョンモデル記述方法の実施形態２を示す説明図である。
する、本発明による双方向バッファの論理シミュレーシ
ョンモデル記述方法の実施形態２を示す説明図である。
【００３４】図２（Ａ）は、本実施形態の双方向バッフ
ァの論理シミュレーションモデルを示し、この実施形態
の双方向バッファの論理シミュレーションモデルは、図
５に示す従来例２に対応して、ＶＨＳＩＣハードウェア
記述言語ＶＨＤＬにより記述されたものである。
ァの論理シミュレーションモデルを示し、この実施形態
の双方向バッファの論理シミュレーションモデルは、図
５に示す従来例２に対応して、ＶＨＳＩＣハードウェア
記述言語ＶＨＤＬにより記述されたものである。
【００３５】図５に示す従来例２の双方向バッファの論
理シミュレーションモデルと異なる点は、４行目の信号
代入文Ｙ０＜＝‘Ｘ’，Ａ ＡＦＴＥＲ ３ｎｓ；にお
ける‘Ｘ’追加の点であり、この４行目の信号代入文Ｙ
０＜＝‘Ｘ’，Ａ ＡＦＴＥＲ ３ｎｓ；が「不定値Ｘ
が遅延０ｎｓ後に外部バス信号Ｙ０に信号代入され、内
部出力信号Ａの現在値が遅延３ｎｓ後に外部バス信号Ｙ
０に信号代入されること」を記述する点である。
理シミュレーションモデルと異なる点は、４行目の信号
代入文Ｙ０＜＝‘Ｘ’，Ａ ＡＦＴＥＲ ３ｎｓ；にお
ける‘Ｘ’追加の点であり、この４行目の信号代入文Ｙ
０＜＝‘Ｘ’，Ａ ＡＦＴＥＲ ３ｎｓ；が「不定値Ｘ
が遅延０ｎｓ後に外部バス信号Ｙ０に信号代入され、内
部出力信号Ａの現在値が遅延３ｎｓ後に外部バス信号Ｙ
０に信号代入されること」を記述する点である。
【００３６】このように、双方向バッファの論理および
遅延を等価記述した動作記述文が実行され、図２（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ０
が、内部出力信号Ａの変化に同期して、遅延０ｎｓ後に
不定値Ｘを発生し、遅延３ｎｓ後に内部出力信号Ａの値
に変化し、内部入力信号Ｙ１が、外部バス信号Ｙ０の変
化に同期して、遅延０ｎｓ後に外部バス信号Ｙ０の値に
変化出力する」論理シミュレーションモデル動作が行わ
れる。この論理シミュレーションモデル動作における内
部入力信号Ｙ１は、結果として、図１の実施形態１と同
じ論理シミュレーションモデル動作になる。
遅延を等価記述した動作記述文が実行され、図２（Ｂ）
のタイミング図に示されるように、「外部バス信号Ｙ０
が、内部出力信号Ａの変化に同期して、遅延０ｎｓ後に
不定値Ｘを発生し、遅延３ｎｓ後に内部出力信号Ａの値
に変化し、内部入力信号Ｙ１が、外部バス信号Ｙ０の変
化に同期して、遅延０ｎｓ後に外部バス信号Ｙ０の値に
変化出力する」論理シミュレーションモデル動作が行わ
れる。この論理シミュレーションモデル動作における内
部入力信号Ｙ１は、結果として、図１の実施形態１と同
じ論理シミュレーションモデル動作になる。
【００３７】集積回路の論理設計では、これら図１
（Ａ），図２（Ａ）に示される双方向バッファの論理シ
ミュレーションモデルを用いて論理シミュレーションが
行われる。このときの論理シミュレーション方法は、図
６に示したと同一であり、簡単に説明すると、ステップ
１１，１２の論理設計，論理シミュレーションが、論理
シミュレーション結果と仕様との論理不一致の有無が判
定され、論理不一致が無くなるまで、繰り返し処理され
る。
（Ａ），図２（Ａ）に示される双方向バッファの論理シ
ミュレーションモデルを用いて論理シミュレーションが
行われる。このときの論理シミュレーション方法は、図
６に示したと同一であり、簡単に説明すると、ステップ
１１，１２の論理設計，論理シミュレーションが、論理
シミュレーション結果と仕様との論理不一致の有無が判
定され、論理不一致が無くなるまで、繰り返し処理され
る。
【００３８】この論理シミュレーションでは、出力モー
ドの双方向バッファで外部バス信号の高低レベル遷移時
に発生するノイズの代わりに用いる不定値として、ＩＥ
ＥＥで定義されている９値(Ｕ，Ｘ，０，１，Ｚ，Ｗ，
Ｌ，Ｈ，− )のうち、強ストレングスの不定値Ｘを使用
する。
ドの双方向バッファで外部バス信号の高低レベル遷移時
に発生するノイズの代わりに用いる不定値として、ＩＥ
ＥＥで定義されている９値(Ｕ，Ｘ，０，１，Ｚ，Ｗ，
Ｌ，Ｈ，− )のうち、強ストレングスの不定値Ｘを使用
する。
【００３９】この不定値Ｘが、高低レベル遷移時のノイ
ズ発生時間と同じ時間だけ、内部入力信号Ｙ１として、
入力バッファ部２から内部回路へ伝播され、他の外部出
力端子や内部の信号線の論理を観測検証することによ
り、双方向バッファに発生した回路誤動作がチェックさ
れる。
ズ発生時間と同じ時間だけ、内部入力信号Ｙ１として、
入力バッファ部２から内部回路へ伝播され、他の外部出
力端子や内部の信号線の論理を観測検証することによ
り、双方向バッファに発生した回路誤動作がチェックさ
れる。
【００４０】すなわち、論理ゲートの入力に不定値Ｘが
入力された場合、シミュレータは、ゲートの他の入力
に、この不定値Ｘ入力に関係なく出力値を確立させる値
が入力されない限り、このゲート出力を不定値Ｘとし、
次段のゲートに不定値Ｘを伝播する。このとき、双方向
バッファで発生した不定値Ｘが内部回路中を伝播してい
く途中で消えることなく外部出力端子まで到達した場
合、集積回路の論理回路が誤動作していることを意味す
る。
入力された場合、シミュレータは、ゲートの他の入力
に、この不定値Ｘ入力に関係なく出力値を確立させる値
が入力されない限り、このゲート出力を不定値Ｘとし、
次段のゲートに不定値Ｘを伝播する。このとき、双方向
バッファで発生した不定値Ｘが内部回路中を伝播してい
く途中で消えることなく外部出力端子まで到達した場
合、集積回路の論理回路が誤動作していることを意味す
る。
【００４１】また、出力モードの双方向バッファでパル
スノイズが発生する時間は、外部バス信号の高低レベル
遷移時間を超えることは無いので、不定値Ｘを発生する
時間は遷移時間と同じ時間で十分であり、出力バッファ
部１の入出力遅延時間に対応させて不定値Ｘを出力する
ことで十分である。
スノイズが発生する時間は、外部バス信号の高低レベル
遷移時間を超えることは無いので、不定値Ｘを発生する
時間は遷移時間と同じ時間で十分であり、出力バッファ
部１の入出力遅延時間に対応させて不定値Ｘを出力する
ことで十分である。
【００４２】なお、この集積回路の論理設計における処
理手順において、例えば、図４（Ａ），図１（Ａ）に示
す従来例１，実施形態１の双方向バッファの論理シミュ
レーションモデルを用いて論理シミュレーションをそれ
ぞれ行い、論理シミュレーション結果と仕様との論理不
一致有無の判定の他に、２つの論理シミュレーション結
果において論理不一致有無の判定を行うことも、有効で
ある。
理手順において、例えば、図４（Ａ），図１（Ａ）に示
す従来例１，実施形態１の双方向バッファの論理シミュ
レーションモデルを用いて論理シミュレーションをそれ
ぞれ行い、論理シミュレーション結果と仕様との論理不
一致有無の判定の他に、２つの論理シミュレーション結
果において論理不一致有無の判定を行うことも、有効で
ある。
【００４３】
【発明の効果】以上説明したように、本発明による双方
向バッファの論理シミュレーションモデル記述方法，論
理シミュレーション方法は、双方向バッファの出力モー
ド時に発生するノイズの影響を論理シミュレーションで
検証し、発生ノイズが問題とならない外部端子の双方向
バッファを論理シミュレーションで特定でき、発生ノイ
ズによるリワーク工数が発生せず、集積回路の回路面積
が縮減し、集積回路がコストダウンされる効果がある。
向バッファの論理シミュレーションモデル記述方法，論
理シミュレーション方法は、双方向バッファの出力モー
ド時に発生するノイズの影響を論理シミュレーションで
検証し、発生ノイズが問題とならない外部端子の双方向
バッファを論理シミュレーションで特定でき、発生ノイ
ズによるリワーク工数が発生せず、集積回路の回路面積
が縮減し、集積回路がコストダウンされる効果がある。
【図１】本発明による双方向バッファの論理シミュレー
ションモデル記述方法の実施形態１を示す説明図であ
る。
ションモデル記述方法の実施形態１を示す説明図であ
る。
【図２】本発明による双方向バッファの論理シミュレー
ションモデル記述方法の実施形態２を示す説明図であ
る。
ションモデル記述方法の実施形態２を示す説明図であ
る。
【図３】双方向バッファの例を示す回路図である。
【図４】双方向バッファの論理シミュレーションモデル
記述方法の従来例１を示す説明図である。
記述方法の従来例１を示す説明図である。
【図５】双方向バッファの論理シミュレーションモデル
記述方法の従来例２を示す説明図である。
記述方法の従来例２を示す説明図である。
【図６】集積回路の論理設計における処理手順を示す流
れ図である。
れ図である。
【図７】双方向バッファで発生するノイズの影響を説明
するための説明図である。
するための説明図である。
【図８】双方向バッファ回路の他の１例を示す回路図で
ある。
ある。
１ 出力バッファ部 ２ 入力バッファ部 ３ 出力モード用入力バッファ部
Claims (6)
- 【請求項１】 入出力バスが接続される外部端子を出力
モードで駆動して内部出力信号に対応した外部バス信号
を出力する出力バッファ部と、前記外部バス信号を入力
しこの外部バス信号に対応した内部入力信号を出力する
入力バッファ部とからなる双方向バッファの論理および
遅延を論理シミュレーションのため等価記述する、双方
向バッファの論理シミュレーションモデル記述方法にお
いて、出力モードで前記外部端子に出力される外部バス
信号の高低レベル遷移に対応して前記内部入力信号が不
定値を出力する記述を含むことを特徴とする、双方向バ
ッファの論理シミュレーションモデル記述方法。 - 【請求項２】 出力モードで、前記出力バッファ部の入
出力遅延時間に不定値を前記内部入力信号または前記外
部バス信号に信号代入または発生する記述を含む、請求
項１記載の、双方向バッファの論理シミュレーションモ
デル記述方法。 - 【請求項３】 入出力バスが接続される外部端子を出力
モードで駆動して内部出力信号に対応した外部バス信号
を出力する出力バッファ部と、前記外部バス信号を入力
しこの外部バス信号に対応した内部入力信号を出力する
入力バッファ部とからなる双方向バッファの論理および
遅延を等価記述した双方向バッファの論理シミュレーシ
ョンモデルを用いて前記双方向バッファを備える集積回
路を論理シミュレーションする論理シミュレーション方
法において、前記双方向バッファの論理シミュレーショ
ンモデルが、出力モードで前記外部端子に出力される外
部バス信号の高低レベル遷移に対応して前記内部入力信
号が不定値を出力する記述を含むことを特徴とする論理
シミュレーション方法。 - 【請求項４】 前記双方向バッファの論理シミュレーシ
ョンモデルが、出力モードで、前記出力バッファ部の入
出力遅延時間に不定値を前記内部入力信号または前記外
部バス信号に信号代入または発生する記述を含む、請求
項３記載の、論理シミュレーション方法。 - 【請求項５】 入出力バスが接続される外部端子を出力
モードで駆動して内部出力信号に対応した外部バス信号
を出力する出力バッファ部と、前記外部バス信号を入力
しこの外部バス信号に対応した内部入力信号を出力する
入力バッファ部とからなる双方向バッファの論理および
遅延を等価記述した双方向バッファの論理シミュレーシ
ョンモデルを用いて前記双方向バッファを備える集積回
路の論理シミュレーションをコンピュータに実行させる
論理シミュレーション用プログラムを記録した記録媒体
において、前記双方向バッファの論理シミュレーション
モデルが、出力モードで前記外部端子に出力される外部
バス信号の高低レベル遷移に対応して前記内部入力信号
が不定値を出力する記述を含むことを特徴とする、論理
シミュレーション用プログラムを記録した記録媒体。 - 【請求項６】 前記双方向バッファの論理シミュレーシ
ョンモデルが、出力モードで、前記出力バッファ部の入
出力遅延時間に不定値を前記内部入力信号または前記外
部バス信号に信号代入または発生する記述を含む、請求
項５記載の、論理シミュレーション用プログラムを記録
した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32405399A JP2001142925A (ja) | 1999-11-15 | 1999-11-15 | 論理シミュレーションモデル記述方法、論理シミュレーション方法、及び、そのプログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32405399A JP2001142925A (ja) | 1999-11-15 | 1999-11-15 | 論理シミュレーションモデル記述方法、論理シミュレーション方法、及び、そのプログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001142925A true JP2001142925A (ja) | 2001-05-25 |
Family
ID=18161636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32405399A Withdrawn JP2001142925A (ja) | 1999-11-15 | 1999-11-15 | 論理シミュレーションモデル記述方法、論理シミュレーション方法、及び、そのプログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001142925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134598A (ja) * | 2008-12-03 | 2010-06-17 | Renesas Technology Corp | 論理検証装置 |
-
1999
- 1999-11-15 JP JP32405399A patent/JP2001142925A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134598A (ja) * | 2008-12-03 | 2010-06-17 | Renesas Technology Corp | 論理検証装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070206 |