JPH0916649A - 論理回路のハザードシミュレーション装置 - Google Patents
論理回路のハザードシミュレーション装置Info
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- JPH0916649A JPH0916649A JP7164881A JP16488195A JPH0916649A JP H0916649 A JPH0916649 A JP H0916649A JP 7164881 A JP7164881 A JP 7164881A JP 16488195 A JP16488195 A JP 16488195A JP H0916649 A JPH0916649 A JP H0916649A
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Abstract
(57)【要約】
【目的】 論理設計の工期を短縮して、簡易にハザード
発生を検知することである。 【構成】 所定の論理接続データ１を入力し、各論理ゲ
ートの接続関係を接続情報として抽出する接続情報抽出
部３と、ハザードをモデル化して各論理ゲートの状態伝
搬を論理値で表した論理ゲート状態伝搬表を格納する論
理ゲート状態伝搬テーブル９と、前記接続情報抽出部３
にて抽出された各論理ゲートの接続関係について、前記
論理ゲート状態伝搬表を用いてハザードの発生と伝搬に
ついてのシミュレーションを行うハザードシミュレーシ
ョン部７と、このハザードシミュレーション部７のハザ
ードシミュレーション結果を出力するハザードシミュレ
ーション結果出力部１３とを備えるようにしてある。
発生を検知することである。 【構成】 所定の論理接続データ１を入力し、各論理ゲ
ートの接続関係を接続情報として抽出する接続情報抽出
部３と、ハザードをモデル化して各論理ゲートの状態伝
搬を論理値で表した論理ゲート状態伝搬表を格納する論
理ゲート状態伝搬テーブル９と、前記接続情報抽出部３
にて抽出された各論理ゲートの接続関係について、前記
論理ゲート状態伝搬表を用いてハザードの発生と伝搬に
ついてのシミュレーションを行うハザードシミュレーシ
ョン部７と、このハザードシミュレーション部７のハザ
ードシミュレーション結果を出力するハザードシミュレ
ーション結果出力部１３とを備えるようにしてある。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路のハザードシ
ミュレーション装置に関し、より詳細には、論理設計の
工期を短縮して、簡易にハザード発生を検知することが
できる論理回路のハザードシミュレーション装置に関す
る。
ミュレーション装置に関し、より詳細には、論理設計の
工期を短縮して、簡易にハザード発生を検知することが
できる論理回路のハザードシミュレーション装置に関す
る。
【０００２】
【従来の技術】従来より論理設計のうち、信号変化の時
間的な遅れを考慮するタイミング設計ではロジック変数
の変化の時間的な遅速により不測の過渡出力を生じてシ
ーケンスの異常進行などが起こる現象（以下、ハザード
と記す。）の発生と、このハザードの伝搬とを調べるた
めにゲート素子の遅延を考慮した論理シミュレーション
を行うのが一般的である。ハザードの発生はタイミング
的な誤作動を引き起こすだけでなく、無駄なスイッチン
グによる消費電力の増加をもたらすため、設計の初期段
階でチェックすることが望ましい。
間的な遅れを考慮するタイミング設計ではロジック変数
の変化の時間的な遅速により不測の過渡出力を生じてシ
ーケンスの異常進行などが起こる現象（以下、ハザード
と記す。）の発生と、このハザードの伝搬とを調べるた
めにゲート素子の遅延を考慮した論理シミュレーション
を行うのが一般的である。ハザードの発生はタイミング
的な誤作動を引き起こすだけでなく、無駄なスイッチン
グによる消費電力の増加をもたらすため、設計の初期段
階でチェックすることが望ましい。
【０００３】図６に従来の論理設計装置の概要を示し
た。この論理設計装置は、所定の論理接続データ１を入
力し、タイミング設計や消費電力等を考慮して所望の論
理設計を行う論理シミュレーション部１０１と、この論
理シミュレーション部１０１にて論理設計された回路の
レイアウトの設計を行うレイアウト設計部１０３と、こ
のレイアウト設計部１０３にてレイアウトされた回路に
対してハザードの解析を行うハザード解析部１０３と、
このハザード解析部１０３の解析結果を出力する解析結
果出力部１０７とを備えている。
た。この論理設計装置は、所定の論理接続データ１を入
力し、タイミング設計や消費電力等を考慮して所望の論
理設計を行う論理シミュレーション部１０１と、この論
理シミュレーション部１０１にて論理設計された回路の
レイアウトの設計を行うレイアウト設計部１０３と、こ
のレイアウト設計部１０３にてレイアウトされた回路に
対してハザードの解析を行うハザード解析部１０３と、
このハザード解析部１０３の解析結果を出力する解析結
果出力部１０７とを備えている。
【０００４】この論理設計装置の操作者は解析結果出力
部１０７の解析結果等を参照してハザードの発生と伝搬
等を参照する。この参照にて所定の要件を満たさない場
合には、論理接続データ１の接続情報を修正して再度論
理シミュレーション部１０１にてシミュレーションを行
い、レイアウト設計、及びハザード解析を行う。このよ
うに従来の論理設計においては、解析結果等を参照して
所定の要件を満たすまで論理接続データの修正を試行錯
誤を行いながら設計を行っていた。
部１０７の解析結果等を参照してハザードの発生と伝搬
等を参照する。この参照にて所定の要件を満たさない場
合には、論理接続データ１の接続情報を修正して再度論
理シミュレーション部１０１にてシミュレーションを行
い、レイアウト設計、及びハザード解析を行う。このよ
うに従来の論理設計においては、解析結果等を参照して
所定の要件を満たすまで論理接続データの修正を試行錯
誤を行いながら設計を行っていた。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
論理設計装置では、所定の要件を満たすまで論理接続デ
ータの修正を試行錯誤を行いながら設計を行っていたた
め設計の工期が増大してしまった。さらに近年の集積回
路の高集積化、大規模化に伴い論理設計の工期がさらに
増大してしまうという問題点があった。
論理設計装置では、所定の要件を満たすまで論理接続デ
ータの修正を試行錯誤を行いながら設計を行っていたた
め設計の工期が増大してしまった。さらに近年の集積回
路の高集積化、大規模化に伴い論理設計の工期がさらに
増大してしまうという問題点があった。
【０００６】このハザードの解析は、ゲート素子の遅延
時間が配線を含めた論理回路での値を反映してなければ
ならないため、レイアウトが決定した回路設計の最終段
階でしかチェックすることができない。従って、非常に
時間のかかる論理シミュレーションやレイアウト設計の
後でなければならない。
時間が配線を含めた論理回路での値を反映してなければ
ならないため、レイアウトが決定した回路設計の最終段
階でしかチェックすることができない。従って、非常に
時間のかかる論理シミュレーションやレイアウト設計の
後でなければならない。
【０００７】本発明は上記問題点に鑑みてなされたもの
でありその目的とするところは、論理設計の工期を短縮
して、簡易にハザード発生を検知することができる論理
回路のハザードシミュレーション装置を提供することに
ある。
でありその目的とするところは、論理設計の工期を短縮
して、簡易にハザード発生を検知することができる論理
回路のハザードシミュレーション装置を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明の発明者は、ハザ
ードの解析がゲート素子の遅延時間が配線を含めた集積
回路での値を反映してなければならないため、レイアウ
トが決定した後、すなわち、設計の最終段階でしかチェ
ックすることができないことに論理設計の工期が増大す
る原因があるのではと考えた。それならば、ゲート素子
の遅延時間を用いずにハザードをモデル化することによ
り、論理設計の初期段階でハザードの発生を検出するこ
とができるのではと考えた。そのためにはハザードの発
生と伝搬との規則を各論理ゲートについて与えること
と、フリップフロップのようにフィードバックループが
存在した場合に、フィードバックループに達したハザー
ドがどうなるかを明確にすることが必要ある。
ードの解析がゲート素子の遅延時間が配線を含めた集積
回路での値を反映してなければならないため、レイアウ
トが決定した後、すなわち、設計の最終段階でしかチェ
ックすることができないことに論理設計の工期が増大す
る原因があるのではと考えた。それならば、ゲート素子
の遅延時間を用いずにハザードをモデル化することによ
り、論理設計の初期段階でハザードの発生を検出するこ
とができるのではと考えた。そのためにはハザードの発
生と伝搬との規則を各論理ゲートについて与えること
と、フリップフロップのようにフィードバックループが
存在した場合に、フィードバックループに達したハザー
ドがどうなるかを明確にすることが必要ある。
【０００９】以上のような考察から本発明の発明者は慎
重な研究を重ねた結果、本発明を完成することができ
た。本発明の特徴は、所定の論理接続データを入力し、
各論理ゲートの接続関係を接続情報として抽出する接続
情報抽出部と、ハザードをモデル化して各論理ゲートの
状態伝搬を論理値で表した論理ゲート状態伝搬表を格納
する論理ゲート状態伝搬テーブルと、前記接続情報抽出
部にて抽出された各論理ゲートの接続関係について、前
記論理ゲート状態伝搬表を用いてハザードの発生と伝搬
についてのシミュレーションを行うハザードシミュレー
ション部と、このハザードシミュレーション部のハザー
ドシミュレーション結果を出力するハザードシミュレー
ション結果出力部とを備えることである。
重な研究を重ねた結果、本発明を完成することができ
た。本発明の特徴は、所定の論理接続データを入力し、
各論理ゲートの接続関係を接続情報として抽出する接続
情報抽出部と、ハザードをモデル化して各論理ゲートの
状態伝搬を論理値で表した論理ゲート状態伝搬表を格納
する論理ゲート状態伝搬テーブルと、前記接続情報抽出
部にて抽出された各論理ゲートの接続関係について、前
記論理ゲート状態伝搬表を用いてハザードの発生と伝搬
についてのシミュレーションを行うハザードシミュレー
ション部と、このハザードシミュレーション部のハザー
ドシミュレーション結果を出力するハザードシミュレー
ション結果出力部とを備えることである。
【００１０】ここで、前記論理ゲート状態伝搬テーブル
は、ハザードをモデル化して各論理ゲートの状態を、定
常的に“０”の状態と、”１”から“０”への遷移を行
う状態と、途中にハザードを伴って“０”に落ち着く状
態と、定常的に“１”の状態と、“０”から“１”への
遷移を行う状態と、途中のハザードを伴って“１”に落
ち着く状態と、にモデル化し、このモデル化されたハザ
ードの発生と伝搬の規則を前記接続情報抽出部にて抽出
された各論理ゲートの接続関係について求め、この規則
に基づいて論理回路におけるハザードの発生と伝搬をシ
ミュレーションすることが好ましい。
は、ハザードをモデル化して各論理ゲートの状態を、定
常的に“０”の状態と、”１”から“０”への遷移を行
う状態と、途中にハザードを伴って“０”に落ち着く状
態と、定常的に“１”の状態と、“０”から“１”への
遷移を行う状態と、途中のハザードを伴って“１”に落
ち着く状態と、にモデル化し、このモデル化されたハザ
ードの発生と伝搬の規則を前記接続情報抽出部にて抽出
された各論理ゲートの接続関係について求め、この規則
に基づいて論理回路におけるハザードの発生と伝搬をシ
ミュレーションすることが好ましい。
【００１１】また、前記ハザードシミュレーション部
は、フィードバックループを有する論理回路のシミュレ
ーションを行う際には、前記フィードバックループ内に
おける前記モデル化された各論理ゲートの状態につい
て、前記ハザードを伴って“０”に落ち着く状態を定常
的に“０”の状態または“１”から“０”への遷移状態
に転化し、前記ハザードを伴って“１”に落ち着く状態
を定常的に“１”の状態または“０”から“１”の遷移
状態に転化して前記論理回路におけるハザードの発生と
伝搬をシミュレーションすることが好ましい。
は、フィードバックループを有する論理回路のシミュレ
ーションを行う際には、前記フィードバックループ内に
おける前記モデル化された各論理ゲートの状態につい
て、前記ハザードを伴って“０”に落ち着く状態を定常
的に“０”の状態または“１”から“０”への遷移状態
に転化し、前記ハザードを伴って“１”に落ち着く状態
を定常的に“１”の状態または“０”から“１”の遷移
状態に転化して前記論理回路におけるハザードの発生と
伝搬をシミュレーションすることが好ましい。
【００１２】
【作用】本発明の構成では、ハザードをモデル化した各
論理ゲートの状態伝搬を論理値で表した論理ゲート状態
伝搬表を用いて接続情報抽出部にて抽出された各論理ゲ
ートの接続関係について、前記論理ゲート状態伝搬表を
用いてハザードの発生と伝搬についてのシミュレーショ
ンを行うようにしている。ここで、従来例に示したレイ
アウト設計部では、トランジスタレベルまで展開しなけ
れば計算することができなかったが、本発明の構成によ
れば、レイアウトが決定する前であってもハザードの解
析を行うことができるため、容易にハザードの発生と伝
搬の解析を行うことができるのである。また、論理回路
設計の比較的上流工程でハザードの解析を行うことがで
きるので、より効果的な論理回路設計ができ、消費電力
をさらに低減した論理回路を設計することができる。
論理ゲートの状態伝搬を論理値で表した論理ゲート状態
伝搬表を用いて接続情報抽出部にて抽出された各論理ゲ
ートの接続関係について、前記論理ゲート状態伝搬表を
用いてハザードの発生と伝搬についてのシミュレーショ
ンを行うようにしている。ここで、従来例に示したレイ
アウト設計部では、トランジスタレベルまで展開しなけ
れば計算することができなかったが、本発明の構成によ
れば、レイアウトが決定する前であってもハザードの解
析を行うことができるため、容易にハザードの発生と伝
搬の解析を行うことができるのである。また、論理回路
設計の比較的上流工程でハザードの解析を行うことがで
きるので、より効果的な論理回路設計ができ、消費電力
をさらに低減した論理回路を設計することができる。
【００１３】また、このハザードが発生した部分をハザ
ードシミュレーション結果出力部にて操作者にどの部分
でハザードが発生しているかを分かるようにすることに
より、論理回路の設計の工期を短縮することができるの
である。
ードシミュレーション結果出力部にて操作者にどの部分
でハザードが発生しているかを分かるようにすることに
より、論理回路の設計の工期を短縮することができるの
である。
【００１４】
【実施例】以下、本発明に係る論理回路のハザードシミ
ュレーション装置の実施例を図面を参照しながら説明す
ることにする。
ュレーション装置の実施例を図面を参照しながら説明す
ることにする。
【００１５】第１実施例 まず、本実施例では多値論理を用いてハザードをモデル
化を行う。以下に７個の論理値Ｓ０，Ｔ０，Ｕ０，Ｓ
１，Ｔ１，Ｕ１，ＸＸを用いる場合について説明する。
各論理値の意味を以下に示す。
化を行う。以下に７個の論理値Ｓ０，Ｔ０，Ｕ０，Ｓ
１，Ｔ１，Ｕ１，ＸＸを用いる場合について説明する。
各論理値の意味を以下に示す。
【００１６】Ｓ０：定常的に“０”の状態 Ｔ０：“１”から“０”への遷移状態 Ｕ０：途中にハザードを伴って“０”に落ち着く状態 Ｓ１：定常的に“１”の状態 Ｔ１：“０”から“１”への遷移状態 Ｕ１：途中にハザードを伴って“１”に落ち着く状態 ＸＸ：不定状態 Ｕ０，Ｕ１における途中にハザードを伴って“０”や
“１”に落ち着くというのは“０”−＞“１”−＞
“０”や“１”−＞“０”−＞“１”−＞“０”−＞
“１”のように最終的に“０”や“１”に落ち着く前に
振動するということを意味する。
“１”に落ち着くというのは“０”−＞“１”−＞
“０”や“１”−＞“０”−＞“１”−＞“０”−＞
“１”のように最終的に“０”や“１”に落ち着く前に
振動するということを意味する。
【００１７】なお、本実施例で使用する論理値は以下に
示した７個の論理値に限定されるものではない。例え
ば、１度だけ振動する場合と、複数回振動する場合とを
異なった論理値を用いるようにしてもよい。このよう
に、ハザードの振舞い方によって異なった論理値を用い
るようにすることで、さらに正確な消費電力の増加を知
ることができる。
示した７個の論理値に限定されるものではない。例え
ば、１度だけ振動する場合と、複数回振動する場合とを
異なった論理値を用いるようにしてもよい。このよう
に、ハザードの振舞い方によって異なった論理値を用い
るようにすることで、さらに正確な消費電力の増加を知
ることができる。
【００１８】表１にＮＯＴゲートに対する状態伝搬表を
示す。
示す。
【００１９】
【表１】 表２にＡＮＤゲートに対する状態伝搬を示す。他の論理
ゲートに対する状態伝搬はＮＯＴゲートとＡＮＤゲート
に対する状態伝搬表から作成することができる。
ゲートに対する状態伝搬はＮＯＴゲートとＡＮＤゲート
に対する状態伝搬表から作成することができる。
【００２０】
【表２】 表２のようにＡＮＤ（Ｔ０，Ｔ１）がＵ０になるのは２
個の入力子の遅れの差によって両方とも“１”になるタ
イミングがあり、出力が“０”−＞“１”−＞“０”の
ように変化するためである。
個の入力子の遅れの差によって両方とも“１”になるタ
イミングがあり、出力が“０”−＞“１”−＞“０”の
ように変化するためである。
【００２１】次に、本実施例に係る論理回路のハザード
シミュレーション装置について説明する。この論理回路
のハザードシミュレーション装置は図１に示す通り、所
定の論理接続データ１を入力し、各論理ゲートの接続関
係を接続情報として抽出する接続情報抽出部３と、ハザ
ードをモデル化して各論理ゲートの状態伝搬を論理値で
表した論理ゲート状態伝搬表を格納する論理ゲート状態
伝搬テーブル９と、前記接続情報抽出部３にて抽出され
た各論理ゲートの接続関係について、前記論理ゲート状
態伝搬表９を用いてハザードの発生と伝搬についてのシ
ミュレーションを行うハザードシミュレーション部７
と、このハザードシミュレーション部７のハザードシミ
ュレーション結果を出力するハザードシミュレーション
結果出力部１３とを備える。
シミュレーション装置について説明する。この論理回路
のハザードシミュレーション装置は図１に示す通り、所
定の論理接続データ１を入力し、各論理ゲートの接続関
係を接続情報として抽出する接続情報抽出部３と、ハザ
ードをモデル化して各論理ゲートの状態伝搬を論理値で
表した論理ゲート状態伝搬表を格納する論理ゲート状態
伝搬テーブル９と、前記接続情報抽出部３にて抽出され
た各論理ゲートの接続関係について、前記論理ゲート状
態伝搬表９を用いてハザードの発生と伝搬についてのシ
ミュレーションを行うハザードシミュレーション部７
と、このハザードシミュレーション部７のハザードシミ
ュレーション結果を出力するハザードシミュレーション
結果出力部１３とを備える。
【００２２】ここで、接続情報抽出部３は、論理接続デ
ータ保持部１より所定の論理接続データを入力し、この
論理接続データの各論理ゲートの接続関係を接続情報と
して抽出するためのものである。ここで、本実施例では
論理接続データは論理ゲートレベルのものでよく、トラ
ンジスタレベルまでのものを必要としない。これによ
り、レイアウト設計が必要がないため、設計のための工
期を短縮することができる。また、抽出されたデータは
接続情報バッファ５を設けて保持させてもよい。論理ゲ
ート状態伝搬テーブル９は、ハザードをモデル化して各
論理ゲートの状態伝搬を論理値で表した論理ゲート状態
伝搬表を格納するためのものである。ここで、各論理ゲ
ートの状態伝搬表とは、表１に示したＮＯＴゲートに対
する状態伝搬表や、表２に示したＮＡＮＤゲートに対す
る状態伝搬表の如くである。
ータ保持部１より所定の論理接続データを入力し、この
論理接続データの各論理ゲートの接続関係を接続情報と
して抽出するためのものである。ここで、本実施例では
論理接続データは論理ゲートレベルのものでよく、トラ
ンジスタレベルまでのものを必要としない。これによ
り、レイアウト設計が必要がないため、設計のための工
期を短縮することができる。また、抽出されたデータは
接続情報バッファ５を設けて保持させてもよい。論理ゲ
ート状態伝搬テーブル９は、ハザードをモデル化して各
論理ゲートの状態伝搬を論理値で表した論理ゲート状態
伝搬表を格納するためのものである。ここで、各論理ゲ
ートの状態伝搬表とは、表１に示したＮＯＴゲートに対
する状態伝搬表や、表２に示したＮＡＮＤゲートに対す
る状態伝搬表の如くである。
【００２３】ハザードシミュレーション部７は、抽出さ
れた各論理ゲートの接続関係について、論理ゲート状態
伝搬テーブル格納部９に格納された所定の論理ゲート状
態伝搬表を用いてハザードが発生する接続関係か否かを
各接続関係ごとに調べるためのものである。
れた各論理ゲートの接続関係について、論理ゲート状態
伝搬テーブル格納部９に格納された所定の論理ゲート状
態伝搬表を用いてハザードが発生する接続関係か否かを
各接続関係ごとに調べるためのものである。
【００２４】ハザードシミュレーション用テストパター
ン生成部１１は、本実施例に係るハザードシミュレーシ
ョンのテストパターンを生成するためのものである。こ
こでは、上述の論理値Ｓ０，Ｔ０，Ｕ０，Ｓ１，Ｔ１，
Ｕ１，ＸＸの任意の組み合わせのパターンを生成してハ
ザードシミュレーション部７に出力するようにしてあ
る。
ン生成部１１は、本実施例に係るハザードシミュレーシ
ョンのテストパターンを生成するためのものである。こ
こでは、上述の論理値Ｓ０，Ｔ０，Ｕ０，Ｓ１，Ｔ１，
Ｕ１，ＸＸの任意の組み合わせのパターンを生成してハ
ザードシミュレーション部７に出力するようにしてあ
る。
【００２５】ハザードシミュレーション結果出力部１３
は、ハザードシミュレーション部７のハザードシミュレ
ーション結果を出力するためのものである。この出力に
は、ＣＲＴ装置やプリンタ装置等の通常のコンピュータ
システムに用いられているものでよい。また、出力にグ
ラフィックス機能を備えるようにすることで、操作者の
操作性が向上するため、さらに論理設計の工期を短縮す
ることができる。
は、ハザードシミュレーション部７のハザードシミュレ
ーション結果を出力するためのものである。この出力に
は、ＣＲＴ装置やプリンタ装置等の通常のコンピュータ
システムに用いられているものでよい。また、出力にグ
ラフィックス機能を備えるようにすることで、操作者の
操作性が向上するため、さらに論理設計の工期を短縮す
ることができる。
【００２６】次に、本発明に係るハザードシミュレーシ
ョン装置の動作について説明する。まず、操作者は、論
理接続データ保持部１より所望の論理接続データを選択
して、接続情報抽出部３に入力する。接続情報抽出部３
では、入力された論理接続データの各論理ゲートの接続
関係を調べて、信号がどのように伝搬していくかを調べ
て、その結果を接続情報として出力する。
ョン装置の動作について説明する。まず、操作者は、論
理接続データ保持部１より所望の論理接続データを選択
して、接続情報抽出部３に入力する。接続情報抽出部３
では、入力された論理接続データの各論理ゲートの接続
関係を調べて、信号がどのように伝搬していくかを調べ
て、その結果を接続情報として出力する。
【００２７】次に、ハザードシミュレーション部７で
は、入力された接続情報により各論理ゲートの接続関係
について、ハザードが発生するか否かのシミュレーショ
ンを行う。このシミュレーションには、回路に含まれる
すべてのゲートの初期値をＸＸとした上でハザードシミ
ュレーション用テストパターン生成部１１にて出力され
るテストパターンの変化に応じて、Ｓ０，Ｔ０，Ｓ１，
Ｔ１のいずれかを加え、論理ゲート毎に与えられた論理
ゲート状態伝搬表に基づいて出力を計算することによっ
て行われる。シミュレーション途中でＵ０またはＵ１に
なるゲートがあれば、それはハザードの発生部分である
ことを意味し、このハザードの発生部分の出力を行う。
は、入力された接続情報により各論理ゲートの接続関係
について、ハザードが発生するか否かのシミュレーショ
ンを行う。このシミュレーションには、回路に含まれる
すべてのゲートの初期値をＸＸとした上でハザードシミ
ュレーション用テストパターン生成部１１にて出力され
るテストパターンの変化に応じて、Ｓ０，Ｔ０，Ｓ１，
Ｔ１のいずれかを加え、論理ゲート毎に与えられた論理
ゲート状態伝搬表に基づいて出力を計算することによっ
て行われる。シミュレーション途中でＵ０またはＵ１に
なるゲートがあれば、それはハザードの発生部分である
ことを意味し、このハザードの発生部分の出力を行う。
【００２８】次に、このハザードが発生するか否かの結
果は、ハザードシミュレーション結果出力部１３に出力
され、その出力結果を操作者が見ることにより、ハザー
ドの発生している部分を把握することができる。
果は、ハザードシミュレーション結果出力部１３に出力
され、その出力結果を操作者が見ることにより、ハザー
ドの発生している部分を把握することができる。
【００２９】第２実施例 次に本実施例では、特に、フィードバックループを有す
る論理回路のハザードシミュレーションについて説明す
る。このフィードバックループを有する論理回路におい
てはフィードバックループに達したハザードがどうなる
かを明確にすることが必要ある。本実施例ではフィード
バックループを有する論理回路としてフリップフロップ
を備える論理回路について説明する。
る論理回路のハザードシミュレーションについて説明す
る。このフィードバックループを有する論理回路におい
てはフィードバックループに達したハザードがどうなる
かを明確にすることが必要ある。本実施例ではフィード
バックループを有する論理回路としてフリップフロップ
を備える論理回路について説明する。
【００３０】図２はフリップフロップ内でハザードを削
減させるためのモデルである。一般の順序回路の動作に
おいては、組み合わせ回路部分でのハザードの発生とフ
リップフロップ部分でのハザードの消滅が繰り返される
ことになる。このハザードの消滅をシミュレーションで
実現するために、すなわち、実際の回路が振舞うように
シミュレーションするために仮想的な素子の挿入を行
う。本実施例では、出力Ｑの前にハザードを吸収するた
めの素子Ｆが挿入してある。素子Ｆの伝搬規則を表３に
示す。ＩＮが素子Ｆに対する入力、Ｆが素子Ｆの出力あ
り、ＲＰは素子Ｆの初期状態を表している。
減させるためのモデルである。一般の順序回路の動作に
おいては、組み合わせ回路部分でのハザードの発生とフ
リップフロップ部分でのハザードの消滅が繰り返される
ことになる。このハザードの消滅をシミュレーションで
実現するために、すなわち、実際の回路が振舞うように
シミュレーションするために仮想的な素子の挿入を行
う。本実施例では、出力Ｑの前にハザードを吸収するた
めの素子Ｆが挿入してある。素子Ｆの伝搬規則を表３に
示す。ＩＮが素子Ｆに対する入力、Ｆが素子Ｆの出力あ
り、ＲＰは素子Ｆの初期状態を表している。
【００３１】
【表３】 このように素子Ｆを挿入することにより、フィードバッ
クループを有する論理回路のハザードシミュレーション
を行うことができる。
クループを有する論理回路のハザードシミュレーション
を行うことができる。
【００３２】次に、本実施例に係る論理回路のハザード
シミュレーション装置について説明する。基本的には第
１実施例の構成を用いることができるが、フィードバッ
クループを有する論理回路のフィードバックループ部分
に仮想的な素子を挿入するための手段が必要である。こ
の手段は、上述のハザードシミュレーション部７に備え
させることが好ましい。
シミュレーション装置について説明する。基本的には第
１実施例の構成を用いることができるが、フィードバッ
クループを有する論理回路のフィードバックループ部分
に仮想的な素子を挿入するための手段が必要である。こ
の手段は、上述のハザードシミュレーション部７に備え
させることが好ましい。
【００３３】次に、フィードバックループを有する論理
回路のハザードシミュレーションの例について説明す
る。３通りの３分周回路を図３、図４、図５に示してあ
る。これらの図は、上述のハザードシミュレーション装
置によりハザードシミュレーションをした結果、ハザー
ドシミュレーション結果出力部１３に出力されたもので
ある。図中のハザードが発生するノードを太斜線で示し
てある。図３の場合、出力にハザードが発生するが、図
４、図５では出力には現れない。
回路のハザードシミュレーションの例について説明す
る。３通りの３分周回路を図３、図４、図５に示してあ
る。これらの図は、上述のハザードシミュレーション装
置によりハザードシミュレーションをした結果、ハザー
ドシミュレーション結果出力部１３に出力されたもので
ある。図中のハザードが発生するノードを太斜線で示し
てある。図３の場合、出力にハザードが発生するが、図
４、図５では出力には現れない。
【００３４】以上のように、本実施例に係るハザードミ
ュレーションでは、従来レイアウト設計後でなければハ
ザードについての解析を行うことができなかったが、本
実施例によればハザードをモデル化することにより容易
にハザードの解析を行うことができる。
ュレーションでは、従来レイアウト設計後でなければハ
ザードについての解析を行うことができなかったが、本
実施例によればハザードをモデル化することにより容易
にハザードの解析を行うことができる。
【００３５】また、上述のように、ハザードをモデル化
することにより容易にハザードの解析を行うことができ
るので、論理回路設計の比較的上流工程でハザードの解
析を行うことができる。これにより、より効果的な論理
回路設計ができるので、消費電力をさらに低減した論理
回路を設計することができる。
することにより容易にハザードの解析を行うことができ
るので、論理回路設計の比較的上流工程でハザードの解
析を行うことができる。これにより、より効果的な論理
回路設計ができるので、消費電力をさらに低減した論理
回路を設計することができる。
【００３６】さらに、このハザードが発生した部分をハ
ザードシミュレーション結果出力部１３にて操作者に分
かるようにすることにより、論理回路の設計の工期を短
縮することができる。
ザードシミュレーション結果出力部１３にて操作者に分
かるようにすることにより、論理回路の設計の工期を短
縮することができる。
【００３７】
【発明の効果】以上のように、本発明に係る論理回路の
ハザードシミュレーション装置によれば、ハザードをモ
デル化することにより容易にハザードの解析を行うこと
ができる。また、論理回路設計の比較的上流工程でハザ
ードの解析を行うことができるので、より効果的な論理
回路設計ができ、消費電力をさらに低減した論理回路を
設計することができる。
ハザードシミュレーション装置によれば、ハザードをモ
デル化することにより容易にハザードの解析を行うこと
ができる。また、論理回路設計の比較的上流工程でハザ
ードの解析を行うことができるので、より効果的な論理
回路設計ができ、消費電力をさらに低減した論理回路を
設計することができる。
【００３８】さらに、このハザードが発生した部分をハ
ザードシミュレーション結果出力部にて操作者に分かる
ようにすることにより、論理回路の設計の工期を短縮す
ることができる。
ザードシミュレーション結果出力部にて操作者に分かる
ようにすることにより、論理回路の設計の工期を短縮す
ることができる。
【図１】本発明に係るハザードシミュレーション装置の
ブロック図を示したものである。
ブロック図を示したものである。
【図２】フリップフロップ内でハザードを消滅させるた
めのモデルである。出力Ｑの前にハザードを吸収させる
ための素子Ｆが挿入してある。
めのモデルである。出力Ｑの前にハザードを吸収させる
ための素子Ｆが挿入してある。
【図３】出力にハザードが発生する３分周回路の例であ
る。
る。
【図４】出力にハザードが出ない３分周回路の例であ
る。
る。
【図５】出力にハザードが発生する３分周回路の例であ
る。
る。
【図６】従来のシミュレーション装置の概要を示しした
ブロック図である。
ブロック図である。
１ 論理接続データ ３ 接続情報抽出部 ５ 接続情報部バッファ ７ ハザードシミュレーション ９ 論理ゲート状態伝搬テーブル １１ ハザードシミュレーション用テストパターン生成
部 １３ ハザードシミュレーション結果出力部 １５ 素子 １０１ 論理シミュレーション部 １０３ レイアウト設計部 １０５ ハザード解析部 １０７ 解析結果出力部
部 １３ ハザードシミュレーション結果出力部 １５ 素子 １０１ 論理シミュレーション部 １０３ レイアウト設計部 １０５ ハザード解析部 １０７ 解析結果出力部
Claims (3)
- 【請求項１】 所定の論理接続データを入力し、各論理
ゲートの接続関係を接続情報として抽出する接続情報抽
出部と、 ハザードをモデル化して各論理ゲートの状態伝搬を論理
値で表した論理ゲート状態伝搬表を格納する論理ゲート
状態伝搬テーブルと、 前記接続情報抽出部にて抽出された各論理ゲートの接続
関係について、前記論理ゲート状態伝搬表を用いてハザ
ードの発生と伝搬についてのシミュレーションを行うハ
ザードシミュレーション部と、 このハザードシミュレーション部のハザードシミュレー
ション結果を出力するハザードシミュレーション結果出
力部と、 を備えることを特徴とする論理回路のハザードシミュレ
ーション装置。 - 【請求項２】 前記論理ゲート状態伝搬テーブルは、ハ
ザードをモデル化して各論理ゲートの状態を、 定常的に“０”の状態と、 ”１”から“０”への遷移を行う状態と、 途中にハザードを伴って“０”に落ち着く状態と、 定常的に“１”の状態と、 “０”から“１”への遷移を行う状態と、 途中のハザードを伴って“１”に落ち着く状態と、 にモデル化し、このモデル化されたハザードの発生と伝
搬の規則を前記接続情報抽出部にて抽出された各論理ゲ
ートの接続関係について求め、この規則に基づいて論理
回路におけるハザードの発生と伝搬をシミュレーション
することを特徴とする請求項１記載の論理回路のハザー
ドシミュレーション装置。 - 【請求項３】 前記ハザードシミュレーション部は、 フィードバックループを有する論理回路のシミュレーシ
ョンを行う際には、前記フィードバックループ内におけ
る前記モデル化された各論理ゲートの状態について、 前記ハザードを伴って“０”に落ち着く状態を定常的に
“０”の状態または“１”から“０”への遷移状態に転
化し、 前記ハザードを伴って“１”に落ち着く状態を定常的に
“１”の状態または“０”から“１”の遷移状態に転化
して前記論理回路におけるハザードの発生と伝搬をシミ
ュレーションすることを特徴とする請求項２記載の論理
回路のハザードシミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16488195A JP3340283B2 (ja) | 1995-06-30 | 1995-06-30 | 論理回路のハザードシミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16488195A JP3340283B2 (ja) | 1995-06-30 | 1995-06-30 | 論理回路のハザードシミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0916649A true JPH0916649A (ja) | 1997-01-17 |
| JP3340283B2 JP3340283B2 (ja) | 2002-11-05 |
Family
ID=15801683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16488195A Expired - Fee Related JP3340283B2 (ja) | 1995-06-30 | 1995-06-30 | 論理回路のハザードシミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3340283B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965853B2 (en) | 2000-07-27 | 2005-11-15 | Renesas Technology Corp. | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements |
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
-
1995
- 1995-06-30 JP JP16488195A patent/JP3340283B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965853B2 (en) | 2000-07-27 | 2005-11-15 | Renesas Technology Corp. | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements |
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3340283B2 (ja) | 2002-11-05 |
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