JPH08272843A - Ｌｓｉテストパターン設計方法 - Google Patents

Abstract

(57)【要約】 【目的】ＬＳＩテスタの入力タイミングのスキューによ
る出力期待値の不一致を予め除去することができるＬＳ
Ｉテストパターン設計方法の提供。 【構成】第１テストパターンの入力信号が同時変化する
第１パターンを、一方よりも他方または他方よりも一方
の入力信号の変化点を遅延した第２または第３パターン
に置換した第２または第３テストパターンを作成し、こ
れら第１、第２および第３のテストパターンを使用して
シミュレーションを行い、それぞれ第１、第２および第
３テストパターンの第１、第２および第３パターンに対
応する第１、第２および第３の出力信号を得、第２およ
び第３の出力信号が異なる場合、第１テストパターンの
第１パターンを、第１出力信号と一致する出力信号が得
られる第２テストパターンの第２パターンまたは第３テ
ストパターンの第３パターンに置換してＬＳＩテストパ
ターンを得ることにより、上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩテストパターン
設計方法に関し、詳しくは、ＬＳＩテスタで半導体集積
回路の最終テストを行う際に使用されるＬＳＩテストパ
ターンの設計方法に関する。

【０００２】

【従来の技術】半導体集積回路の製造工程においては、
まず、製品の仕様に応じて論理回路が設計され、この論
理回路に応じてテストパターンが作成され、テストパタ
ーンを用いてコンピュータシミュレーション（以下、単
にシミュレーションと記述する）が行われ、その機能お
よびタイミングが検証される。一方、論理回路に応じて
レイアウトパターンが設計され、このレイアウトパター
ンに応じてマスクパターンが作成され、マスクパターン
を用いて半導体集積回路は製造される。

【０００３】製造された半導体集積回路は、製品として
出荷される前に、シミュレーションに用いられたテスト
パターンを使用して、あるいはこのテストパターンを変
換してＬＳＩテストパターンを作成し、ＬＳＩテスタに
よる最終テストが行われる。ＬＳＩテスタにおいては、
半導体集積回路からの出力信号が、シミュレーションに
より検証されたテストパターンの出力期待値と照合され
る。これにより、半導体集積回路が論理回路と同一機能
を有し、なおかつ同一タイミングで動作することが検証
される。

【０００４】ところが、このＬＳＩテスタによる最終テ
ストの際に、半導体集積回路の出力信号がテストパター
ンの出力期待値と一致しないために、この半導体集積回
路が不良品にされてしまう場合がある。この理由は、次
に述べるように３つに大別される。 (1) 半導体集積回路の物理的な不良。 (2) 論理回路のシミュレーションと半導体集積回路と
の遅延値の不一致。 (3) テストパターンの不具合。

【０００５】ここで(1) および(2) は、例えば製造プロ
セスによる不良であったり、シミュレーションの精度の
問題であり、半導体集積回路が製品の仕様を満足してい
ないことは明らかである。即ち、物理的に半導体集積回
路に問題が存在するため、その不良解析および論理回路
の再設計を行う必要があることは言うまでもないことで
ある。これに対して(3) は、物理的に半導体集積回路に
は全く問題がないにもかかわらず、不良品と見なされて
しまうという問題点があった。以下、この問題点につい
て説明する。

【０００６】ＬＳＩテスタは指定された入力タイミン
グ、即ち、シミュレーションと同一入力タイミングで、
半導体集積回路に対して入力信号を入力しようとする。
しかし、現実にはＬＳＩテスタの精度の問題やテスタボ
ード上での入力信号の遅延などにより、図３のタイミン
グチャートに示すように、ＬＳＩテスタの入力タイミン
グは、シミュレーションの入力タイミングに対して前に
Ｔ_s −または後ろにＴ_s＋のスキュー（誤差）を有して
おり、最大１０ｎＳ程度の幅を持っている。上述する問
題点は、このＬＳＩテスタの入力タイミングのスキュー
により発生するものである。

【０００７】次に、図４および図５を参照して、この問
題点をさらに具体的に説明する。図４に示す回路におい
て、外部入力端子を通して入力される入力信号Ａ，Ｂ
は、それぞれ所定のディレイ（回路内部における遅延時
間）Ｔ_da，Ｔ_dbの後に、それぞれ内部信号Ａ’，Ｂ’と
してフリップフロップ１０のデータ入力端Ｄおよびクロ
ック入力端ＣＫに入力される。また、フリップフロップ
１０により、内部信号Ａ’は内部信号Ｂ’の立ち上がり
エッジで保持されるとともに出力信号Ｑとして出力され
る。

【０００８】この回路において、ディレイＴ_da＞ディレ
イＴ_dbの関係があるものとして、シミュレーションによ
り入力信号Ａ，Ｂを同一タイミングで入力した場合の動
作を図５（ａ）に示す。また、ＬＳＩテスタにおける入
力信号Ａ，Ｂの入力タイミングのスキューをそれぞれス
キューＴ_sa＋，Ｔ_sb＋とし、スキューＴ_sa＋＜スキュー
Ｔ_sb＋の関係があるものとして、ＬＳＩテスタにより入
力信号Ａ，Ｂを同一タイミングで入力しようとした場合
の動作を図５（ｂ）に示す。なお、動作開始前の入力信
号Ａ，Ｂはともにローレベル、出力信号Ｑはハイレベル
である。

【０００９】まず、図５（ａ）に示すように、シミュレ
ーションの場合、入力信号Ａ，Ｂは同一入力タイミング
でローレベルからハイレベルに変化する。内部信号
Ａ’，Ｂ’は、それぞれディレイＴ_da，Ｔ_dbの後にロー
レベルからハイレベルに変化するが、上述するように、
ディレイＴ_da＞ディレイＴ_dbの関係があるため、内部信
号Ｂ’がハイレベルに変化した後、内部信号Ａ’がハイ
レベルに変化する。即ち、フリップフロップ１０には、
内部信号Ｂ’の立ち上がりエッジに同期して内部信号
Ａ’のローレベルが保持され、その出力信号Ｑはローレ
ベルに変化する。

【００１０】一方、図５（ｂ）に示すように、ＬＳＩテ
スタによる最終テストの場合、入力信号Ａ，Ｂは、シミ
ュレーションの入力タイミングに対して、それぞれスキ
ューＴ_sa＋，Ｔ_sb＋の後にローレベルからハイレベルに
変化する。内部信号Ａ’，Ｂ’は、それぞれディレイＴ
_da，Ｔ_dbの後にローレベルからハイレベルに変化する
が、上述するように、ディレイＴ_da＞ディレイＴ_dbおよ
びスキューＴ_sa＋＜スキューＴ_sb＋の関係があるため、
内部信号Ａ’がハイレベルに変化した後、内部信号Ｂ’
がハイレベルに変化する。即ち、フリップフロップ１０
には、内部信号Ｂ’の立ち上がりエッジに同期して、内
部信号Ａ’のハイレベルが保持され、その出力信号Ｑは
ハイレベルのまま変化しない。

【００１１】このように、この回路においては、ディレ
イＴ_da＞ディレイＴ_dbおよびスキューＴ_sa＋＜スキュー
Ｔ_sb＋の関係があり、さらに入力信号Ａ，Ｂが同一入力
タイミングで入力されているため、ディレイＴ_da，Ｔ_db
とスキューＴ_sa＋，Ｔ_sb＋との関係が次式を満足する場
合、即ち、スキューＴ_sa＋＜スキューＴ_sb＋の関係によ
り、ディレイＴ_da＞ディレイＴ_dbの関係が逆転されてし
まう場合、シミュレーションによる動作とＬＳＩテスタ
における動作とは相違してしまう。

【００１２】ディレイＴ_da−ディレイＴ_db＜（スキュー
Ｔ_sb＋）−（スキューＴ_sa＋）

【００１３】この回路のように、その動作がディレイに
より決定される回路においては、入力信号が同一タイミ
ングで入力されると、ＬＳＩテスタの入力タイミングの
スキューにより誤動作する可能性がある。このため、シ
ミュレーションとＬＳＩテスタの最終テストとでは出力
結果が異なり、ＬＳＩテスタにおいて不一致が検出さ
れ、その半導体集積回路は不良品と見なされてしまう場
合がある。従って、実際には不良品ではない半導体集積
回路が出荷できないばかりでなく、従来は不一致となる
原因の解析をＬＳＩテスタを使用して行っていたため、
多大な工数および費用を必要とするという問題点があっ
た。

【００１４】このＬＳＩテスタの入力タイミングのスキ
ューによる問題点に類似するものとして、半導体集積回
路を使用する際のピン間スキューの問題がある。ピン間
スキューとは、半導体集積回路を使用する際に、その入
力ピンに入力される信号の入力タイミングと、シミュレ
ーションの時の入力タイミングとの間の誤差のことであ
る。このピン間スキューが存在することにより、ＬＳＩ
テスタの入力タイミングのスキューの場合と同様に、シ
ミュレーションでは何ら問題がなくても、実際に半導体
集積回路を使用する際にタイミングエラーが発生してし
まうという問題点がある。

【００１５】このピン間スキューの問題点に対処するも
のとして、例えば特開平４−３１３１６２号公報に開示
された論理シミュレーション装置がある。この論理シミ
ュレーション装置は、ピン間スキューにより半導体集積
回路を使用する際に発生するタイミングエラーを、予め
シミュレーションにより検証することができるものであ
り、スキューチェック前処理装置と、タイミング検証装
置とから構成されている。

【００１６】この論理シミュレーション装置によれば、
スキューチェック前処理装置において、タイミングチェ
ック値にピン間スキューの値を加えるか否かを判断し、
これを新たなタイミングチェック値としてピン間スキュ
ーチェック済み論理回路情報を出力することにより、タ
イミング検証装置において、論理シミュレーションを実
行するためのテストパターンと、ピン間スキューチェッ
ク済み論理回路情報とに基づいて、ピン間スキューにか
かわるタイミングチェックを高速に行うことができると
している。

【００１７】しかしながら、この論理シミュレーション
装置の目的は、ピン間スキューにより半導体集積回路を
使用する際に発生するタイミングエラーを、高速に検出
してタイミングエラーリポートを出力することにある。
従って、タイミングエラーが検出された際に、論理回路
によるエラーなのか、それともテストパターンによるエ
ラーなのかは判断することができない。即ち、検出され
たタイミングエラーによって、何をどの様にすべきか
は、設計者自身が個々に判断しなければならないと言う
問題点があった。

【００１８】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、ＬＳＩテ
スタの入力タイミングのスキューにかかわる半導体集積
回路の出力信号とＬＳＩテストパターンの出力期待値と
の不一致を予め除去することができるＬＳＩテストパタ
ーン設計方法を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、論理回路のシミュレーションに使用さ
れ、少なくとも２つの入力信号が同時変化する第１のパ
ターンを持つ第１のテストパターンにおいて、前記第１
のテストパターンの第１のパターンを、前記少なくとも
２つの入力信号の中の一方の入力信号の変化点に対して
他方の入力信号の変化点を遅延した第２のパターンに変
換した第２のテストパターン、および前記第１のテスト
パターンの第１のパターンを、前記他方の入力信号の変
化点に対して前記一方の入力信号の変化点を遅延した第
３のパターンに変換した第３のテストパターンを作成
し、これら第１、第２および第３のテストパターンを使
用して前記論理回路のシミュレーションを行い、前記第
１のテストパターンの第１のパターンとこれに対応する
前記第２のテストパターンの第２のパターンおよび前記
第３のテストパターンの第３のパターンとに、それぞれ
対応する第１、第２および第３の出力信号を得、前記第
２および第３の出力信号が異なる場合、前記第１のテス
トパターンの前記第１のパターンを、前記第１の出力信
号と一致する出力信号が得られる前記第２のテストパタ
ーンの第２のパターンまたは前記第３のテストパターン
の第３のパターンに置換してＬＳＩテストパターンを得
ることを特徴とするＬＳＩテストパターン設計方法を提
供するものである。

【００２０】ここで、前記第２のテストパターンの第２
のパターンと、前記第３のテストパターンの第３のパタ
ーンとは、２つのステップに跨がるパターンであるのが
好ましい。

【００２１】

【発明の作用】本発明のＬＳＩテストパターン設計方法
は、入力信号が同時に変化しているテストパターンにお
いて、一方の入力信号の変化点または他方の入力信号の
変化点を移動して、例えば同一ステップ内で変化点を前
後に移動する、あるいは２つ以上のステップに跨がって
変化点を前後に移動するなどして、入力信号が同時に変
化しない２つのテストパターンを作成し、これらのテス
トパターンを使用して論理回路のシミュレーションを行
うことにより、予めＬＳＩテスタの入力タイミングのス
キューにかかわる半導体集積回路の動作を検証するもの
である。従って、本発明のＬＳＩテストパターン設計方
法によれば、ＬＳＩテスタの入力タイミングのスキュー
にかかわる半導体集積回路の出力信号とＬＳＩテストパ
ターンの出力期待値との不一致を未然に防止することが
できるため、良品の半導体集積回路が不良品と見なされ
ることがなくなるとともに、テストパターンの不具合を
解析するための多大な工数および手間を削減することが
できる。

【００２２】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明のＬＳＩテストパターン設計方法を詳細に
説明する。

【００２３】図１（ａ），（ｂ）および（ｃ）は、とも
に本発明のＬＳＩテストパターン設計方法を説明する一
実施例のタイミングチャートである。これらのタイミン
グチャートは、論理回路のシミュレーションに使用され
るテストパターンの入力信号Ａ，Ｂのステップ(1) およ
びステップ(2) を波形で示したものである。

【００２４】まず、図１（ａ）のテストパターンは、既
に述べたように、２つの入力信号が同一ステップにおい
て同時変化するパターンを有しているため、ＬＳＩテス
タによる最終テストの際に問題となる可能性のあるもの
である。このタイミングチャートに示すように、ステッ
プ(1) において入力信号Ａ，Ｂはともにローレベルであ
り、ステップ(2) において入力信号Ａ，Ｂはともにハイ
レベルに同時変化する。

【００２５】本発明のＬＳＩテストパターン設計方法に
おいては、まず、図１（ａ）に示すテストパターンから
図１（ｂ）および図１（ｃ）に示すテストパターンを作
成する。

【００２６】図１（ｂ）のテストパターンは、入力信号
Ａの変化点よりも入力信号Ｂの変化点を遅延させるため
に、図１（ａ）のテストパターンのステップ(2) のパタ
ーンを、図１（ｂ）のテストパターンのステップ(1) ’
およびステップ(2) のパターンに置換したものである。
このタイミングチャートに示すように、ステップ(1)に
おいて入力信号Ａ，Ｂはともにローレベルであり、その
後、ステップ(1) ’において入力信号Ａがハイレベルに
変化し、続いて、ステップ(2) において入力信号Ｂがハ
イレベルに変化する。

【００２７】なお、ステップ(1) ’における入力信号Ａ
のレベルは、入力信号Ａのステップ(2) におけるレベル
と同一レベルとし、同様に、ステップ(1) ’における入
力信号Ｂのレベルは、入力信号Ｂのステップ(1) におけ
るレベルと同一レベルとする。

【００２８】また、図１（ｃ）のテストパターンは、入
力信号Ｂの変化点よりも入力信号Ａの変化点を遅延させ
るために、図１（ａ）のテストパターンのステップ(2)
のパターンを、図１（ｃ）のテストパターンのステップ
(1) ”およびステップ(2) のパターンに置換したもので
ある。このタイミングチャートに示すように、ステップ
(1) において入力信号Ａ，Ｂはともにローレベルであ
り、その後、ステップ(1) ”において入力信号Ｂがハイ
レベルに変化し、続いて、ステップ(2) において入力信
号Ａがハイレベルに変化する。

【００２９】なお、ステップ(1) ”における入力信号Ａ
のレベルは、入力信号Ａのステップ(1) におけるレベル
と同一レベルとし、同様に、ステップ(1) ”における入
力信号Ｂのレベルは、入力信号Ｂのステップ(2) におけ
るレベルと同一レベルとする。

【００３０】次に、これらのテストパターンを使用して
シミュレーションを行い、これらのテストパターンのス
テップ(2) のストローブ位置（出力照合点）における論
理回路からの出力信号を得る。なお、図１（ｂ）および
図１（ｃ）のテストパターンを使用してシミュレーショ
ンを行うことにより、入力信号Ａ，Ｂ間に疑似的に１ス
テップ分のスキューを与えることができるため、ＬＳＩ
テスタにおいて１ステップ分のスキューが存在する場合
の半導体集積回路の動作を、シミュレーションで検証す
ることが可能となる。

【００３１】ここで、それぞれのテストパターンによる
シミュレーションの結果、図１（ｂ）のテストパターン
のステップ(2) における論理回路からの出力信号と、図
１（ｃ）のテストパターンのステップ(2) における論理
回路からの出力信号とがストローブ位置において一致す
る場合、図１（ａ）のテストパターンは、ＬＳＩテスタ
の入力タイミングのスキューによる出力期待値の不一致
は起こり得ないと判断することができる。即ち、図１
（ａ）のテストパターンのステップ(2) のパターンは、
ＬＳＩテストパターンとしてそのまま使用することがで
きる。

【００３２】逆に、一致しない場合、図１（ａ）のテス
トパターンは、ＬＳＩテスタの入力タイミングのスキュ
ーによる出力期待値の不一致が発生する可能性があると
判断することができる。この場合、図１（ａ）のテスト
パターンのステップ(2) のパターンを、図１（ａ）のテ
ストパターンのステップ(2) における論理回路からの出
力信号と同じ出力信号を出力することができる図１
（ｂ）のテストパターンのステップ(1) ’およびステッ
プ(2) のパターン、または図１（ｃ）のテストパターン
のステップ(1) ”およびステップ(2) のパターンに置換
してＬＳＩテストパターンを得る。

【００３３】このように、本発明のＬＳＩテストパター
ンの設計方法によれば、ＬＳＩテスタの入力タイミング
のスキューにかかわる半導体集積回路の動作を、論理回
路のシミュレーションにより予め検証することができ
る。従って、従来であればＬＳＩテスタ上で発生してい
た出力期待値の不一致をシミュレーションにより予め発
見して、ＬＳＩテストパターンの不具合を解消すること
ができるため、ＬＳＩテストパターンの不具合により発
生していた出力期待値の不一致を解析する多大な工数や
手間を未然に削減することができる。

【００３４】また、本発明のＬＳＩテストパターン設計
方法において、図１（ａ）のテストパターンから図１
（ｂ）および図１（ｃ）のテストパターンを作成した
り、入力信号が同時変化しているステップのパターンを
適宜置換したりすることは、例えばソフトウェア（プロ
グラム）により自動的に行わせることも容易に可能であ
る。このため、本発明のＬＳＩテストパターン設計方法
によれば、経験の浅い設計者であっても不具合のないＬ
ＳＩテストパターンを作成することができる。

【００３５】なお、入力信号Ａ，Ｂが同時変化するパタ
ーンを有するテストパターンを例に挙げて説明したが、
３つ以上の入力信号が同時変化するパターンを有するテ
ストパターンにおいても全く同様に考えることができ
る。例えば入力信号Ａ，Ｂ，Ｃが同時変化するパターン
を有するテストパターンの場合、入力信号Ａの変化点に
対して入力信号Ｂの変化点を前後に移動したテストパタ
ーンを作成し、さらに入力信号Ａの変化点に対して入力
信号Ｃの変化点を前後に移動したテストパターンを作成
すれば良い。

【００３６】即ち、ｎ本の入力信号が同時変化するテス
トパターンにおいては、２^n-1 個のテストパターンを作
成する必要がある。しかしながら、例えばデータバスや
クロック信号など、同時変化させても問題が発生しない
ものは１つのグループにまとめることができるため、こ
のような入力信号を１つのグループにまとめて、作成す
るテストパターンの個数を適宜削減するのが好ましい。

【００３７】また、入力信号Ａ，Ｂの変化点を移動する
ために、図１（ａ）のテストパターンのステップ(2) の
パターンを、図１（ｂ）のテストパターンのステップ
(1) ’およびステップ(2) のパターンに置換、または図
１（ｃ）のテストパターンのステップ(1) ”およびステ
ップ(2) のパターンに置換する例を挙げて本発明のＬＳ
Ｉテストパターン設計方法を説明したが、本発明はこれ
に限定されるものではなく、例えば同一ステップ内にお
いて、入力信号の変化点をＬＳＩテスタのスキュー以上
移動させても良いし、例えば２ステップ以上のパターン
に置換することにより、入力信号の変化点を移動させて
も良いなど、応用可能なことは言うまでもないことであ
る。

【００３８】次に、本発明のＬＳＩテストパターンの設
計方法を、具体例を挙げてさらに具体的に説明する。

【００３９】図２（ａ），（ｂ）および（ｃ）は、とも
に本発明のＬＳＩテストパターン設計方法を適用する一
実施例のタイミングチャートである。これらのタイミン
グチャートは、論理回路のシミュレーションに用いられ
るテストパターンの入力信号ＩＮ１，ＩＮ２，ＩＮ３の
ステップ(1) 〜ステップ(7) と、論理回路からの出力信
号ＯＵＴとを波形で示したものである。

【００４０】まず、図２（ａ）のテストパターンは、従
来より一般的に作成されているものである。タイミング
チャートに示すように、ステップ(1) における入力信号
ＩＮ１，ＩＮ２，ＩＮ３はともにローレベルである。そ
して、入力信号ＩＮ１はステップ(2) においてハイレベ
ルに変化し、ステップ(4) においてローレベルに変化
し、さらにステップ(7) においてハイレベルに変化す
る。また、入力信号ＩＮ２はステップ(4) においてハイ
レベルに変化し、ステップ(6) においてローレベルに変
化する。また、入力信号ＩＮ３はステップ(3) において
ハイレベルに変化し、ステップ(6) においてローレベル
に変化する。

【００４１】即ち、図２（ａ）のテストパターンは、ス
テップ(4) の入力タイミングＸにおいて入力信号ＩＮ
１，ＩＮ２が同時変化し、ステップ(6) の入力タイミン
グＹにおいて入力信号ＩＮ２，ＩＮ３が同時変化する。
また、それぞれのステップ(1)〜ステップ(7) におい
て、論理回路から出力される全ての出力信号ＯＵＴの値
は代表的に、それぞれＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇで示
される。即ち、このテストパターンによりＬＳＩテスタ
で最終テストを行った場合、半導体集積回路と出力期待
値との不一致が発生する可能性があるのは、ステップ
(4) およびステップ(6) であり、これらの出力信号Ｄ，
Ｆには図中○印が付されている。

【００４２】次に、図２（ａ）に示すテストパターンか
ら図２（ｂ）および図２（ｃ）に示すテストパターンを
作成する。

【００４３】まず、図２（ｂ）のテストパターンに示す
ように、図２（ａ）のテストパターンのステップ(4) に
おいて、入力信号ＩＮ１の変化点よりも入力信号ＩＮ２
の変化点を遅延させるために、図２（ａ）のテストパタ
ーンのステップ(4) のパターンを、図２（ｂ）のテスト
パターンのステップ(3) ’およびステップ(4) のパター
ンに置換し、同様に、図２（ａ）のテストパターンのス
テップ(6) において、入力信号ＩＮ２の変化点よりも入
力信号ＩＮ３の変化点を遅延させるために、図２（ａ）
のテストパターンのステップ(6) を、図２（ｂ）のテス
トパターンのステップ(5) ’およびステップ(6) のパタ
ーンに置換する。なお、ステップ(3) ’およびステップ
(5) ’における出力信号ＯＵＴの値は、出力期待値との
照合は行わないものとし、ステップ(4) およびステップ
(6) における出力信号ＯＵＴの値はそれぞれＤ’および
Ｆ’とする。

【００４４】即ち、ステップ(3) ’における入力信号Ｉ
Ｎ１のレベルは、入力信号ＩＮ１のステップ(4) におけ
るレベルと同じローレベルとし、同様に、ステップ(3)
’における入力信号ＩＮ２のレベルは、入力信号Ｂの
ステップ(3) におけるレベルと同じローレベルとする。
また、ステップ(5) ’における入力信号ＩＮ２のレベル
は、入力信号ＩＮ２のステップ(6) におけるレベルと同
じローレベルとし、同様に、ステップ(5) ’における入
力信号ＩＮ３のレベルは、入力信号Ｂのステップ(5) に
おけるレベルと同じハイレベルとする。

【００４５】このタイミングチャートに示すように、ス
テップ(1) における入力信号ＩＮ１，ＩＮ２，ＩＮ３は
ともにローレベルである。そして、入力信号ＩＮ１はス
テップ(2) においてハイレベルに変化し、ステップ(3)
’においてローレベルに変化し、さらにステップ(7)
においてハイレベルに変化する。また、入力信号ＩＮ２
はステップ(4) においてハイレベルに変化し、ステップ
(5) ’においてローレベルに変化する。また、入力信号
ＩＮ３はステップ(3) においてハイレベルに変化し、ス
テップ(6) においてローレベルに変化する。

【００４６】また、図２（ｃ）のテストパターンに示す
ように、図２（ａ）のテストパターンのステップ(4) に
おいて、入力信号ＩＮ２の変化点よりも入力信号ＩＮ１
の変化点を遅延させるために、図２（ａ）のテストパタ
ーンのステップ(4) のパターンを、図２（ｃ）のテスト
パターンのステップ(3) ”およびステップ(4) のパター
ンに置換し、同様に、図２（ａ）のテストパターンのス
テップ(6) において、入力信号ＩＮ３の変化点よりも入
力信号ＩＮ２の変化点を遅延させるために、図２（ａ）
のテストパターンのステップ(6) のパターンを、図２
（ｃ）のテストパターンのステップ(5) ”およびステッ
プ(6) のパターンに置換する。なお、ステップ(3) ”お
よびステップ(5) ”における出力信号ＯＵＴの値は、出
力期待値との照合は行わないものとし、ステップ(4) お
よびステップ(6) における出力信号ＯＵＴの値はそれぞ
れＤ”およびＦ”とする。

【００４７】即ち、ステップ(3) ”における入力信号Ｉ
Ｎ２のレベルは、入力信号Ｂのステップ(4) におけるレ
ベルと同じハイレベルとし、同様に、ステップ(3) ”に
おける入力信号ＩＮ１のレベルは、入力信号ＩＮ１のス
テップ(3) におけるレベルと同じハイレベルとする。ま
た、ステップ(5) ”における入力信号ＩＮ３のレベル
は、入力信号Ｂのステップ(6) におけるレベルと同じロ
ーレベルとし、同様に、ステップ(5) ”における入力信
号ＩＮ２のレベルは、入力信号ＩＮ２のステップ(5) に
おけるレベルと同じハイレベルとする。

【００４８】このタイミングチャートに示すように、ス
テップ(1) における入力信号ＩＮ１，ＩＮ２，ＩＮ３は
ともにローレベルである。そして、入力信号ＩＮ１はス
テップ(2) においてハイレベルに変化し、ステップ(4)
においてローレベルに変化し、さらにステップ(7) にお
いてハイレベルに変化する。また、入力信号ＩＮ２はス
テップ(3) ”においてハイレベルに変化し、ステップ
(6) においてローレベルに変化する。また、入力信号Ｉ
Ｎ３はステップ(3) においてハイレベルに変化し、ステ
ップ(5) ”においてローレベルに変化する。

【００４９】次に、図２（ａ）、図２（ｂ）および図３
（ｃ）のテストパターンを使用してシミュレーションを
行い、これらのテストパターンのステップ(4) のストロ
ーブ位置における論理回路からの出力信号ＯＵＴの値
Ｄ，Ｄ’，Ｄ”、およびステップ(6) のストローブ位置
における論理回路からの出力信号ＯＵＴの値Ｆ，Ｆ’，
Ｆ”を得る。

【００５０】ここで、それぞれのテストパターンによる
シミュレーションの結果、出力信号ＯＵＴの値がＤ＝
Ｄ’＝Ｄ”であれば、図２（ａ）のテストパターンのス
テップ(4) のパターンは、ＬＳＩテストパターンとして
そのまま使用する。一方、出力信号ＯＵＴの値がＤ＝
Ｄ’≠Ｄ”であれば、図２（ａ）のテストパターンのス
テップ(4) のパターンを図２（ｂ）のテストパターンの
ステップ(3) ’およびステップ(4) のパターンに置換
し、逆に、出力信号ＯＵＴの値がＤ＝Ｄ”≠Ｄ’であれ
ば、図２（ａ）のテストパターンのステップ(4) のパタ
ーンを図２（ｃ）のテストパターンのステップ(3) ”お
よびステップ(4) のパターンに置換して、これをＬＳＩ
テストパターンとする。

【００５１】同様に、出力信号ＯＵＴの値がＦ＝Ｆ’＝
Ｆ”であれば、図２（ａ）のテストパターンのステップ
(6) のパターンは、ＬＳＩテストパターンとしてそのま
ま使用する。一方、出力信号ＯＵＴの値がＦ＝Ｆ’≠
Ｆ”であれば、図２（ａ）のテストパターンのステップ
(6) のパターンを図２（ｂ）のテストパターンのステッ
プ(5) ’およびステップ(6) のパターンに置換し、逆
に、出力信号ＯＵＴの値がＦ＝Ｆ”≠Ｆ’であれば、図
２（ａ）のテストパターンのステップ(6) のパターンを
図２（ｃ）のテストパターンのステップ(5) ”およびス
テップ(6) のパターンに置換して、これをＬＳＩテスト
パターンとする。

【００５２】

【発明の効果】以上詳細に説明した様に、本発明のＬＳ
Ｉテストパターン設計方法は、ＬＳＩテスタの入力タイ
ミングのスキューにかかわる半導体集積回路の動作を、
予め論理回路のシミュレーションで行うことにより、Ｌ
ＳＩテスタの入力タイミングのスキューによる出力期待
値の不一致を除去することができるＬＳＩテストパター
ンを設計するものである。従って、本発明のＬＳＩテス
トパターン設計方法によれば、ＬＳＩテストパターンの
不具合による出力期待値の不一致が発生することがない
ため、良品の半導体集積回路が不良品と見なされてしま
うと言うことがなくなるし、ＬＳＩテストパターンの不
具合を解析する多大な工数や手間を削減することができ
る。

【図面の簡単な説明】

【図１】（ａ），（ｂ）および（ｃ）は、ともに本発明
のＬＳＩテストパターン設計方法を説明する一実施例の
タイミングチャートである。

【図２】（ａ），（ｂ）および（ｃ）は、ともに本発明
のＬＳＩテストパターン設計方法を適用する一実施例の
タイミングチャートである。

【図３】ＬＳＩテスタの入力タイミングのスキューを説
明する一例のタイミングチャートである。

【図４】ＬＳＩテスタの入力タイミングのスキューによ
る問題点が発生する可能性のある回路の一例の構成回路
図である。

【図５】（ａ）および（ｂ）は、ともに図４に示す回路
の一例のタイミングチャートである。

【符号の説明】

１０ フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】論理回路のシミュレーションに使用され、
   少なくとも２つの入力信号が同時変化する第１のパター
   ンを持つ第１のテストパターンにおいて、 前記第１のテストパターンの第１のパターンを、前記少
   なくとも２つの入力信号の中の一方の入力信号の変化点
   に対して他方の入力信号の変化点を遅延した第２のパタ
   ーンに変換した第２のテストパターン、および前記第１
   のテストパターンの第１のパターンを、前記他方の入力
   信号の変化点に対して前記一方の入力信号の変化点を遅
   延した第３のパターンに変換した第３のテストパターン
   を作成し、これら第１、第２および第３のテストパター
   ンを使用して前記論理回路のシミュレーションを行い、
   前記第１のテストパターンの第１のパターンとこれに対
   応する前記第２のテストパターンの第２のパターンおよ
   び前記第３のテストパターンの第３のパターンとに、そ
   れぞれ対応する第１、第２および第３の出力信号を得、
   前記第２および第３の出力信号が異なる場合、前記第１
   のテストパターンの前記第１のパターンを、前記第１の
   出力信号と一致する出力信号が得られる前記第２のテス
   トパターンの第２のパターンまたは前記第３のテストパ
   ターンの第３のパターンに置換してＬＳＩテストパター
   ンを得ることを特徴とするＬＳＩテストパターン設計方
   法。
2. 【請求項２】前記第２のテストパターンの第２のパター
   ンと、前記第３のテストパターンの第３のパターンと
   は、２つのステップに跨がるパターンである請求項１に
   記載のＬＳＩテストパターン設計方法。