JPH04260975A - 論理回路設計支援装置 - Google Patents
論理回路設計支援装置Info
- Publication number
- JPH04260975A JPH04260975A JP3002141A JP214191A JPH04260975A JP H04260975 A JPH04260975 A JP H04260975A JP 3002141 A JP3002141 A JP 3002141A JP 214191 A JP214191 A JP 214191A JP H04260975 A JPH04260975 A JP H04260975A
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- Japan
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- logic
- timing
- data
- circuit
- designer
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- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 claims description 20
- 238000007689 inspection Methods 0.000 abstract 2
- 239000000872 buffer Substances 0.000 description 6
- 238000013500 data storage Methods 0.000 description 6
- 238000012795 verification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002360 explosive Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は大規模集積回路、プリ
ント基板等の論理回路設計を行うための論理回路設計支
援装置に関する。
ント基板等の論理回路設計を行うための論理回路設計支
援装置に関する。
【０００２】
【従来の技術】図５は論理回路設計支援装置を用いた設
計フロ−を概略的に示したものである。図において、１
は回路図を入力・修正するための回路図エディタ部、２
はセルのブロック図やタイミングデ−タ等のデ−タベ−
スであるセル・ライブラリイ、３はセル・ライブラリイ
２中のセルブロック図、４は設計者が設計した回路図デ
−タを格納する回路図デ−タ格納部、５はこの回路図デ
−タの内部のセルの接続を示すネットリスト格納部、６
は論理タイミングの検証を行うための論理シュミレ−シ
ョン部、７はセル・ライブラリイ２中のセルタイミング
デ−タ、８はレイアウト設計部、９はレイアウト設計部
８より生成されたパタ−ンデ−タ格納部、１０は実配線
後のタイミング検証を行うための実配線タイミングシユ
ミレ−ション部である。
計フロ−を概略的に示したものである。図において、１
は回路図を入力・修正するための回路図エディタ部、２
はセルのブロック図やタイミングデ−タ等のデ−タベ−
スであるセル・ライブラリイ、３はセル・ライブラリイ
２中のセルブロック図、４は設計者が設計した回路図デ
−タを格納する回路図デ−タ格納部、５はこの回路図デ
−タの内部のセルの接続を示すネットリスト格納部、６
は論理タイミングの検証を行うための論理シュミレ−シ
ョン部、７はセル・ライブラリイ２中のセルタイミング
デ−タ、８はレイアウト設計部、９はレイアウト設計部
８より生成されたパタ−ンデ−タ格納部、１０は実配線
後のタイミング検証を行うための実配線タイミングシユ
ミレ−ション部である。
【０００３】この構成において、回路図エディタ部１で
設計者が所望する論理回路を入力および修正するが、こ
の時、使用する論理素子のブロック図やタイミングデ−
タ等が登録されているセル・ライブラリイ２から、その
セル・ブロック図を読み出して行う。出来あがった回路
図は回路図デ−タ格納部５に記録される。この回路図デ
−タから係合状態を示すネットリストが生成される。次
に、設計した論理回路が設計者の意図した通りに動作す
るか否かを検証するために論理シュミレ−ション部６で
、セル・ライブラリイ２に格納されているセル・タイミ
ングデ−タを用いて実行される。即ち、フリップ・フロ
ップのセットアップやホ−ルタイミングチェック、ある
出力までのディレイ等のタイミングチェックを行い、こ
のシュミレ−ション結果を設計者が評価し、エラ−があ
る場合には、回路エディタ部１に戻る。エラ−が無けれ
ばレイアウト設計に進み、生成したパタ−ンデ−タはパ
タ−ンデ−タ格納部９に格納され、上記論理回路を物理
的にＡＳＩＣやプリント基板に配置することになる。 この作業が済むと、レイアウト設計で生成された上記パ
タ−ンデ−タ９、上記ネットリスト５および上記セル・
タイミングデ−タ７等を用いて、実際に配置配線された
後の実配線タイミングシュミレ−ションを実行し、ＡＳ
ＩＣおよび基板の製作工程に進むことになる。
設計者が所望する論理回路を入力および修正するが、こ
の時、使用する論理素子のブロック図やタイミングデ−
タ等が登録されているセル・ライブラリイ２から、その
セル・ブロック図を読み出して行う。出来あがった回路
図は回路図デ−タ格納部５に記録される。この回路図デ
−タから係合状態を示すネットリストが生成される。次
に、設計した論理回路が設計者の意図した通りに動作す
るか否かを検証するために論理シュミレ−ション部６で
、セル・ライブラリイ２に格納されているセル・タイミ
ングデ−タを用いて実行される。即ち、フリップ・フロ
ップのセットアップやホ−ルタイミングチェック、ある
出力までのディレイ等のタイミングチェックを行い、こ
のシュミレ−ション結果を設計者が評価し、エラ−があ
る場合には、回路エディタ部１に戻る。エラ−が無けれ
ばレイアウト設計に進み、生成したパタ−ンデ−タはパ
タ−ンデ−タ格納部９に格納され、上記論理回路を物理
的にＡＳＩＣやプリント基板に配置することになる。 この作業が済むと、レイアウト設計で生成された上記パ
タ−ンデ−タ９、上記ネットリスト５および上記セル・
タイミングデ−タ７等を用いて、実際に配置配線された
後の実配線タイミングシュミレ−ションを実行し、ＡＳ
ＩＣおよび基板の製作工程に進むことになる。
【０００４】上記論理シュミレ−ション部６で行うタイ
ミングチェックは、セル・タイミングデ−タの中にある
最大、最小、標準の３種類の遅延デ−タのある１つを固
定して行う。即ち、タイミングチェックは、設計者が作
った回路に使用されるセル全てについて、一律に固定し
た遅延デ−タのタイプ（最大、最小、標準のいずれか一
つ）を用いて行なわれることになる。これは、全ての使
用セルについて上記３タイプの遅延デ−タを変えて行う
ことは、その組合わせ数の爆発的増大を招き、実際的に
は不可能であるからである。
ミングチェックは、セル・タイミングデ−タの中にある
最大、最小、標準の３種類の遅延デ−タのある１つを固
定して行う。即ち、タイミングチェックは、設計者が作
った回路に使用されるセル全てについて、一律に固定し
た遅延デ−タのタイプ（最大、最小、標準のいずれか一
つ）を用いて行なわれることになる。これは、全ての使
用セルについて上記３タイプの遅延デ−タを変えて行う
ことは、その組合わせ数の爆発的増大を招き、実際的に
は不可能であるからである。
【０００５】
【発明が解決しようとする課題】このように、従来の論
理シュミレ−ションは、ある固定した遅延デ−タタイプ
（最大、最小、標準のいずれか一つ）を用いて行うので
、同一セルでも遅延時間の差によっておこるクロックス
キュ−等のクリティカルなタイミング検証を論理シュミ
レーション段階で行うことが難しいという問題があった
。この発明は上記問題を解消するためになされたもので
、設計者が所望するタイミング検証を可能にする論理回
路設計支援装置を提供することを目的とする。
理シュミレ−ションは、ある固定した遅延デ−タタイプ
（最大、最小、標準のいずれか一つ）を用いて行うので
、同一セルでも遅延時間の差によっておこるクロックス
キュ−等のクリティカルなタイミング検証を論理シュミ
レーション段階で行うことが難しいという問題があった
。この発明は上記問題を解消するためになされたもので
、設計者が所望するタイミング検証を可能にする論理回
路設計支援装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記目的を達
成するため、設計者が指定する上記論理回上の特定の信
号パスに外部タイミングデ−タを与えるためのインタ−
フェ−ス部を有し、該イタ−フェ−ス部が外部タイミン
グデ−タに基づいて、論理シュミレ−ションデ−タベ−
ス部を再構築し、再構築したタイミングデ−タをセル・
ライブラリイ内の固定タイミングデ−タに代えて上記信
号パスに与える構成としたものである。
成するため、設計者が指定する上記論理回上の特定の信
号パスに外部タイミングデ−タを与えるためのインタ−
フェ−ス部を有し、該イタ−フェ−ス部が外部タイミン
グデ−タに基づいて、論理シュミレ−ションデ−タベ−
ス部を再構築し、再構築したタイミングデ−タをセル・
ライブラリイ内の固定タイミングデ−タに代えて上記信
号パスに与える構成としたものである。
【０００７】
【作用】この発明では、設計者が与える任意の外部タイ
ミングデ−タにより論理シュミレ−ション用デ−タベ−
ス部が再構築され、このデータベースにより、論理シュ
ミレ−ションを行なうので、論理シュミレ−ション段階
で、クロックスキュ−等のクリティカルなタイミング検
証を行なうことができる。
ミングデ−タにより論理シュミレ−ション用デ−タベ−
ス部が再構築され、このデータベースにより、論理シュ
ミレ−ションを行なうので、論理シュミレ−ション段階
で、クロックスキュ−等のクリティカルなタイミング検
証を行なうことができる。
【０００８】
【実施例】第１図はこの発明の実施例の設計フローを示
したものである。同図において、１１は論理シュミレ−
ション用ユ−ザ−インタ−フエ−ス部であって、遅延タ
イミングデ−タを任意に指定することができ、その指定
した遅延タイミングデ−タに基づき論理シュミレ−ショ
ン用デ−タベ−ス部１２を再構築するソフトウエアを有
しており、再構築した論理シュミレ−ションデ−タベ−
ス部１２により論理シュミレ−ションを行うことができ
る構成となっている。
したものである。同図において、１１は論理シュミレ−
ション用ユ−ザ−インタ−フエ−ス部であって、遅延タ
イミングデ−タを任意に指定することができ、その指定
した遅延タイミングデ−タに基づき論理シュミレ−ショ
ン用デ−タベ−ス部１２を再構築するソフトウエアを有
しており、再構築した論理シュミレ−ションデ−タベ−
ス部１２により論理シュミレ−ションを行うことができ
る構成となっている。
【０００９】図２は論理回路の１例を示してものである
。同図において、１００および１０１は検証されるフリ
ップフロップＦＦ、１０２はＦＦ１００のデ−タ入力Ａ
、１０３はＦＦ１００のデ−タ出力（ＦＦ１０１のデ−
タ入力となる）Ｂ、１０４はＦＦ１０１の出力Ｃである
。１０５はクロック入力、１０６と１０７はクロック入
力１０５を各部へ伝達するためのバッファ、１０８はバ
ッファ１０６を通過したクロックでＦＦ１００のクロッ
ク入力となる。１０９はバッファ１０７を通過したクロ
ックでＦＦ１０１のクロック入力となる。本実施例では
、このクロックを設計者が任意に設定する。
。同図において、１００および１０１は検証されるフリ
ップフロップＦＦ、１０２はＦＦ１００のデ−タ入力Ａ
、１０３はＦＦ１００のデ−タ出力（ＦＦ１０１のデ−
タ入力となる）Ｂ、１０４はＦＦ１０１の出力Ｃである
。１０５はクロック入力、１０６と１０７はクロック入
力１０５を各部へ伝達するためのバッファ、１０８はバ
ッファ１０６を通過したクロックでＦＦ１００のクロッ
ク入力となる。１０９はバッファ１０７を通過したクロ
ックでＦＦ１０１のクロック入力となる。本実施例では
、このクロックを設計者が任意に設定する。
【００１０】このような論理回路においては、バッファ
１０６、１０７を通ったクロック信号１０８（Ｃ１）、
１０９（Ｃ２）は図２に示すような所望の動作を行なわ
ず、図３に示すようにクロックスキューを発生する場合
がある。これは、実際、バッファ１０６の遅延タイミン
グが最小の場合に発生する。従来の論理シュミレ−ショ
ンでは、遅延タイミングデータのタイプを一律にしか設
定できず、クロックスキューが大きい場合のタイミング
検証は無理であるので、このようなクロックスキューに
よって誤動作する可能性のある回路を検知することは難
しい。
１０６、１０７を通ったクロック信号１０８（Ｃ１）、
１０９（Ｃ２）は図２に示すような所望の動作を行なわ
ず、図３に示すようにクロックスキューを発生する場合
がある。これは、実際、バッファ１０６の遅延タイミン
グが最小の場合に発生する。従来の論理シュミレ−ショ
ンでは、遅延タイミングデータのタイプを一律にしか設
定できず、クロックスキューが大きい場合のタイミング
検証は無理であるので、このようなクロックスキューに
よって誤動作する可能性のある回路を検知することは難
しい。
【００１１】しかし、本実施例によると、バッファ１０
６、１０７の遅延タイミングを設計者が任意に設定でき
るので、予め、クロックスキュー差が最大になるように
設定しておいて、論理シュミレ−ションを行なえば、確
実に動作する回路を設計できることになる。
６、１０７の遅延タイミングを設計者が任意に設定でき
るので、予め、クロックスキュー差が最大になるように
設定しておいて、論理シュミレ−ションを行なえば、確
実に動作する回路を設計できることになる。
【００１２】上記実施例では、設計者が遅延タイミング
タイプを設定するが、これがわずらわしい作業となる場
合は、設計支援装置が自動的にクロックスキューのみの
チェックを行なうように構成することも比較的簡単に可
能である。
タイプを設定するが、これがわずらわしい作業となる場
合は、設計支援装置が自動的にクロックスキューのみの
チェックを行なうように構成することも比較的簡単に可
能である。
【００１３】
【発明の効果】この発明は以上説明した通り、論理シュ
ミレ−ション段階で、クリティカルなタイミング検証を
実行させることができるので、論理回路設計の設計時間
を短縮することができ、確実に動作する論理回路を速や
かに設計することができ、この効果は大規模な論理回路
設計において特に顕著となる。
ミレ−ション段階で、クリティカルなタイミング検証を
実行させることができるので、論理回路設計の設計時間
を短縮することができ、確実に動作する論理回路を速や
かに設計することができ、この効果は大規模な論理回路
設計において特に顕著となる。
【図１】この発明の論理回路設計支援装置の設計フロー
を示す図である。
を示す図である。
【図２】設計される論理回路の１例を示す図である。
【図３】上記論理回路に所望のタイミングを示す波形チ
ャートである。
ャートである。
【図４】上記論理回路の誤動作時のタイミングを示す波
形チャートである。
形チャートである。
【図５】従来の論理回路設計支援装置の設計フローを示
す図である。
す図である。
１ 回路図エディタ部
２ セル・ライブラリ
３ セル・ライブラリ２の中のセルブロ
ック図４ 回路図データ格納部５
ネットリスト格納部６ 論理
シュミレ−ション部１０ 実配線タイミング
シュミレ−ション部１１ 論理シュミレ−シ
ョン用ユ−ザ−インタ−フエ−ス部
ック図４ 回路図データ格納部５
ネットリスト格納部６ 論理
シュミレ−ション部１０ 実配線タイミング
シュミレ−ション部１１ 論理シュミレ−シ
ョン用ユ−ザ−インタ−フエ−ス部
Claims (1)
- 【請求項１】 セル・ライブラリイに格納された論理
素子のセル・ブロック図を読み出して論理回路を構築し
、上記セル・ライブラリイに格納した固定タイミングデ
−タを用いて上記論理回路のシュミレ−ションを実行す
るコンピュ−タを用いた論理回路設計支援装置において
、設計者が指定する上記論理回路上の特定の信号パスに
設計者が指定する任意の外部タイミングデ−タを与える
ためのインタ−フェ−ス部を有し、該インタ−フェ−ス
部は上記外部タイミングデ−タに基づき論理シュミレ−
ション用デ−タベ−ス部を再構築することが可能なソフ
トウエアを有していることを特徴とする論理回路支援装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002141A JPH04260975A (ja) | 1991-01-11 | 1991-01-11 | 論理回路設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002141A JPH04260975A (ja) | 1991-01-11 | 1991-01-11 | 論理回路設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260975A true JPH04260975A (ja) | 1992-09-16 |
Family
ID=11521067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002141A Pending JPH04260975A (ja) | 1991-01-11 | 1991-01-11 | 論理回路設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260975A (ja) |
-
1991
- 1991-01-11 JP JP3002141A patent/JPH04260975A/ja active Pending
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