JP2001142846A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】複数のマスター装置と複数のスレーブ装置とに
接続され、低速なＬＳＩチップの外部のスレーブ装置
（外部デバイス）へのアクセス効率を向上させたバス制
御装置を提供する。 【解決手段】比較器１１１、１１２は、モードレジスタ
部１０１に設定されたパラメータに従いアクセス禁止期
間を計時する。アクセス部１１３は、現在アクセス中の
外部デバイスと、次のアクセス要求のアクセス先の外部
デバイスとが異なる場合には、現在のアクセスが完了し
たときに次のアクセスを開始し、同じ場合には、前記計
時が完了したときに次のアクセスを開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のマスター装
置と複数のスレーブ装置とに接続され、各マスター装置
から発行されたアクセス要求に従ってスレーブ装置にア
クセスするバス制御装置に関し、特に、低速な複数のス
レーブ装置へのアクセス制御に関する。

【０００２】

【従来の技術】近年、圧縮されたビデオ／音声データ、
伸長後のビデオ／音声データ等の膨大なデータをリアル
タイムに処理するいわゆるメディアプロセッサが開発さ
れている。バス制御装置は、メディアプロセッサの一部
分として、あるいはメディアプロセッサとともに使用さ
れ、複数種類の膨大なデータの入出力に用いられる。

【０００３】特開平6-89258に記載されたバス制御装置
は、図２０に示すように、マスター装置Ａ、Ｂ、Ｃから
発行されるアクセス要求をそれぞれ格納するマスターキ
ューＡ、Ｂ、Ｃと、スレーブ装置Ｘ、Ｙ、Ｚに対応する
スレーブキューＸ、Ｙ、Ｚと、マスターキューＡ、Ｂ、
Ｃからの発行タイミングを制御するアクセス要求制御部
９０１と、バスクロススイッチをもつバス獲得調停部９
０２とからなる。また、スレーブキューＸ、Ｙ、Ｚに対
応してスレーブ装置にアクセスするアクセス制御部（図
外）が設けられている。

【０００４】この構成では、マスター装置からライト要
求が発行される場合には、スレーブ装置へのアクセス終
了を待たずにマスター装置からの次のライト要求をマス
ターキュー及びスレーブキューに受け取ることで、マス
ター装置の待ち時間を低減している。また、マスター装
置からリード要求が発行された場合には、バス調停獲得
部９０２は、リードデータをマスター装置に返す必要が
あるため、当該リード要求によるリードデータが返るま
で、クロスバススイッチにおいて当該マスター装置に対
応するマスターキューと発行先のスレーブキューとの間
を接続した状態を維持する（マスターバスからマスター
キュー、スレーブキュー、スレーブバスの経路を専有す
る）。このとき、対応するアクセス制御部は、実際のリ
ードアクセスが完了していなくても、ダミーのリードデ
ータをマスター装置に返す。これにより、クロスバスス
イッチが一旦開放され、当該マスターキューから当該ス
レーブキューへのアクセス要求の調停及び転送が可能に
なる。

【０００５】マスター装置は、リード要求に対する応答
がダミーのリードデータであれば、再度リード要求を発
行し、スレーブ装置から読み出されたリードデータが応
答されるまで、これを繰り返す。このようにダミーのリ
ードデータを導入して上記バス経路を開放することによ
り、バスの専有期間を減少させ、その分他のマスター装
置からのアクセス要求を調停及び転送する機会を増加さ
せている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来技術によれば、バス制御装置を備えるＬＳＩチップ
内部のオンチップのスレーブ装置（内部デバイス）への
アクセスと、チップ外のオフチップのスレーブ装置（外
部デバイス）へのアクセスとを比べると、内部クロック
が外部クロックよりも数倍〜数十倍高速であることから
格段のアクセス速度の差があり、外部デバイスへのアク
セス効率が問題となっている。

【０００７】例えば第１に、外部デバイスへのアクセス
要求がマスターキュー又はスレーブキューに滞留するこ
とにより、滞留している次段に積まれた内部デバイスへ
のアクセス要求も滞留することになり、内部デバイスが
空いているに拘わらず、内部デバイスへのアクセス開始
が遅くなるという問題がある。第２に、通常の外部デバ
イスにはアクセス完了から次のアクセス開始までに一定
のアクセス禁止期間（プリチャージ期間など）を確保す
ることが必要とされており、連続して外部デバイスにア
クセスする場合に、アクセス禁止期間を設けていた。ア
クセス禁止期間は、チップ外部の動作クロックでは仮に
１クロックであったとしてもチップ内部の動作クロック
では数クロックから数１０クロック以上に相当する。こ
のアクセス禁止期間の確保は、ＬＳＩ内部の処理を遅延
させ、また、外部デバイスへ連続アクセスする場合のア
クセス効率を悪くするという問題がある。

【０００８】第３に、マスター装置からリード要求が発
行された場合には、マスター装置からリード要求が繰り
返し発行されるため、その分、他のマスター装置からの
アクセス要求が調停を受ける機会、さらにはスレーブキ
ューに転送される機会を減少させているという問題があ
る。上記課題に鑑み本発明は、複数のマスター装置と複
数のスレーブ装置とに接続され、低速なスレーブ装置つ
まりＬＳＩチップの外部のデバイスへのアクセス効率を
向上させたバス制御装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明のバス制御装置は、マスター装置から発行さ
れるアクセス要求に従って、外部バスに接続された複数
の外部デバイスへのアクセスを制御するバス制御装置で
あって、前記外部デバイスへのアクセス要求を順次保持
するバッファ手段と、前記外部デバイス毎に、アクセス
完了後に確保すべきアクセス禁止期間を示すパラメータ
を保持するパラメータ保持手段と、デバイスへのアクセ
スが完了した時点から、パラメータ保持手段に保持され
たパラメータが示す当該デバイスのアクセス禁止期間を
計時する計時手段と、現在アクセス中の外部デバイス
と、バッファ手段に保持された次のアクセス要求のアク
セス先の外部デバイスとが異なる場合には、現在アクセ
ス中の外部デバイスへのアクセスが完了したときに次の
アクセス要求によるアクセスを開始し、同じ場合には、
計時手段による計時が完了したときに次のアクセス要求
によるアクセスを開始する制御手段とを備える。

【００１０】このバス制御装置は、さらに、バッファに
保持されたアクセス要求毎に、アクセス先デバイスを判
別する判別手段と、判別結果に基づいて、現在アクセス
中のデバイスとは異なるデバイスをアクセス先とするア
クセス要求がバッファに保持されている場合には、当該
アクセス要求を次のアクセス要求とする旨を前記制御手
段に通知する順序設定手段とを備える構成としてもよ
い。

【００１１】また、本発明のバス制御装置は、マスター
装置から発行されるアクセス要求に従って、外部バスに
接続された複数の外部デバイスへのアクセスを制御する
バス制御装置であり、マスター装置が接続されるマスタ
ーバス毎に設けられたマスターキューであって、マスタ
ー装置から発行されるアクセス要求をキューイングする
複数のマスターキューからなるマスターキュー部と、ス
レーブ装置が接続されるスレーブバス毎に設けられたス
レーブキューであって、スレーブバスに接続されたスレ
ーブ装置へのアクセス要求をキューイングする複数のス
レーブキューからなるスレーブキュー部と、複数のマス
ターキューと複数のスレーブキューとを任意に接続する
スイッチ手段と、各マスターキューの先頭のアクセス要
求を調停して、アクセス先のスレーブ装置に応じたスレ
ーブキューに転送するようスイッチ手段を制御する調停
手段と、 何れかのスレーブバスに接続され、当該スレ
ーブバス用に設けられたスレーブキューにキューイング
されたアクセス要求を順に保持するバッファ手段と、バ
ッファ手段に保持されたアクセス要求に従って外部デバ
イスにアクセスする制御手段とを備え、前記制御手段
は、アクセス要求によりリードアクセスを開始した場
合、開始直後にダミーの第１応答信号を、外部デバイス
のリードデータが確定した時点で第２応答信号を前記調
停手段に出力し、前記調停手段は、第１応答信号が出力
された時、当該アクセス要求を保持していたマスターキ
ューとスレーブキューとの間の接続を開放し、第２応答
信号が出力された時、開放した接続を再度接続するよう
に構成される。

【００１２】また、本発明のバス制御装置は、マスター
装置から発行されるアクセス要求に従って、外部バスに
接続された複数の外部デバイスへのアクセスを制御する
バス制御装置であり、前記複数の外部デバイスのうち第
１外部デバイスと第２外部デバイスとは、外部バスを分
割した部分バスを使用することにより互いに外部バス上
で競合することなくアクセスされるインターフェースを
有し、前記バス制御装置は、マスター装置から発行され
た前記外部デバイスへのアクセス要求を順に保持するバ
ッファ手段と、バッファに保持されたアクセス要求毎
に、アクセス先デバイスを判別する判別手段と、判別手
段の判別結果に基づいて、第１外部デバイスに対するア
クセス要求と、第２外部デバイスに対するアクセス要求
とがバッファ手段に保持されているか否を判定すると判
定手段と、判定手段により保持されていると判定された
場合、判定された２つのアクセス要求に従って、第１外
部デバイスと第２外部デバイスとに並列にアクセスを行
う制御手段とを備える。

【００１３】

【発明の実施の形態】＜第１実施形態＞ ＜バス制御装置の全体構成＞図１は、本発明の第１実施
形態におけるバス制御装置の構成を示すブロック図であ
る。同図のように、本バス制御装置は、ＬＳＩ内部に実
装されるクロスバス制御部５００と外部バス制御部３０
とを備え、外部バスを介してＬＳＩ外部の外部デバイス
（スレーブ装置）１０３、２０３、３０３に、外部デバ
イス個別の禁止期間（プリチャージ期間）を確保しなが
らアクセスする。

【００１４】クロスバス制御部５００は、マスター装置
Ａ、Ｂ、Ｃにマスターバス５０１Ａ、Ｂ、Ｃを各々介し
て接続され、また外部バス制御部３０、内部デバイス
（スレーブ装置）５０７、５０８にスレーブバス５０１
Ｘ、Ｙ、Ｚを各々介して接続され、マスター装置Ａ、
Ｂ、Ｃから発行されるアクセス要求（リード要求又はラ
イト要求）の外部バス制御部３０への転送、及び内部デ
バイス５０７、５０８へアクセスの実行を制御する。

【００１５】ここで、マスターバスＡ、Ｂ、Ｃ、スレー
ブバス５０１Ｘ、Ｙ、Ｚは、並列に動作可能な独立した
バスである。マスター装置Ａ、Ｂ、Ｃは、外部デバイス
（スレーブ装置）１０３、２０３、３０３、内部デバイ
ス５０７、５０８に対するアクセス要求をクロスバス制
御部５００にそれぞれ発行する。このバス制御装置が実
装されるＬＳＩチップは、例えばＳＴＢ（セットトップ
ボックス）等に実装されるいわゆるメディアプロセッサ
の一部分を構成し、あるいはメディアコアプロセッサと
共に使用され、圧縮されたビデオ／音声データ、伸長後
のビデオ／音声データ等の大量のデータを入出力する。
マスター装置Ａ〜Ｃは、例えば圧縮されたビデオ／音声
データ（ＭＰＥＧストリーム）の入力装置、圧縮ビデオ
データの伸長装置、圧縮音声データの伸長装置等であ
る。複数の外部デバイスは、圧縮されたビデオ／音声デ
ータを一時的に保持するバッファメモリ（ＳＤＲＡＭな
ど）、伸長後のビデオデータ出力装置、音声データ出力
装置などである。内部デバイスは、上記各伸長装置が用
いるバッファメモリなどである。

【００１６】外部バス制御部３０は、スレーブキューＸ
に積まれたアクセス要求を受けて、アクセス要求に従っ
て、外部バスに接続された複数の外部デバイス１０３、
２０３、３０３等へのアクセスを、外部デバイス個別に
それぞれのアクセス禁止期間を確保しながら制御する。
ここで外部デバイス１０３、２０３、３０３それぞれの
アクセスサイクル数及びアクセス禁止期間は異なってい
るが、外部バス制御部３０は、外部デバイス１０３、２
０３、３０３のアドレスがマッピングされているアドレ
ス空間毎に個別にアクセスサイクル数及びアクセス禁止
期間を確保する。

【００１７】これにより、同一の外部デバイスへの連続
アクセスの場合には最短なアクセスを保証することがで
き、異なる外部デバイスへのアクセスの場合にはアクセ
ス禁止期間を隠蔽することができる。 ＜クロスバス制御部５００の構成＞図１において、クロ
スバス制御部５００は、マスターキュー部５０２、マス
ターキュー制御部５０３、バス獲得調停部５０４、スレ
ーブキュー部５０５、スレーブキュー制御部５０６を備
える。

【００１８】マスターキュー部５０２は、マスターキュ
ーＡ、Ｂ、Ｃを有し、マスター装置Ａ、Ｂ、Ｃからマス
ターバス５０１Ａ、Ｂ、Ｃを介して発行されるアクセス
要求を一時的に保持（キューイング）する。マスターキ
ューＡは、マスター装置ＡからバスＡを介して発行され
るアクセス要求を先入れ先出し式に保持し、アクセス要
求を１つでも保持している場合にはアクセス要求信号Ａ
をバス獲得調停部５０４に出力する。マスターキュー
Ｂ、Ｃについても、対応するマスター装置及びマスター
バスとが異なる点以外は同様である。

【００１９】ここで、マスター装置から発行されるアク
セス要求のデータフォーマットを図２に示す。同図のよ
うに、アクセス要求は、アドレス、データ、リード／ラ
イト（Ｒ／Ｗ）、サイズの各項目を含む。「アドレス」
はアクセス先のスレーブ装置のアドレスを示す。「フラ
グ」は”０”で第１種アクセス要求であること、”１”
で第２種アクセス要求であることを示す。「サイズ」は
アクセスデータのサイズを示す。「データ」はライト
（Ｗ）データを示し、リードの場合はヌルデータである
か又は存在しない。

【００２０】マスターキュー制御部５０３は、マスター
キューＡ、Ｂ、Ｃそれぞれに保持されているアクセス要
求の管理し、入出力を制御する。バス獲得調停部５０４
は、内部にクロスバススイッチ（図外）を有し、マスタ
ーキューＡ、Ｂ、Ｃそれぞれから出力されるアクセス要
求信号が何れかのスレーブキューに競合する場合には調
停し、調停結果に従ってクロスバススイッチを接続及び
切断することによりマスターキューからスレーブキュー
へアクセス要求を転送する。

【００２１】スレーブキュー部５０５は、スレーブキュ
ーＸ、Ｙ、Ｚを有し、バス調停獲得部９０２により転送
されるアクセス要求を一時的に保持し、スレーブキュー
Ｙ、Ｚに保持されたアクセス要求に従ってスレーブ装置
（内部デバイス）に対してデータアクセスをし、スレー
ブキューＸに保持されたアクセス要求を外部バス制御部
３０に転送する。

【００２２】スレーブキュー制御部５０６は、スレーブ
キューＸ、Ｙ、Ｚそれぞれに保持されているアクセス要
求の管理及び入出力を制御する。 ＜外部バス制御部３０の構成＞図１において外部バス制
御部３０は、外部バスに接続された外部デバイス１０
３、２０３、３０３それぞれのアクセスサイクル数及び
アクセス禁止期間に応じたアクセスを実現するため、ア
クセス要求バッファ３１、アドレスデコード部３２、ア
クセス終了検知部３３、外部バスＩ／Ｆ部３４、モード
レジスタ部１０１、モードレジスタ部２０１、モードレ
ジスタ部３０１、アクセス発生制御部１０２、アクセス
発生制御部２０２、アクセス発生制御部３０２を備え
る。

【００２３】アクセス要求バッファ３１は、スレーブキ
ューＸから転送されるアクセス要求を一時的に保持する
バッファである。その容量は、アクセス要求４つ分程度
でよい。アドレスデコード部３２は、アクセス要求バッ
ファ３１先頭のアクセス要求のアドレスをデコードする
ことによりアクセス先の外部デバイスを判別し、判別し
た外部デバイスに対応するアクセス発生制御部に対して
アクセス要求がある旨を通知する（つまりアクセス要求
信号をアサートする）。アドレスデコード部３２がデコ
ードを開始するタイミングは、アクセス要求バッファ３
１が空の状態で新たなアクセス要求が転送されたとき、
及びアクセス終了検知部３３から現在アクセス中のアク
セスサイクルの終了通知を受けたときである。

【００２４】アクセス終了検知部３３は、アクセス発生
制御部１０２、２０２、３０２から外部デバイス１０
３、２０３、３０３に対するアクセスサイクルが終了し
た旨の通知を受けると、その旨をアドレスデコード部３
２に通知する。外部バスＩ／Ｆ部３４は、アクセス発生
制御部１０２の制御の下で外部デバイス１０３、２０
３、３０３対するアクセスデータ及び制御信号を入出力
するインターフェースである。

【００２５】モードレジスタ部１０１は、外部デバイス
１０３のアクセスサイクル数及びアクセス禁止期間を示
すパラメータを保持するプログラマブルなレジスタであ
る。図３は、モードレジスタ部１０１が保持するデータ
フォーマットの一例を示す。モードレジスタ部１０１
は、（ＡＣ＋ＰＲ）フィールドとＰＲ＿ＳＴＡＲＴフィ
ールドとを有するレジスタからなる。（ＡＣ＋ＰＲ）フ
ィールドは、外部デバイス１０３のアクセスサイクルの
クロック数とアクセス禁止期間のクロック数との和、つ
まり、アクセスサイクル開始からアクセス禁止期間完了
までのクロック数が設定される。ＰＲ＿ＳＴＡＲＴフィ
ールドは、アクセス禁止期間が開始するクロック数、つ
まり、アクセスサイクル先頭から何番目のクロックから
アクセス禁止期間が開始するかが設定される。

【００２６】例えば、図４に示すように外部デバイス１
０３のアクセスサイクル（チップセレクト信号の期間）
が８クロック、アクセス禁止期間が５クロックを要する
場合には、（ＡＣ＋ＰＲ）フィールドには１３、ＰＲ＿
ＳＴＡＲＴフィールドに９と設定される。このようなモ
ードレジスタ部１０１は、例えば、内部デバイスの１つ
として設けられ、何れかのマスター装置からのライト要
求に従って設定される。あるいはモードレジスタ部１０
１は、何れかのマスターバスに直接接続され、マスター
装置などから直接リード／ライトされるようにしてもよ
い。

【００２７】モードレジスタ部２０１、３０１は、それ
ぞれ外部デバイス２０３、３０３のアクセスサイクル数
及びアクセス禁止期間を示すパラメータを保持する点を
除いて、モードレジスタ部１０１に同様である。アクセ
ス発生制御部１０２は、アドレスデコード部３２から外
部デバイス１０３に対するアクセス要求信号がアサート
されたとき、モードレジスタ部１０１に保持されたパラ
メータが示すクロック数のアクセスサイクル、アクセス
禁止期間となるようにデータアクセスのタイミングを制
御する。

【００２８】アクセス発生制御部２０２、３０２は、そ
れぞれ外部デバイス２０３、３０３に対応する点を除い
て、モードレジスタ部２０１と同様である。 ＜アクセス発生制御部＞図５は、アクセス発生制御部１
０２の動作タイミングを示す図である。同図では、モー
ドレジスタ部１０１の（ＡＣ＋ＰＲ）フィールドには１
３、ＰＲ＿ＳＴＡＲＴフィールドに９が設定されている
ものとする。

【００２９】同図を参照して、アクセス発生制御部１０
２の更に詳細な構成を説明する。図１において、アクセ
ス発生制御部１０２は、カウンタ部１１０、比較器１１
１、比較器１１２、アクセス部１１３、ゲート１１４を
備える。 カウンタ部１１０は、ゲート１１４からカウ
ント開始の指示を受けると、モードレジスタ部１０１の
（ＡＣ＋ＰＲ）フィールドに設定された値、すなわちア
クセスサイクル開始からアクセス禁止期間完了までのク
ロック数をカウントするカウンタである。本実施例で
は、図５に示すように、カウント値は通常”０”であ
り、カウント開始から昇順にカウントし、（ＡＣ＋Ｐ
Ｒ）フィールドに設定された値までカウントし、”０”
に戻るものとする。

【００３０】比較器１１１は、カウンタ部１１０のカウ
ント値とモードレジスタ部１０１に設定されたＰＲ＿Ｓ
ＴＡＲＴフィールドに設定された値とを比較し、一致し
たことを検出する。つまり、アクセスサイクルが完了
（アクセス禁止期間が開始）したことを検出し、その旨
をアクセス終了検知部３３に通知する。比較器１１２
は、カウンタ部１１０のカウント値と”０”とを比較
し、一致していること、つまりアクセス禁止期間が完了
していることを検出する。

【００３１】アクセス部１１３は、カウンタ部１１０に
おいてカウントが開始されたことを比較器１１２の比較
結果から検出すると、アクセス要求バッファ３１の先頭
のアクセス要求に従ってアクセスを実行する。具体的に
は、アクセス部１１３は、外部バスＩ／Ｆ部３４を介し
て、外部デバイス１０３へのチップセレクト信号、リー
ド／ライト信号等の各種制御信号を、比較器１１１、１
１２の比較結果のタイミングに応じて出力する。図５で
は、チップセレクト信号のみを示している。

【００３２】ゲート１１４は、外部デバイス１０３に対
するアクセス要求信号がアドレスデコード部３２から入
力され、比較器１１２の比較結果がアクセス禁止期間が
完了していることを示す場合に、アクセス要求信号をカ
ウンタ部１１０に出力する。つまり、アクセス禁止期間
が完了していて、かつ、アクセス要求信号がアサートさ
れていれば、カウンタ部１１０にカウントの開始を指示
する。 ＜動作説明＞以上のように構成された本発明の第１実施
形態におけるバス制御装置について、その動作を説明す
る。

【００３３】図６（ａ）は、外部デバイス１０３への連
続するアクセスが発生した場合のアクセスタイミングを
示す図である。同図において、図５に示した信号のう
ち、アクセス要求信号と、チップセレクト信号（CS1）
とを示している。アクセス要求信号１は、アドレスデコ
ード部３２から出力され、チップセレクト信号（CS1）
は、アクセス部１１３から出力される。

【００３４】同図（ａ）のように、同じ外部デバイスへ
のアクセスが連続する場合には、１回目のアクセスサイ
クルと次のアクセスサイクルとの間に、禁止期間が発生
することになる。同図（ｂ）は、外部デバイス１０３、
２０３へのアクセスが順次発生した場合のアクセスタイ
ミングを示す図である。アクセス要求信号１とチップセ
レクト信号（CS1）は外部デバイス１０３に対応し、ア
クセス要求信号２とチップセレクト信号（CS2）は外部
デバイス２０３に対応する。

【００３５】同図（ｂ）のように、異なる外部デバイス
へのアクセスが連続する場合には、１回目のアクセスサ
イクルの直後に次のアクセスサイクルを開始することが
できる。これは、アクセス発生制御部１０２、２０２、
３０２において外部デバイス毎に、アクセス禁止期間を
確保しているからである。以上説明してきたように、第
１実施形態におけるバス制御装置は、一の外部デバイス
へのアクセスの次に、他の外部デバイスにアクセスする
場合には、先のアクセス完了直後に次のアクセスサイク
ルを開始し、アクセス効率を向上させることができる。

【００３６】なお、アクセス発生制御部１０２、２０
３、３０３は、外部デバイスに対応して複数設けている
が、１つだけ備えるようにしてもよい。この場合、アク
セス発生制御部は、アクセス要求信号を受けるごとに、
次のアクセス先の外部デバイスに対応するモードレジス
タ部からパラメータを取り出して、取り出したパラメー
タに従ってアクセスサイクル及びアクセス禁止サイクル
をカウントする構成とすればよい。 ＜第２実施形態＞図７は、第２実施形態におけるバス制
御装置の構成を示すブロック図である。このバス制御装
置は、クロスバス制御部５００と外部バス制御部４０と
からなり、第１実施形態のバス制御装置の機能に加え
て、外部アクセスが連続する場合に、前後するアクセス
のアクセス先が異なる部デバイスとなるよう、アクセス
要求の処理順序を変更するよう構成されている。

【００３７】以下、図１と同じ構成要素は同じ符号を付
して説明を省略し、異なる点を中心に説明する。外部バ
ス制御部４０は、図１の外部バス制御部３０と比べて、
アドレスデコード部３２の代わりにアドレスデコード部
４１を備え、新たに順序設定部４２、ポインタ制御部４
３が追加された点が異なっている。

【００３８】アドレスデコード部４１は、アクセス要求
バッファ３１に保持された全てのアクセス要求のアドレ
スをデコードすることにより、各アクセス要求のアクセ
ス先の外部デバイスを判別し、順序設定部４２に通知
し、また、ポインタ制御部４３から通知されるポインタ
が指すアクセス要求に基づいてアクセス要求信号をアサ
ートする。このポインタは、アクセス要求バッファ３１
に保持されたアクセス要求のうち、外部アクセスがなさ
れていないときは次にアクセスすべきアクセス要求を指
し、外部アクセスがなされているときは現にアクセス中
のアクセス要求を指す。

【００３９】順序設定部４２は、アクセス要求バッファ
３１に保持されているアクセス要求毎にアクセス先の外
部デバイスがどれであるかをアドレスデコード部４１か
ら通知され、処理すべきアクセス要求の順序を、次にア
クセスされる外部デバイスが現在アクセス中の外部デバ
イスとは異なるように設定する。すなわち、現在アクセ
ス中の外部デバイスと異なる外部デバイスをアクセス先
とするアクセス要求が存在すれば、それ次にアクセスす
べきアクセス要求と決定し、存在しなければバッファに
格納された順に次にアクセスすべきアクセス要求を決定
する。

【００４０】ポインタ制御部４３は、上記ポインタを保
持し、アクセス発生制御部１０２、２０２、３０２から
アクセス完了通知を受けるごとに、順序設定部４２に決
定された次にアクセスすべきアクセス要求を指すようポ
インタを更新する。また、アクセス要求バッファ３１か
らはポインタが指すアクセス要求が読み出されて、アク
セス発生制御部に処理される。 ＜動作説明＞以上のように構成された本発明の第２実施
形態におけるバス制御装置について、その動作を説明す
る。

【００４１】図８は、アクセス要求バッファ３１に保持
されたアクセス要求とそのアクセス実行順序とを示す図
である。同図ようにアクセス要求バッファ３１には、ア
クセス要求Ａ１、Ａ２、Ａ３、Ａ４が格納された順に新
たに格納されたものとする。このうちアクセス要求Ａ
１、Ａ２は外部デバイス１０３、アクセス要求Ａ３、Ａ
４は外部デバイス２０３をアクセス先とするものとす
る。また、図中のCS1、CS2はそれぞれ外部デバイス１０
３、２０３に対するチップセレクト信号である。

【００４２】この状態で、まず、順序設定部４２は先頭
のアクセス要求Ａ１を次のアクセスすべきアクセス要求
と決定する。この決定によりポインタ制御部４３のポイ
ンタは先頭のアクセス要求Ａ１を指す。アドレスデコー
ド部４１は、ポインタの指すアクセス要求Ａ１をデコー
ドしてアクセス発生制御部１０２へのアクセス要求信号
をアサートする。これにより外部デバイス１０３へのア
クセスサイクルが発生する（図５中(1)）。

【００４３】このアクセスサイクルの間、順序設定部４
２は、ポインタが指すアクセス要求Ａ１が外部デバイス
１０３をアクセス先とすることから、アクセス要求Ａ２
についてはアクセス先が同じ外部デバイス１０３なので
次にアクセスすべきアクセス要求と決定しないで、アク
セス要求Ａ３についてはアクセス要求が異なる外部デバ
イス２０３なので次にアクセスすべきアクセス要求と決
定する。

【００４４】アクセス要求Ａ１のアクセスサイクルが完
了した時点でアクセス終了検知部３３からポインタ制御
部４３にアクセス完了の通知を受ける。ポインタ制御部
４３は、順序設定部４２により決定されたアクセス要求
Ａ３を指すようポインタを更新する。アドレスデコード
部４１は、更新後のポインタが指すアクセス要求Ａ３を
デコードして、アクセス発生制御部２０２へのアクセス
要求信号をアサートする。アクセス発生制御部２０２で
は、アクセス発生制御部１０２とは別個に外部デバイス
２０３のアクセス禁止期間を確保しているので、アドレ
スデコード部４１によりアクセス要求信号がアサートさ
れた時点で、外部デバイス２０３へのアクセスサイクル
を発生させる（図５中(2)）。

【００４５】以後同様にして、アクセス要求Ａ３のアク
セス完了直後に、アクセス要求Ａ３とはアクセス先の外
部デバイスが異なるアクセス要求Ａ２のアクセスサイク
ルが発生し（図５中(3)）、その完了直後にアクセス要
求Ａ４のアクセスサイクルが発生する（図５中(4)）。
以上説明してきたように、本実施形態におけるバス制御
装置によれば、アクセス要求バッファ３１に複数のアク
セス要求が格納されている場合に、同一の外部デバイス
へのアクセスが連続しないように、アクセス要求を実行
する順序を入れ替えて、前回とは異なる外部デバイスに
アクセスするので、禁止期間をみかけ上なくすことがで
き、複数の外部デバイスへのアクセス効率を向上させる
ことができる。

【００４６】なお、本実施形態では、ポインタが次にア
クセスすべきアクセス要求をさしているが、この代わり
に、当該アクセス要求が常に先頭に保持されるようにア
クセス要求バッファ３１内の保持順序を物理的に入れ替
えてもよい。 ＜第３実施形態＞図９は、第３実施形態におけるバス制
御装置の構成を示すブロック図である。このバス制御装
置は、クロスバス制御部６００と外部バス制御部５０と
からなり、第２実施形態のバス制御装置の機能に加え
て、リード要求に関してダミーデータを応答することな
く、またマスター装置が確認用のリード要求が繰り返し
発行する必要がないように構成されている。

【００４７】以下、図７と同じ構成要素は同じ符号を付
して説明を省略し、異なる点を中心に説明する。外部バ
ス制御部５０は、図７の外部バス制御部４０と比べて、
応答制御部５１が追加されている点が異なる。応答制御
部５１は、アクセス終了検知部３３からアクセス完了の
通知を受けたとき、マスター装置及びスレーブキュー制
御部５２に応答として出力するアクノリッジ信号を制御
する。応答制御部５１は、ライトアクセスとリードアク
セスとでは異なる応答を行なう。

【００４８】すなわち、応答制御部５１は、アクセス終
了検知部３３からライトアクセス完了の通知を受けた時
点で、ライトアクノリッジ信号（図中のW_ACK）をマス
ター装置及びスレーブキュー制御部５２に出力する。な
お、ライトアクノリッジ信号（W_ACK）は、マスターバ
スと同数存在し、図１及び図７においても図示していな
いが、同様に存在する。

【００４９】また、応答制御部５１は、アクセス要求バ
ッファ３１にリード要求が格納された時点で、第１リー
ドアクノリッジ信号（R1_ACK）をスレーブキュー制御部
５２に出力し、さらに、アクセス終了検知部３３からリ
ードアクセス完了の通知を受けた時点で、第２リードア
クノリッジ信号（R2_ACK）をマスター装置及びスレーブ
キュー制御部５２に出力する。

【００５０】ここで、第１リードアクノリッジ信号（R1
_ACK）は、外部バス制御部５０がスレーブキューＸから
リード要求を受付けたことを通知する信号であり、マス
ター装置には通知されない、いわばダミーのアクノリッ
ジ信号である。また、第２リードアクノリッジ信号（R2
_ACK）は、リードアクセスにおいて外部デバイスから出
力されるリードデータが確定したことを通知する信号で
あり、マスター装置に通知される。

【００５１】なお、第１、第２リードアクノリッジ信号
も、それぞれマスターバスと同数存在する。また、リー
ド要求を発行したマスター装置は、第２リードアクノリ
ッジ信号（R2_ACK）とともにリードデータが返ってくる
まで、応答待ち（第２リードアクノリッジ信号待ち）と
なる。図９のクロスバス制御部６００は、図７のクロス
バス制御部５００と比べて、スレーブキュー制御部５０
６、バス獲得調停部５０４の代わりにスレーブキュー制
御部５２、バス獲得調停部５３を備える点が異なる。

【００５２】スレーブキュー制御部５２は、スレーブキ
ューＸ、Ｙ、Ｚそれぞれに保持されているアクセス要求
の管理及び入出力の制御に加えて、第１、第２リードア
クノリッジ信号をバス獲得調停部５３に中継する。バス
獲得調停部５３は、外部デバイスへのリード要求を何れ
かのマスターキューからスレーブキューＸへ転送したの
ち、クロスバススイッチにおける当該マスターキューか
らスレーブキューＸへの接続を維持し、第１リードアク
ノリッジ信号（R1_ACK）が出力されると、当該接続を開
放する。この開放により、リード要求発行元以外のマス
ターキューからのアクセス要求を調停し、スレーブキュ
ーＸへの転送することが可能になる。 ＜バス獲得調停部５３の構成＞図１０は、バス獲得調停
部５３の構成を示すブロック図である。このバス獲得調
停部５３は、クロスバススイッチ５４と調停部５５とを
備える。

【００５３】クロスバススイッチ５４は、スレーブキュ
ーＸ、Ｙ、Ｚを任意のマスターキューに接続スイッチで
あり、セレクタ５４Ｘ、５４Ｙ、５４Ｚからなる。セレ
クタ５４Ｘは、マスターキューＡ、Ｂ、Ｃの何れかの出
力をスレーブキューＸの入力へ接続するスイッチとして
設けられている。セレクタ５４Ｙ、５４Ｚは、それぞれ
接続先がスレーブキューＹ、Ｚである点以外同様であ
る。

【００５４】調停部５５は、マスターキューＡ、Ｂ、Ｃ
それぞれからのアクセス要求信号を受けて、スレーブキ
ュー毎にどのマスターキューからのアクセス要求を転送
するかを調停し、また、マスターキューからスレーブキ
ューＸにリード要求（つまり外部デバイスへのリード要
求）が転送された場合は、当該マスターキューとスレー
ブキューＸとの接続を、第１、第２リードアクノリッジ
信号（R1_ACK、R2_ACK）に基づいて制御する。

【００５５】図１１は、外部デバイスへのリード要求が
発行された場合の調停部５５によるクロスバススイッチ
の接続制御論理を、発行元のマスター装置別に記した図
である。同図において、期間Iは、リード要求がマスタ
ーキューからスレーブキューＸに転送された時点から、
第１リードアクノリッジ信号を受けた時点までをいう。
期間IIは、第１リードアクノリッジ信号を受けた時点か
ら第２リードアクノリッジ信号を受けた時点までをい
う。期間IIIは、第２リードアクノリッジ信号がアサー
トされている期間であり、確定したリードデータがマス
ター装置に取り込まれるまでをいう。また、図中の○印
は、調停結果に従って接続することを意味する。

【００５６】例えば、マスター装置Ａから発行された外
部デバイスへのリード要求について、調停部５５は、同
図のように、期間Iにおいて発行元マスターキューＡと
スレーブキューＸとを接続する（図中の"A-X接続"）。
この期間Iでは、リード要求がマスターキューＡからス
レーブキューＸに転送される。期間IIにおいて、調停部
５５は、当該接続を開放して、A-X接続以外のB-X接続、
C-X接続を調停結果に従って行なう（図中の"A-X以外
○"）。この期間IIでは、他のマスター装置Ｂ及びＣか
らのアクセス要求がスレーブキューＸに転送される。す
なわち、マスターキューＢ、Ｃに保持されている外部デ
バイスへのリード要求が、より早い時点で調停を受けて
スレーブキューＸに転送されることになる。また、マス
ターキューＢ、Ｃにおいて外部デバイスへのアクセス要
求の後段に保持されたアクセス要求もより早い時点で調
停を受け、スレーブキューへの転送されることになる。

【００５７】期間IIIにおいて、調停部５５は、再度A-X
接続する。この接続により、外部デバイスから読み出さ
れたリードデータがマスター装置に返される。マスター
装置Ａから発行された外部デバイスへのリード要求につ
いて説明したが、マスター装置Ｂ、Ｃからのリード要求
についても同様である。このように、本実施形態では、
応答制御部５１が外部デバイスへのリード要求にする応
答信号として第１、第２リードアクノリッジ信号を返
し、調停部５５が上記期間IIにおいて発行元マスターキ
ューとスレーブキューＸとの間のスイッチを開放して、
他のマスターキューからの転送用に接続を制御する。こ
れにより、他のマスターキューに保持された外部デバイ
スへのアクセス要求は、期間IIにおいても調停を受ける
機会を与えられ、ひいてはスレーブキューにより早い時
点で転送されることになる。

【００５８】また、マスター装置は、外部デバイスへリ
ード要求を発行した後、第２リードアクノリッジ信号と
リードデータの応答待ちとなるので、従来のように、ダ
ミーのリードデータを読み出すために繰り返しリード要
求を発行する必要がなく、リード要求の繰り返し発行と
いう負荷から開放される。さらに、バス制御装置でも、
繰り返し発行されるリード要求がなくなるので、その分
スループットを向上させることができる。

【００５９】なお、内部デバイスに対するリード要求に
ついては、必ずしも第１、第２リードアクノリッジ信号
を用いる構成とする必要はない。ＬＳＩチップ上の内部
デバイスは、外部デバイスに比べてアクセスサイクルが
非常に短いので、内部デバイスから確定したリードデー
タが返るまで、発行元マスターキューから発行先スレー
ブキューと間でスイッチを接続し続けても問題ない。も
し、アクセスサイクルが数十クロック以上の非常に低速
な内部デバイスが存在する場合には、第１、第２リード
アクノリッジ信号を用いる構成とする方が望ましい。 ＜第４実施形態＞本実施形態におけるバス制御装置は、
図９に示したクロスバス制御部６００と図１２に示す外
部バス制御部６０とから構成される。

【００６０】図１２の外部バス制御部６０は、図９の外
部バス制御部５０と比べて、モードレジスタ部１０１、
２０１、３０１の代わりにモードレジスタ部１００１、
２００１、３００１を、アクセス発生制御部１０２、２
０２、３０２の代わりにアクセス発生制御部１００２、
２００２、３００２を、アドレスデコード部４１、ポイ
ンタ制御部４３の代わりにアドレスデコード部６１、ポ
インタ制御部６３を、外部バスＩ／Ｆ部３４の代わりに
外部バスＩ／Ｆ部６４を備え、新たに並列判定部６３が
追加された点が異なり、外部デバイス毎に異なるアクセ
スモードに対応し、同時に複数の外部デバイスに並列に
アクセスするよう構成されている。

【００６１】以下、図９と同じ構成要素は同じ符号を付
して説明を省略し、異なる構成要素を中心に説明する。
モードレジスタ部１００１は、外部デバイス１０３のア
クセスサイクル数及びアクセス禁止期間を示すパラメー
タに加えて、外部デバイス１０３固有のアクセスモード
に関するパラメータを保持するプログラマブルなレジス
タである。

【００６２】図１３は、モードレジスタ部１００１のデ
ータフォーマットの一例を示す。同図のようにモードレ
ジスタ部１０１は、第１レジスタと第２レジスタとから
なる。第１レジスタは、図３と同様であるので説明を省
略する。第２レジスタは、ＡＣ＿ＭＯＤＥフィールド１
０３１、ＷＩＤＴＨフィールド１０４１、ＰＯＳフィー
ルド１０５１を有する。

【００６３】ＡＣ＿ＭＯＤＥフィールド１０３１には、
外部デバイスがマルチプレクスＩ／Ｆ（インターフェー
ス）であるか分離Ｉ／Ｆであるかが設定される。ここ
で、マルチプレクスＩ／Ｆはデータバスにアドレスとデ
ータを時分割多重して入出力するＩ／Ｆであり、分離Ｉ
／Ｆはアドレスをアドレスバスで、データをデータバス
で入出力するＩ／Ｆである。

【００６４】ＷＩＤＴＨフィールド１０４１には、外部
デバイスの有効データ幅（ビット数）が設定される。Ｐ
ＯＳフィールド１０５１には、外部データバス（３２ビ
ット）中のどの位置に有効データを載せるかが設定され
る。図１４は、第２レジスタのパラメータにより設定さ
れるアクセスモードの具体例を示す図である。同図で
は、外部アドレスバスは２５ビット（EA[24:0]）、外部
データバスは３２ビット（ED[31:0]）であるものとす
る。

【００６５】例えば、モード５は、外部バス制御部６０
が、外部デバイスへの１６ビットアドレスと１６ビット
データとを外部データバスの上位２バイトED[31:16]に
多重させてアクセスすることを意味する。図１５にモー
ド５による外部デバイスのアクセスタイミングを示す。
同図において、ECLKは外部バスの動作クロックである。
EA[24:0]はアドレスバスであるが、モード５では使用さ
れない。ED[31:0]はデータバスであり、同図のように上
位１６ビット[31:16]にアドレスとデータとが時分割で
多重される。XECS[3]はモード５では使用されない。XEC
S[5](ALE)は、アドレスが確定したことを示す制御信号
であり、外部デバイスにおいてアドレスをラッチして分
離するために用いられる。XEWE[3:0]は、４バイトのバ
ス幅の各バイトに対応するライトイネーブル信号であ
り、同図ではデータが確定した期間で上位２バイトに対
応するXEWE[3:2]がアサートされている。XEDKは、デー
タアクノリッジ信号である。

【００６６】また例えば、図１４のモード３は、外部バ
ス制御部６０が、外部デバイスへのアドレスを外部アド
レスバスEA[24:0]から供給し、１６ビットデータを外部
データバスの下位２バイトEA[15:0]からアクセスするこ
とを意味する。図１６にモード３による外部デバイスの
アクセスタイミングを示す。同図において、EA[24:0]は
アドレスバスであり、外部デバイスへのアドレス供給に
使用される。ED[31:0]はデータバスであり、同図のよう
に下位１６ビット[15:0]が使用される。XECS[3]は、チ
ップセレクト信号である。XECS[5](ALE)は、本モードで
は使用されない。XEWE[3:0]は、４バイトのバス幅の各
バイトに対応するライトイネーブル信号であり、同図で
はデータが確定した期間で下位２バイトに対応するXEWE
[1:0]がアサートされている。

【００６７】モードレジスタ部１００２、１００３は、
それぞれ外部デバイス２０３、３０３のアクセスサイク
ル及びアクセスモードに関するパラメータを保持する点
を除いて、モードレジスタ部１００１と同様である。ア
ドレスデコード部６１は、図９のアドレスデコード部４
１と比べ、ポインタ制御部６３から複数のポインタが通
知される場合がある点が異なる。すなわち、アドレスデ
コード部６１は、複数のポインタが通知された場合、各
ポインタが指すアクセス要求に対応する複数のアクセス
発生制御部に対してアクセス要求信号を並行して出力す
る。

【００６８】並列判定部６２は、アクセス要求バッファ
３１に保持されているアクセス要求毎にアクセス先の外
部デバイスがどれであるかをアドレスデコード部４１か
ら通知され、モードレジスタ部１００１、１００２、１
００３を参照して、並列アクセスが可能であるか否かを
判定し、可能である場合には並列アクセス可能なアクセ
ス要求がどれであるかをポインタ制御部６３に通知す
る。より具体的には、並列判定部６２は、アクセス要求
バッファ３１に保持されている全てのアクセス要求のう
ち、アクセス先となる外部デバイスが、図１４に示した
モード２とモード６、モード３とモード６となる組み合
わせに該当する場合には、それらのアクセス要求を並列
アクセス可能と判定する。

【００６９】ポインタ制御部６３は、図９のポインタ制
御部４３と比べ、並列判定部６２の判定結果を受ける点
が異なっている。すなわち、並列判定部６２から並列ア
クセス可能なアクセス要求がどれであるかが通知された
場合、並列可能なアクセス要求を指す複数のポインタを
アドレスデコード部６１に通知する。アクセス発生制御
部１００２は、図９のアクセス発生制御部１０２と比
べ、アクセス部１１３の代わりにアクセス部１０１３を
備える点が異なる。

【００７０】アクセス部１０１３は、アクセス部１１３
の機能に加えて、モードレジスタ部１００１の第２レジ
スタに設定されたパラメータに従うアクセスを発生する
よう外部バスＩ／Ｆ部６４を制御する。例えば、第２レ
ジスタのパラメータが図１４のモード５を示す場合に
は、アクセス部１０１３は、図１５に示す各制御信号を
生成するとともに、図１５のようにアドレスとバスの入
出力するよう外部バスＩ／Ｆ部６４を制御する。また、
第２レジスタのパラメータが図１４のモード３を示す場
合には、図１５のアクセスタイミングとなるようアクセ
スを発生させる。

【００７１】アクセス発生制御部２００２、２００３
は、外部デバイス２０３、３０３に対応する点を除いて
アクセス発生制御部１００２と同様である。図１７は、
外部バスＩ／Ｆ部６４の構成例を示すブロック図であ
る。この外部バスＩ／Ｆ部６４は、第１アドレスラッチ
６０１、第１データラッチ６０２、第２アドレスラッチ
６０３、第２データラッチ６０４、ゲート群６０５〜６
１２を備える。

【００７２】第１アドレスラッチ６０１は、アクセス要
求バッファ３１に接続された内部アドレスバスIA[24:0]
からアドレスをラッチしする２５ビットラッチである。
第１データラッチ６０２は、ライトアクセスでは、アク
セス要求バッファ３１に接続された内部データバスID[3
1:0]からデータをラッチし、また、リードアクセスで
は、ゲート群６０７、６０８からのデータをラッチする
３２ビットの双方向ラッチである。

【００７３】第２アドレスラッチ６０３は、内部アドレ
スバスIA[24:0]から１６ビットアドレスをラッチする１
６ビットラッチである。第２データラッチ６０４は、ラ
イトアクセスでは、内部データバスID[31:0]から１６ビ
ットデータをラッチし、また、リードアクセスではゲー
ト群６１１、６１２からのデータをラッチする３２ビッ
トの双方向ラッチである。

【００７４】ゲート群６０５は、イネーブル信号EN5に
応じて、第１アドレスラッチ６０１の上位９ビットを外
部バスEA[24:16]へ出力するドライバである。ゲート群
６０６は、イネーブル信号EN6に応じて、第１アドレス
ラッチ６０１の下位１６ビットを外部バスEA[15:0]へ出
力するドライバである。ゲート群６０７は、イネーブル
信号EN7WおよびEN7Rに応じて、第１データラッチ６０２
の上位１６ビットと外部データバスの上位１６ビットED
[31:16]との間でデータを双方向にドライブするトラン
シーバである。

【００７５】ゲート群６０８は、イネーブル信号EN8Wお
よびEN8Rに応じて、第１データラッチ６０２の下位１６
ビットと外部データバスの下位１６ビットED[15:0]との
間でデータを双方向にドライブするトランシーバであ
る。ゲート群６０９は、イネーブル信号EN9に応じて、
第２アドレスラッチ６０３の１６ビットアドレスを外部
データバスの上位１６ビットED[31:16]へ出力するドラ
イバである。

【００７６】ゲート群６１０は、イネーブル信号EN10に
応じて、第２アドレスラッチ６０３の１６ビットアドレ
スを外部データバスの下位１６ビットED[15:0]へ出力す
るドライバである。ゲート群６１１は、イネーブル信号
EN11WおよびEN11Rに応じて、第２データラッチ６０４と
外部データバスの上位１６ビットED[31:16]との間でデ
ータを双方向にドライブするトランシーバである。

【００７７】ゲート群６１２は、イネーブル信号EN12W
およびEN12Rに応じて、第２データラッチ６０４と外部
データバスの下位１６ビットED[15:0]との間でデータを
双方向にドライブするトランシーバである。上記の第１
アドレスラッチ６０１、第１データラッチ６０２、ゲー
ト群６０５〜６０８は、分離モードで使用される。ま
た、第２アドレスラッチ６０３、第２データラッチ６０
４、ゲート群６０９〜６１２は、マルチプレクスモード
で使用される。

【００７８】このように構成された外部バスＩ／Ｆ部６
４は、アクセス部１０１３によりアクセスモードに応じ
た制御がなされる。図１８は、アクセス部１０１３によ
る外部バスＩ／Ｆ部６４の制御論理を、モード毎に示し
た図である。同図において、モード１〜６は、図１４に
示したモードと同じである。図中の○印は、アクセスサ
イクルにおいてイネーブル信号をアサートする（０にす
る）ことを意味し、×ディスエーブルにすることを意味
する。また、○１印、○２印はアクセスサイクルにおい
て、アドレスとデータをマルチプレクスするために順次
アサートすることを意味する。また、図中EN7W/EN7R
は、ライトアクセスではEN7Wを、リードアクセスではEN
7Rをアサートすることを意味する。

【００７９】以上のように構成された第４実施形態にお
けるバス制御装置について、その動作を説明する。今、
モードレジスタ部１００１、１００２の第２レジスタ
に、それぞれモード５、モード３となるパラメータが設
定されているものとする。すなわち、外部デバイス１０
３、２０３はそれぞれモード５、モード３に対応するイ
ンターフェースであるものとする。

【００８０】また、アクセス要求バッファ３１には、外
部デバイス１０３へのライト要求と、外部デバイス２０
３へのライト要求とが保持されているものとする。この
状態で、並列判定部６２は、アドレスデコード部６１の
デコード結果及び各モードレジスタ部に設定されたアク
セスモードに基づいて、外部デバイス１０３へのライト
要求と、外部デバイス２０３へのライト要求とが並列処
理可能であると判定し、ポインタ制御部６３に通知す
る。

【００８１】ポインタ制御部６３は、この２つのライト
要求を指す２つのポインタをアドレスデコード部６１に
通知する。アドレスデコード部６１は、２つのポインタ
が指すライト要求のアクセス先である外部デバイス１０
３、２０３に対応するアクセス発生制御部１００２、２
００２に対して並列にアクセス要求信号をアサートす
る。

【００８２】これにより、アクセス発生制御部１００
２、２００２は、並列にアクセスを開始する。まず、ア
クセス発生制御部１００２は、第２アドレスラッチ６０
３、第２データラッチ６０４に、対応するライト要求に
て指定されたアドレス、データを内部バスを通して転送
する。また、アクセス発生制御部２００２は、第１アド
レスラッチ６０１、第１データラッチ６０２に、対応す
るライト要求にて指定されたアドレス、データを内部バ
スを通して転送する。

【００８３】この後、アクセス発生制御部１００２、２
００２はモード５、モード３によるアクセスを開始す
る。この場合の並列アクセスのタイミングを図１９に示
す。同図は、図１５に示したモード５によるアクセス
と、図１６に示したモード３によるアクセスとが並行し
て実行された結果となっている。このようにして、外部
デバイス１０３と、外部デバイス２０３とが並列にアク
セスされる。

【００８４】以上説明してきたように第４実施形態にお
けるバス制御装置によれば、外部バス（外部アドレスバ
ス、外部データバス）を、複数のアクセスモードにおい
て互いにバス上で競合（あるいはバス資源を干渉）しな
いように分割して使用することにより、複数の外部デバ
イスへの並列アクセスを可能にしている。これにより、
低速な外部デバイスに対するアクセス効率を向上させる
ことができる。

【００８５】なお、本実施形態では、モード１〜６を例
示したが、８ビットデータを入出力する外部デバイスを
アクセスするモードをモードレジスタ部に設定するよう
にしてもよい。この場合、外部バスＩ／Ｆ部６４は、１
６ビット単位でバスを分割可能な構成にしているが、８
ビット単位で分割する構成となる。これにより、２つの
８ビット外部デバイスと１６ビット外部デバイスへの３
並列アクセスや、４つの８ビット外部デバイスへの並列
アクセスも可能になる。

【００８６】また、図１４に示したモード４〜６はそれ
ぞれデータバス上でアドレスとデータとをマルチプレク
スするモードを示しているが、アドレスバス上でアドレ
スとデータとをマルチプレクスするようにしてもよい。
また、上記各実施形態では、マスターバス５０１Ａ、
Ｂ、Ｃにはそれぞれマスター装置が１つずつ接続されて
いるが、１つのマスターバスに複数のマスター装置が接
続されていてもよい。同様に、１つのスレーブバスに複
数のスレーブ装置が接続されていてもよい。

【００８７】また、上記各実施形態においてモードレジ
スタ部は、外部デバイスに対応させているが、バンクに
対応させてもよい。ここで、バンクとは、外部デバイス
に割り当てたアドレス空間をいう。１つのバンクには、
アクセスサイクル及びアクセス禁止期間が同等の複数の
外部デバイスを割り当てもよい。

【００８８】

【発明の効果】本発明のバス制御装置は、マスター装置
から発行されるアクセス要求に従って、外部バスに接続
された複数の外部デバイスへのアクセスを制御するバス
制御装置であって、前記外部デバイスへのアクセス要求
を順次保持するバッファ手段と、前記外部デバイス毎
に、アクセス完了後に確保すべきアクセス禁止期間を示
すパラメータを保持するパラメータ保持手段と、デバイ
スへのアクセスが完了した時点から、パラメータ保持手
段に保持されたパラメータが示す当該デバイスのアクセ
ス禁止期間を計時する計時手段と、現在アクセス中の外
部デバイスと、バッファ手段に保持された次のアクセス
要求のアクセス先の外部デバイスとが異なる場合には、
現在アクセス中の外部デバイスへのアクセスが完了した
ときに次のアクセス要求によるアクセスを開始し、同じ
場合には、計時手段による計時が完了したときに次のア
クセス要求によるアクセスを開始する制御手段とを備え
る。

【００８９】この構成によれば、現在のアクセスと次の
アクセスとで、アクセス先の外部デバイスが異なる場合
には、アクセス禁止期間を見かけ上隠蔽することができ
るので、外部デバイスへのアクセス効率を向上させるこ
とができる。しかも、パラメータ保持手段は外部デバイ
ス毎のアクセス禁止期間を保持するので、同一の外部デ
バイスに連続アクセスする場合でも、必要最小限のアク
セス禁止期間だけを確保することによるアクセス効率を
向上を図ることができる。

【００９０】前記バス制御装置は、さらに、バッファに
保持されたアクセス要求毎に、アクセス先デバイスを判
別する判別手段と、判別結果に基づいて、現在アクセス
中のデバイスとは異なるデバイスをアクセス先とするア
クセス要求がバッファに保持されている場合には、当該
アクセス要求を次のアクセス要求とする旨を前記制御手
段に通知する順序設定手段とを備える構成としてもよ
い。

【００９１】この構成によれば、異なる外部デバイスを
アクセス先とする複数のアクセス要求がバッファ手段に
保持されている場合に、順序設定手段が、現在のアクセ
スとは異なる外部デバイスをアクセス先とするアクセス
要求を次のアクセス要求と決定して制御手段に通知す
る。つまり、順序設定手段は、異なる外部デバイスへの
アクセスが連続するように、バッファ手段に順に保持さ
れたアクセス要求の順序を入れ替える。これにより、ア
クセス禁止期間を見かけ上隠蔽することをさらに進める
ので、外部デバイスへのアクセス効率をより向上させる
ことができる。

【００９２】また、前記バス制御装置は、さらに、マス
ター装置が接続されるマスターバス毎に設けられたマス
ターキューであって、マスター装置から発行されるアク
セス要求をキューイングする複数のマスターキューから
なるマスターキュー部と、スレーブ装置が接続されるス
レーブバス毎に設けられたスレーブキューであって、ス
レーブバスに接続されたスレーブ装置へのアクセス要求
をキューイングする複数のスレーブキューからなるスレ
ーブキュー部と、複数のマスターキューと複数のスレー
ブキューとを任意に接続するスイッチ手段と、各マスタ
ーキューの先頭のアクセス要求を調停して、アクセス先
のスレーブ装置に応じたスレーブキューに転送するよう
スイッチ手段を制御する調停手段とを備え、前記バッフ
ァ手段は、何れかのスレーブバスに接続され、当該スレ
ーブバス用に設けられたスレーブキューにキューイング
されたアクセス要求を順に保持し、前記制御手段は、ア
クセス要求によりリードアクセスを開始した場合、開始
直後にダミーの第１応答信号を、外部デバイスのリード
データが確定した時点で第２応答信号を前記調停手段に
出力し、前記調停手段は、第１応答信号が出力された
時、当該アクセス要求を保持していたマスターキューと
スレーブキューとの間の接続を開放し、第２応答信号が
出力された時、開放した接続を再度接続するように構成
してもよい。

【００９３】この構成によれば、制御手段が外部デバイ
スへのリード要求に対して第１、第２応答信号を返し、
調停手段が第１応答信号から第２応答信号までの期間に
おいて当該アクセス要求を保持していたマスターキュー
とスレーブキューとの間の接続を開放する。これによ
り、他のマスターキューに保持された外部デバイスへの
アクセス要求は、調停を受ける機会及びスレーブキュー
により転送される機会を与えれ、より早い時点でマスタ
キューから転送されるので、アクセス要求がマスターキ
ューに滞留することを緩和することができる。

【００９４】前記複数の外部デバイスのうち第１外部デ
バイスと第２外部デバイスとは、外部バスを分割した部
分バスを使用することにより互いに外部バス上で競合す
ることなくアクセスされるインターフェースを有し、前
記バス制御装置は、さらに、判別手段の判別結果に基づ
いて、第１外部デバイスに対するアクセス要求と、第２
外部デバイスに対するアクセス要求とがバッファ手段に
保持されているか否を判定すると判定手段を備え、前記
制御手段は、判定手段により保持されていると判定され
た場合、判定された２つのアクセス要求に従って、第１
外部デバイスと第２外部デバイスとに並列にアクセスを
行う構成としてもよい。

【００９５】この構成によれば、第１外部デバイスへの
アクセス要求と第２外部デバイスへのアクセス要求とが
バッファ手段に保持されている場合には、それらを並列
にアクセスするので、外部バスのアクセス効率を向上さ
せることができる。また、本発明のバス制御装置は、マ
スター装置から発行されるアクセス要求に従って、外部
バスに接続された複数の外部デバイスへのアクセスを制
御するバス制御装置であり、マスター装置が接続される
マスターバス毎に設けられたマスターキューであって、
マスター装置から発行されるアクセス要求をキューイン
グする複数のマスターキューからなるマスターキュー部
と、スレーブ装置が接続されるスレーブバス毎に設けら
れたスレーブキューであって、スレーブバスに接続され
たスレーブ装置へのアクセス要求をキューイングする複
数のスレーブキューからなるスレーブキュー部と、複数
のマスターキューと複数のスレーブキューとを任意に接
続するスイッチ手段と、各マスターキューの先頭のアク
セス要求を調停して、アクセス先のスレーブ装置に応じ
たスレーブキューに転送するようスイッチ手段を制御す
る調停手段と、 何れかのスレーブバスに接続され、当
該スレーブバス用に設けられたスレーブキューにキュー
イングされたアクセス要求を順に保持するバッファ手段
と、バッファ手段に保持されたアクセス要求に従って外
部デバイスにアクセスする制御手段とを備え、前記制御
手段は、アクセス要求によりリードアクセスを開始した
場合、開始直後にダミーの第１応答信号を、外部デバイ
スのリードデータが確定した時点で第２応答信号を前記
調停手段に出力し、前記調停手段は、第１応答信号が出
力された時、当該アクセス要求を保持していたマスター
キューとスレーブキューとの間の接続を開放し、第２応
答信号が出力された時、開放した接続を再度接続するよ
う構成されている。

【００９６】この構成によれば、制御手段が外部デバイ
スへのリード要求に対して第１、第２応答信号を返し、
調停手段が第１応答信号から第２応答信号までの期間に
おいて当該アクセス要求を保持していたマスターキュー
とスレーブキューとの間の接続を開放する。これによ
り、他のマスターキューに保持された外部デバイスへの
アクセス要求は、調停を受ける機会及びスレーブキュー
により転送される機会を与えれ、より早い時点でマスタ
キューから転送されるので、アクセス要求がマスターキ
ューに滞留することを緩和することができ、もって外部
デバイスへのアクセス効率を向上させることができる。

【００９７】また、本発明のバス制御装置は、マスター
装置から発行されるアクセス要求に従って、外部バスに
接続された複数の外部デバイスへのアクセスを制御する
バス制御装置であり、前記複数の外部デバイスのうち第
１外部デバイスと第２外部デバイスとは、外部バスを分
割した部分バスを使用することにより互いに競合するこ
となくアクセスされるインターフェースを有し、前記バ
ス制御装置は、マスター装置から発行された前記外部デ
バイスへのアクセス要求を順に保持するバッファ手段
と、バッファに保持されたアクセス要求毎に、アクセス
先デバイスを判別する判別手段と、判別手段の判別結果
に基づいて、第１外部デバイスに対するアクセス要求
と、第２外部デバイスに対するアクセス要求とがバッフ
ァ手段に保持されているか否を判定すると判定手段と、
判定手段により保持されていると判定された場合、判定
された２つのアクセス要求に従って、第１外部デバイス
と第２外部デバイスとに並列にアクセスを行う制御手段
とを備える。

【００９８】この構成によれば、第１外部デバイスへの
アクセス要求と第２外部デバイスへのアクセス要求とが
バッファ手段に保持されている場合には、それらを並列
にアクセスするので、外部バスのアクセス効率を向上さ
せることができる。

【図面の簡単な説明】

【図１】第１実施形態におけるバス制御装置の構成を示
すブロック図である。

【図２】マスター装置から発行されるアクセス要求のデ
ータフォーマット図である。

【図３】モードレジスタ部１０１が保持するデータフォ
ーマット例を示す。

【図４】外部デバイスのアクセスサイクルとアクセス禁
止期間の説明図である。

【図５】アクセス発生制御部１０２の動作タイミングを
示す図である。

【図６】（ａ）外部デバイス１０３への連続するアクセ
スが発生した場合のアクセスタイミングを示す図であ
る。（ｂ）外部デバイス１０３、２０３へのアクセスが
順次発生した場合のアクセスタイミングを示す図であ
る。

【図７】第２実施形態におけるバス制御装置の構成を示
すブロック図である。

【図８】アクセス要求バッファ３１に保持されたアクセ
ス要求とそのアクセス実行順序とを示す図である。

【図９】第３実施形態におけるバス制御装置の構成を示
すブロック図である。

【図１０】バス獲得調停部５３の構成を示すブロック図
である。

【図１１】リード要求が発行された場合の調停部５５に
よるクロスバススイッチの接続制御論理を、発行元のマ
スター装置別に記した図である。

【図１２】外部バス制御部６０の構成を示すブロック図
である。

【図１３】モードレジスタ部１００１のデータフォーマ
ット例を示す図である。

【図１４】第２レジスタのパラメータにより設定される
アクセスモードの具体例を示す図である。

【図１５】モード５による外部デバイスのアクセスタイ
ミングを示す。

【図１６】モード３による外部デバイスのアクセスタイ
ミングを示す。

【図１７】外部バスＩ／Ｆ部６４の構成例を示すブロッ
ク図である。

【図１８】アクセス部１０１３による外部バスＩ／Ｆ部
６４の制御論理を、モード毎に示した図である。

【図１９】モード５によるアクセスとモード３によるア
クセスとの並列アクセスのタイミングを示す図である。

【図２０】従来技術におけるバス制御装置の構成を示す
ブロック図である。

【符号の説明】

３０ 外部バス制御部 ３１ アクセス要求バッファ ３２ アドレスデコード部 ３３ アクセス終了検知部 ３４ 外部バスＩ／Ｆ部 ４０ 外部バス制御部 ４１ アドレスデコード部 ４２ 順序設定部 ４３ ポインタ制御部 ５０ 外部バス制御部 ５１ 応答制御部 ５２ スレーブキュー制御部 ５３ バス獲得調停部 ５４ クロスバススイッチ ５４Ｘ〜５４Ｚ セレクタ ５５ 調停部 ６０ 外部バス制御部 ６１ アドレスデコード部 ６２ 並列判定部 ６３ ポインタ制御部 ６３ 並列判定部 ６４ 外部バスＩ／Ｆ部 １０１、２０１、３０１ モードレジスタ部 １０２、２０２、３０２ アクセス発生制御部 １０３、２０３、３０３ 外部デバイス １１０ カウンタ部 １１１ 比較器 １１２ 比較器 １１３ アクセス部 １１４ ゲート ５００ クロスバス制御部 ５０１ スレーブバス ５０１ マスターバス ５０２ マスターキュー部 ５０３ マスターキュー制御部 ５０４ バス獲得調停部 ５０５ スレーブキュー部 ５０６ スレーブキュー制御部 ５０７ 内部デバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北村 朋彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 原田 昌明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B061 BC07 GG01 RR02 RR03 5B062 AA10 CC01 EE10 5B077 AA18 BA09 GG27 MM01 MM02

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マスター装置から発行されるアクセス要
   求に従って、外部バスに接続された複数の外部デバイス
   へのアクセスを制御するバス制御装置であって、 前記外部デバイスへのアクセス要求を順次保持するバッ
   ファ手段と、 前記外部デバイス毎に、アクセス完了後に確保すべきア
   クセス禁止期間を示すパラメータを保持するパラメータ
   保持手段と、 デバイスへのアクセスが完了した時点から、パラメータ
   保持手段に保持されたパラメータが示す当該デバイスの
   アクセス禁止期間を計時する計時手段と、 現在アクセス中の外部デバイスと、バッファ手段に保持
   された次のアクセス要求のアクセス先の外部デバイスと
   が異なる場合には、現在アクセス中の外部デバイスへの
   アクセスが完了したときに次のアクセス要求によるアク
   セスを開始し、同じ場合には、計時手段による計時が完
   了したときに次のアクセス要求によるアクセスを開始す
   る制御手段とを備えることを特徴とするバス制御装置。
2. 【請求項２】 前記バス制御装置は、さらに、 バッファに保持されたアクセス要求毎に、アクセス先デ
   バイスを判別する判別手段と、 判別結果に基づいて、現在アクセス中のデバイスとは異
   なるデバイスをアクセス先とするアクセス要求がバッフ
   ァに保持されている場合には、当該アクセス要求を次の
   アクセス要求とする旨を前記制御手段に通知する順序設
   定手段とを備えることを特徴とする請求項１記載のバス
   制御装置。
3. 【請求項３】 前記バス制御装置は、さらに、マスター
   装置が接続されるマスターバス毎に設けられたマスター
   キューであって、マスター装置から発行されるアクセス
   要求をキューイングする複数のマスターキューからなる
   マスターキュー部と、 スレーブ装置が接続されるスレーブバス毎に設けられた
   スレーブキューであって、スレーブバスに接続されたス
   レーブ装置へのアクセス要求をキューイングする複数の
   スレーブキューからなるスレーブキュー部と、 複数のマスターキューと複数のスレーブキューとを任意
   に接続するスイッチ手段と、 各マスターキューの先頭のアクセス要求を調停して、ア
   クセス先のスレーブ装置に応じたスレーブキューに転送
   するようスイッチ手段を制御する調停手段と、を備え、 前記バッファ手段は、何れかのスレーブバスに接続さ
   れ、当該スレーブバス用に設けられたスレーブキューに
   キューイングされたアクセス要求を順に保持し、 前記制御手段は、アクセス要求によりリードアクセスを
   開始した場合、開始直後にダミーの第１応答信号を、外
   部デバイスのリードデータが確定した時点で第２応答信
   号を前記調停手段に出力し、 前記調停手段は、第１応答信号が出力された時、当該ア
   クセス要求を保持していたマスターキューとスレーブキ
   ューとの間の接続を開放し、第２応答信号が出力された
   時、開放した接続を再度接続することを特徴とする請求
   項１又は２記載のバス制御装置。
4. 【請求項４】 前記複数の外部デバイスのうち第１外部
   デバイスと第２外部デバイスとは、外部バスを分割した
   部分バスを使用することにより互いに外部バス上で競合
   することなくアクセスされるインターフェースを有し、 前記バス制御装置は、さらに、 判別手段の判別結果に基づいて、第１外部デバイスに対
   するアクセス要求と、第２外部デバイスに対するアクセ
   ス要求とがバッファ手段に保持されているか否を判定す
   ると判定手段を備え、 前記制御手段は、判定手段により保持されていると判定
   された場合、判定された２つのアクセス要求に従って、
   第１外部デバイスと第２外部デバイスとに並列にアクセ
   スを行うことを特徴とする請求項２又は３記載のバス制
   御装置。
5. 【請求項５】 マスター装置から発行されるアクセス要
   求に従って、外部バスに接続された複数の外部デバイス
   へのアクセスを制御するバス制御装置であって、 マスター装置が接続されるマスターバス毎に設けられた
   マスターキューであって、マスター装置から発行される
   アクセス要求をキューイングする複数のマスターキュー
   からなるマスターキュー部と、 スレーブ装置が接続されるスレーブバス毎に設けられた
   スレーブキューであって、スレーブバスに接続されたス
   レーブ装置へのアクセス要求をキューイングする複数の
   スレーブキューからなるスレーブキュー部と、 複数のマスターキューと複数のスレーブキューとを任意
   に接続するスイッチ手段と、 各マスターキューの先頭のアクセス要求を調停して、ア
   クセス先のスレーブ装置に応じたスレーブキューに転送
   するようスイッチ手段を制御する調停手段と、 何れかのスレーブバスに接続され、当該スレーブバス用
   に設けられたスレーブキューにキューイングされたアク
   セス要求を順に保持するバッファ手段と、 バッファ手段に保持されたアクセス要求に従って外部デ
   バイスにアクセスする制御手段とを備え、 前記制御手段は、アクセス要求によりリードアクセスを
   開始した場合、開始直後にダミーの第１応答信号を、外
   部デバイスのリードデータが確定した時点で第２応答信
   号を前記調停手段に出力し、 前記調停手段は、第１応答信号が出力された時、当該ア
   クセス要求を保持していたマスターキューとスレーブキ
   ューとの間の接続を開放し、第２応答信号が出力された
   時、開放した接続を再度接続することを特徴とするバス
   制御装置。
6. 【請求項６】 マスター装置から発行されるアクセス要
   求に従って、外部バスに接続された複数の外部デバイス
   へのアクセスを制御するバス制御装置であって、 前記複数の外部デバイスのうち第１外部デバイスと第２
   外部デバイスとは、外部バスを分割した部分バスを使用
   することにより互いに外部バス上で競合することなくア
   クセスされるインターフェースを有し、 前記バス制御装置は、 マスター装置から発行された前記外部デバイスへのアク
   セス要求を順に保持するバッファ手段と、 バッファに保持されたアクセス要求毎に、アクセス先デ
   バイスを判別する判別手段と、 判別手段の判別結果に基づいて、第１外部デバイスに対
   するアクセス要求と、第２外部デバイスに対するアクセ
   ス要求とがバッファ手段に保持されているか否を判定す
   ると判定手段と、 判定手段により保持されていると判定された場合、判定
   された２つのアクセス要求に従って、第１外部デバイス
   と第２外部デバイスとに並列にアクセスを行う制御手段
   とを備えることを特徴とするバス制御装置。