JP2001133956A - マスクパタ−ン補正方法、フォトマスク及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタの拡散領域と素子分離領域との
境界からなる段差部分に起因したゲート寸法の変形を防
止する有効な補正パターンを簡便に生成できるようにす
る。 【解決手段】 まず、ゲートパターン抽出工程ＳＴ０２
において、入力されたマスクパターンから、トランジス
タのゲートパターンを抽出する。次に、ゲートパターン
選別工程ＳＴ０３において、抽出されたゲートパターン
のゲート幅の寸法を測定し、測定された値が所定寸法以
下の場合にパターン補正の対象として選別する。次に、
補助パターン生成工程ＳＴ０４において、選別されたゲ
ートパターンに対して、露光後のパターン形状が設計パ
ターンとほぼ同等となるように補助パターンを生成す
る。次に、補正パターン合成工程ＳＴ０５において、生
成された補助パターンと入力された設計パターンとを合
成し、次の補正パターン出力工程ＳＴ０６において、補
正パターンとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置等の設計パターンの転写に用いるマスクパタ−ンを所
望の設計パタ−ンに近いパタ−ンが半導体基板上に転写
されるようにあらかじめ補正するマスクパタ−ン補正方
法と、マスクパタ−ン補正方法を用いて補正されたマス
クパタ−ンを有するフォトマスクと、マスクパタ−ン補
正方法を用いて補正されたマスクパタ−ンを用いて製造
された半導体装置とに関する。

【０００２】

【従来技術】現在の半導体装置の製造工程においては、
半導体装置の設計パターンが形成されたマスクパタ−ン
に露光光源からの露光光を透過することにより、半導体
基板上のレジスト膜に所望の設計パターンを転写するフ
ォトリソグラフィ工程が必須である。近年、半導体装置
における設計パターンの微細化は、その製造プロセスに
おける露光光源の波長を縮小するペース以上のペ−スで
進んでいる。その結果、露光光源の波長と同等又はそれ
以下の寸法をレジスト膜に転写するフォトリソグラフィ
工程を行なわざるを得ない状況になりつつある。このこ
とは、マスクパタ−ン、すなわち設計パターンとレジス
ト膜上に転写された転写パタ−ンとの間に無視できない
差異が生じるという問題をもたらす。

【０００３】このような差異をもたらす要因の一つとし
て、半導体素子の活性領域と素子分離領域との境界に生
じる段差部分が挙げられる。

【０００４】以下、図面を参照しながら転写パターンが
変形する具体例を説明する。

【０００５】図２１は従来のマスクパターンを示し、図
２２（ａ）及び図２２（ｂ）は従来のマスクパターンに
補正を施さない製造方法により得られた半導体装置であ
って、（ａ）は図２１のXXIIａ−XXIIａ線と対応する位
置の断面構成を示し、（ｂ）は図２１のXXIIｂ−XXIIｂ
線と対応する位置の断面構成を示している。

【０００６】図２１は、方形状を有するトランジスタの
拡散領域パターン１０１と、該拡散領域パターン１０１
を囲む素子分離パターン１０２とからなる第１のマスク
パターンと、拡散領域パターン１０１上における一辺と
該一辺と対向する他辺とをまたぐように形成されたゲー
トパターン１０３からなる第２のマスクパターンとを併
せた図形を表わしている。ここで、ゲートパターン１０
３のゲート長をＬ１とする。また、拡散領域パターン１
０１のゲート長方向におけるゲートパターン１０３の一
辺と該一辺と対向する素子分離パターン１０２との寸法
をＦ１とし、拡散領域パターン１０１のゲート幅方向の
寸法であるトランジスタ幅をＷ１とする。

【０００７】通常、トランジスタの製造時には、図２２
（ａ）及び図２２（ｂ）に示すように、素子分離形成用
の第１のマスクパターンを用いて、半導体基板１１０上
に拡散領域１１１と素子分離領域１１２とを形成し、そ
の後、ゲート形成用の第２のマスクパターンを用いて、
拡散領域１１１上にゲート１１３を形成する。

【０００８】このゲートパターン露光工程において、半
導体基板１１０上に既に形成されているＬＯＣＯＳ膜等
からなる素子分離領域１１２は、基板面から突出した段
差部分が生じる。この段差部分によって露光光が反射さ
れるため、ゲートパターン１０３が転写されるレジスト
の露光状態が反射光の影響を受け、これにより、レジス
トパターンのパターン形状が変形する。従って、変形し
たレジストパターンをマスクとして形成されるゲート１
１３の形状も所望の設計パターンからずれて、例えば、
図２２（ａ）及び図２２（ｂ）に示すように、例えば、
ゲート長がＬ２と小さくなる。

【０００９】このように、素子分離領域１１２の境界部
分とゲートパターン１０３との距離に応じて、露光光に
おける該境界部分からゲートパターン１０３への反射光
の強度が異なるため、第２のマスクパタ−ンに形成され
たゲ−トパターン１０３の形状がレジストへの転写後に
変形してしまう。このため、例えばリーク電流が増加す
る等のトランジスタ特性が劣化し、ついにはトランジス
タの動作不良を招くことにもなる。

【００１０】従来からこのような素子分離領域１１２の
反射光による転写パターンの変形を防止する対策はいく
つか講じられてきている。以下、従来の転写パターンの
変形防止方法、すなわちマスクパタ−ン補正方法の一例
を説明する。

【００１１】例えば、図２１に示すマスクパターンにお
いて、拡散領域パターン１０１の端部とゲ−トパターン
１０３との寸法Ｆ１及びトランジスタ幅Ｗ１に対して、
ゲ−トパターン１０３への影響を検証して、実際のゲー
ト１１３のパターン形状に変形が起こらないルールを設
定する。さらに、転写した後に、ゲート１１３の形状が
露光光の反射光の影響を受けそうな箇所をマスクパター
ンの設計段階で検出して、その結果をマスクパターンに
反映させて補正パターンを作成する。この補正されたマ
スクパターンを用いて形成されたトランジスタを図２３
に示す。ここでは、図２２（ａ）と同一の構成部材には
同一の符号を付している。図２３に示すように、ゲート
１１３のゲート長は所望のゲート長に近い値のＬ３が得
られる。

【００１２】

【発明が解決しようとする課題】しかしながら、前記従
来のマスクパタ−ン補正方法は、マスクパターン上で、
拡散領域１１１と素子分離領域１１２との段差部分に起
因する反射光の影響の検証を行なっている。すなわち、
マスクパターンの設計工程において、マスクパターンの
設計者が必要な補正パターンを作成するため、開発工数
が膨大となり且つチップ面積が大きくなってしまうとい
う問題がある。半導体装置のチップ面積は、チップコス
トを決定する最大の要素であり、市場で競争力がある半
導体チップを開発する上で最も重要である。

【００１３】本発明は、前記従来の問題を解決し、トラ
ンジスタにおける拡散領域と素子分離領域との境界から
なる段差部分に起因したゲート寸法の変形を防止する有
効な補正パターンをチップ面積を増大させることなく簡
便に生成できるようにすることを目的とする。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１のマスクパタ−ン補正方法は、ト
ランジスタを含む所望の設計パターンを半導体基板上に
転写する際に用いるマスクパターンを設計パターンと同
等のパターンが得られるように補正するマスクパターン
補正方法を対象とし、設計パターンからトランジスタの
ゲートパターンを抽出する第１の工程と、抽出されたゲ
ートパターンのゲート幅の寸法を測定し、測定された値
が所定寸法以下の場合にパターン補正の対象として選別
する第２の工程と、選別されたゲートパターンに対し
て、露光後のパターン形状が設計パターンの形状に近づ
くように補助パターンを生成する第３の工程と、生成さ
れた補助パターンを選別されたゲートパターンと合成す
ることにより、マスクパターンを補正する補正パターン
を生成する第４の工程とを備えている。

【００１５】第１のマスクパタ−ン補正方法によると、
設計パターンからトランジスタのゲートパターンを抽出
し、抽出されたゲートパターンのうち、ゲート幅の寸法
が所定値以下の場合にパターン補正の対象として選別す
る。その後、選別されたゲートパターンに対して、露光
後のパターン形状が設計パターンの形状に近づくように
パターンを拡大又は縮小する補助パターンを生成する。
このように、設計パターンからトランジスタのゲートパ
ターンを抽出し、抽出したゲートパターンが所定寸法以
下の場合に補正対象パターンとするため、素子分離領域
の段差部分からの反射光の影響を受けやすい比較的ゲー
ト幅が小さいゲートパターンに対してのみ補正を行なう
ので、有効な補正パターンを効率良く生成することがで
きる。

【００１６】本発明に係る第２のマスクパタ−ン補正方
法は、トランジスタを含む所望の設計パターンを半導体
基板上に転写する際に用いるマスクパターンを設計パタ
ーンと同等のパターンが得られるように補正するマスク
パターン補正方法を対象とし、設計パターンからトラン
ジスタにおける拡散領域と素子分離領域との境界部分を
抽出する第１の工程と、抽出された境界部分とトランジ
スタのゲートパターンとの重なり部分からなる補正対象
パターンを生成する第２の工程と、生成された補正対象
パターンに対して、露光後のパターン形状が設計パター
ンの形状に近づくように補助パターンを付加する第３の
工程と、付加された補助パターンを補正対象パターンと
合成することにより、マスクパターンを補正する補正パ
ターンを生成する第４の工程とを備えている。

【００１７】第２のマスクパタ−ン補正方法によると、
設計パターンからトランジスタの拡散領域と素子分離領
域との境界部分を抽出し、抽出された境界部分とトラン
ジスタのゲートパターンとの重なり部分からなる補正対
象パターンを生成する。その後、生成された補正対象パ
ターンに対して、露光後のパターン形状が設計パターン
の形状に近づくようにパターンを拡大又は縮小する補助
パターンを付加する。このように、設計パターンから拡
散領域及び素子分離領域の境界部分とトランジスタのゲ
ートパターンとの重なり部分を生成して補正対象パター
ンとするため、ゲートパターンにおける素子分離領域の
段差部分からの反射光の影響を受けやすい領域に対して
のみ補正を行なうので、有効な補正パターンを効率良く
生成することができる。

【００１８】本発明に係る第３のマスクパタ−ン補正方
法は、トランジスタを含む所望の設計パターンを半導体
基板上に転写する際に用いるマスクパターンを設計パタ
ーンと同等のパターンが得られるように補正するマスク
パターン補正方法を対象とし、設計パターンからトラン
ジスタのゲートパターン及び拡散領域パターンを抽出す
る第１の工程と、抽出された拡散領域パターンのゲート
長方向側の端部とゲートパターンとの距離又は拡散領域
パターンのゲート幅方向側の端部とゲートパターンとの
距離を測定し、測定された距離が所定値以下の場合に拡
散領域パターンをパターン補正の対象として選別する第
２の工程と、選別された拡散領域パターンに対して、露
光後のゲートパターンの形状が設計パターンの形状に近
づくように補助パターンを生成する第３の工程と、生成
された補助パターンを選別された拡散領域パターンと合
成することにより、マスクパターンを補正する補正パタ
ーンを生成する第４の工程とを備えている。

【００１９】第３のマスクパタ−ン補正方法によると、
設計パターンからトランジスタのゲートパターン及び拡
散領域パターンを抽出する。抽出された拡散領域パター
ンのゲート長方向側の端部とゲートパターンとの距離又
は拡散領域パターンのゲート幅方向側の端部とゲートパ
ターンとの距離を測定し、測定された距離が所定値以下
の場合に該拡散領域パターンを補正の対象として選別す
る。続いて、選別された拡散領域パターンに対して、露
光後のゲートパターンの形状が設計パターンの形状に近
づくようにパターンを拡大又は縮小する補助パターンを
生成する。このように、設計パターンからトランジスタ
のゲートパターン及び拡散領域を抽出し、抽出したゲー
トパターンと拡散領域の端部との距離が所定値以下の場
合に、抽出した拡散領域パターンを補正対象パターンと
するため、拡散領域と素子分離領域との境界からなる段
差部分に起因したゲート寸法の変形の防止に有効な補正
パターンを効率良く生成することができる。

【００２０】本発明に係る第１のフォトマスクは、本発
明の第１のマスクパタ−ン補正方法により形成されてい
る。従って、第１のフォトマスクは、露光後のゲートパ
ターンの形状が設計パターンの形状に近づくように生成
された補助パターンを有しているため、このフォトマス
クを用いて半導体基板上のレジスト膜を露光すると、拡
散領域と素子分離領域との境界部分に生じる段差部分に
起因したゲート寸法の変形が防止されるので、所望のゲ
ートパターンに近い（ほぼ同等）の転写パターンを得る
ことができる。

【００２１】本発明に係る第２のフォトマスクは、本発
明の第２のマスクパタ−ン補正方法により形成されてい
る。従って、第２のフォトマスクは、拡散領域及び素子
分離領域の境界部分とトランジスタのゲートパターンと
の重なり部分を補正対象パターンとし、該補正対象パタ
ーンに露光後のゲートパターンの形状が設計パターンの
形状に近づくように付加された補助パターンを付加して
いるため、このフォトマスクを用いて半導体基板上のレ
ジスト膜を露光すると、拡散領域と素子分離領域との境
界部分に生じる段差部分に起因したゲート寸法の変形が
防止されるので、所望のゲートパターンとほぼ同等の転
写パターンを得ることができる。

【００２２】本発明に係る第３のフォトマスクは、本発
明の第３のマスクパタ−ン補正方法により形成されてい
る。従って、第３のフォトマスクは、露光後のゲートパ
ターンの形状が設計パターンの形状に近づくように生成
された補助パターンを有しているため、このフォトマス
クを用いて半導体基板上のレジスト膜を露光すると、拡
散領域と素子分離領域との境界部分に生じる段差部分に
起因したゲート寸法の変形が防止されるので、所望のゲ
ートパターンとほぼ同等の転写パターンを得ることがで
きる。

【００２３】本発明に係る第１の半導体装置は、本発明
の第１のマスクパタ−ン補正方法による補正パターンを
用いて転写された設計パターンを有している。

【００２４】本発明に係る第２の半導体装置は、本発明
の第２のマスクパタ−ン補正方法による補正パターンを
用いて転写された設計パターンを有している。

【００２５】本発明に係る第３の半導体装置は、本発明
の第３のマスクパタ−ン補正方法による補正パターンを
用いて転写された設計パターンを有している。

【００２６】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２７】図１は本発明の第１の実施形態に係るマス
クパタ−ン補正方法の概略フローを示している。本実施
形態においては、設計対象である半導体集積回路装置に
おけるレイアウト設計されたマスクパターン（設計パタ
ーン）は、ＣＰＵを組み込んだデータ処理装置が読み取
り可能な数値データとして変換されており、例えばデー
タファイルに格納されているとする。

【００２８】図１に示すように、まず、パターン入力工
程ＳＴ０１において、データ処理装置にマスクパターン
となるパターンデータを入力する。

【００２９】次に、ゲートパターン抽出工程ＳＴ０２に
おいて、入力されたマスクパターンから、電解効果トラ
ンジスタのゲートパターンを抽出する。

【００３０】次に、ゲートパターン選別工程ＳＴ０３に
おいて、抽出されたゲートパターンのゲート幅を測定
し、測定された値が所定寸法以下の場合にパターン補正
の対象として選別する。

【００３１】次に、補助パターン生成工程ＳＴ０４にお
いて、選別されたゲートパターンに対して、露光後のパ
ターン形状が設計パターンとほぼ同等となるように補助
パターンを生成する。

【００３２】次に、補正パターン合成工程ＳＴ０５にお
いて、生成された補助パターンと入力された設計パター
ンとを合成し、次の補正パターン出力工程ＳＴ０６にお
いて、補正露光用のマスクパターン（補正パターン）と
して出力する。

【００３３】以下、本実施形態に係るトランジスタのゲ
ートパターンの補正方法について具体例を挙げて説明す
る。

【００３４】図２（ａ）はパターン入力工程ＳＴ０１に
おいて入力されたマスクパターンのうちの２つのトラン
ジスタを含む図形パターンを示し、図２（ｂ）はゲート
パターン抽出工程ＳＴ０２において抽出されたゲートパ
ターンを示している。

【００３５】図２（ａ）に示すように、平面かぎ形を有
する第１の拡散領域パターン１１Ａと第２の拡散領域パ
ターン１２Ａとが互いに間隔をおいて配置されている。
第１の拡散領域パターン１１Ａ上における図面左側の領
域には図面縦方向に延びるゲート及びゲート用配線とな
る第１のＰＳ（多結晶シリコン）パターン１３が配置さ
れている。第１の拡散領域パターン１１Ａ上における図
面右側の領域には第１のＰＳパターン１３とほぼ平行に
配置され且つ屈曲して第２の拡散領域パターン１２Ａ上
における図面上側の領域で図面横方向に延びる第２のＰ
Ｓパターン１４が配置されている。また、第２の拡散領
域パターン１２Ａ上における図面下側の領域には第２の
ＰＳパターン１４とほぼ平行に延びる第３のＰＳパター
ン１５が配置されている。続いて、入力された第１及び
第２の拡散領域パターン１１Ａ、１２Ａに対して、それ
ぞれ、横方向及び縦方向にそれぞれ値が最大で０．１μ
ｍ程度の第１の所定量Ａだけ拡大させる拡大補正処理を
行なうことにより、第１の拡大パターン１１Ｂ及び第２
の拡大パターン１２Ｂを作成する。ここで、Ａ＝０の場
合には第１及び第２の拡大パターン１１Ｂ、１２Ｂは、
第１及び第２の拡散領域パターン１１Ａ、１２Ａとそれ
ぞれ同一パターンとなる。

【００３６】なお、第１及び第２の拡散領域パターン１
１Ａ、１２Ａと、第１〜第３のＰＳパターン１３〜１５
とは最終的には異なるフォトマスクに形成される。

【００３７】次に、図２（ｂ）に示すように、ゲートパ
ターン抽出工程ＳＴ０２において、第１の拡大パターン
１１Ｂと第１のＰＳパターン１３との論理積演算を行な
うことにより、第１のＰＳパターン１３と第１の拡大パ
ターン１１Ｂとの重なり部分からなる第１のゲートパタ
ーン１３ａが抽出される。また、第１の拡大パターン１
１Ｂと第２のＰＳパターン１４との論理積演算を行なう
ことにより、第２のＰＳパターン１４と第１の拡大パタ
ーン１１Ｂとの重なり部分からなる第２のゲートパター
ン１４ａが抽出される。同様にして、第２のＰＳパター
ン１４と第２の拡大パターン１２Ｂとの重なり部分から
なる第３のゲートパターン１４ｂが抽出されると共に、
第３のＰＳパターン１５と第２の拡大パターン１２Ｂと
の重なり部分からなる第４のゲートパターン１５ａが抽
出される。

【００３８】図３（ａ）及び図３（ｂ）はゲートパター
ン選別工程ＳＴ０３において、複数のゲートパターンか
ら補正対象とするゲートパターンが選別される様子を表
わしている。図３（ａ）に示すように、第１のゲートパ
ターン１３ａ及び第２のゲートパターン１４ａは共に図
面縦方向（Ｙ方向）に延びており、第３のゲートパター
ン１４ｂ及び第４のゲートパターン１５ａは共に図面横
方向（Ｘ方向）に延びている。

【００３９】ここで、第１のゲートパターン１３ａ及び
第２のゲートパターン１４ａに対して、Ｙ方向に値が
０．４μｍ〜１．０μｍ程度の第２の所定量２Ｂ分だけ
縮小させる縮小処理を行なう。その結果、第１のゲート
パターン１３ａはゲート幅が２Ｂよりも大きいため、第
１の縮小パターン１３ｂが生成される。一方、第２のゲ
ートパターン１４ａはゲート幅が２Ｂよりも小さいた
め、縮小パターンが生成されずに消滅する。同様に、第
３のゲートパターン１４ｂ及び第４のゲートパターン１
５ａに対して、Ｘ方向に第２の所定量Ｂだけ縮小させる
縮小処理を行なう。その結果、第３のゲートパターン１
４ｂはゲート幅が２Ｂよりも大きいため、第２の縮小パ
ターン１４ｃが生成され、一方、第４のゲートパターン
１５ａはゲート幅が２Ｂよりも小さいため、縮小パター
ンが生成されない。

【００４０】次に、図３（ｂ）に示すように、縮小パタ
ーンが存在する場合には、第１及び第２の縮小パターン
１３ｂ及び１４ｃに対してそれぞれ第２の所定量２Ｂ分
の寸法を拡大して元のゲート幅の１３ａ及び１４ｂに戻
す。続いて、図２（ｂ）に示す第１のゲートパターン１
３ａ、第２のゲートパターン１４ａ、第３のゲートパタ
ーン１４ｂ及び第４のゲートパターン１５ａと、図３
（ｂ）に示す第１のゲートパターン１３ａ及び第３のゲ
ートパターン１４ｂとの論理減算を行なう。これによ
り、ゲート幅が２Ｂ以下である第２のゲートパターン１
４ａ及び第４のゲートパターン１５ａが補正対象パター
ンとして選別される。

【００４１】図４（ａ）及び図４（ｂ）は補助パターン
生成工程ＳＴ０４において、補正対象のゲートパターン
に対する補助パターンが生成される様子を表わしてい
る。図４（ａ）に示すように、補正対象の第２のゲート
パターン１４ａ及び第４のゲートパターン１５ａに対し
て、その周縁部を第３の所定量Ｃ分の拡大又は縮小する
補正を行なうことにより、それぞれ第２のゲート拡大パ
ターン１４ｄ及び第４のゲート拡大パターン１５ｂを生
成する。ここで、第３の所定量Ｃは、補正対象パターン
のゲート幅に依存する値となる。すなわち、露光後のパ
ターン形状が設計パターンの形状に近づく値とし、本実
施形態においては、例えば０．００５μｍ〜０．０２μ
ｍとしている。図４（ａ）においては、第３の所定量Ｃ
分の拡大を行なっているが、使用するレジスト材のネガ
型又はポジ型の極性や露光方法により縮小パターンとす
る場合もあり得る。

【００４２】次に、図４（ｂ）に示すように、第１の拡
大パターン１１Ｂと第２のゲート拡大パターン１４ｄと
の論理積、及び第２の拡大パターン１２Ｂと第４のゲー
ト拡大パターン１５ｂとの論理積演算を行なって、それ
ぞれ第２のゲート補助パターン１４ｅと第４のゲート補
助パターン１５ｃとを生成する。

【００４３】図５は補正パターン合成工程ＳＴ０５にお
いて、入力されたマスクパターンと補助パターンとが合
成される様子を表わしている。図５に示すように、図２
（ａ）に示す第１の拡散領域パターン１１Ａ、第２の拡
散領域パターン１２Ａ、第１のＰＳパターン１３、第２
のＰＳパターン１４及び第３のＰＳパターン１５と、図
４（ｂ）に示す第２のゲート補助パターン１４ｅ及び第
４のゲート補助パターン１５ｃとに対して論理和演算を
行なってこれらを合成することにより、補正パターンを
生成する。

【００４４】なお、本実施形態は、ゲートパターン選別
工程ＳＴ０３において、第２の所定量２Ｂの設定値が１
通りの場合を示したが、第２の所定量２Ｂの値を複数個
分設定し、ゲートパターン選別工程ＳＴ０３を複数回繰
り返すことにより、補正対象パターンを複数通りのゲー
ト幅によって選別できるようになる。

【００４５】第１の実施形態によると、入力されたマス
クパターンからトランジスタのゲートパターンを抽出
し、抽出したゲートパターンが、第２の所定量２Ｂ以下
の場合に補正対象パターンとするため、素子分離領域の
段差部分からの反射光の影響を受けやすい比較的ゲート
幅が小さいゲートパターンに対してのみ補正を行なうの
で、有効な補正パターンを効率良く生成することができ
る。

【００４６】図６は本実施形態に係るマスクパタ−ン補
正方法により作成された補正パターンを持つフォトマス
クにおける１つのトランジスタの図形パターンを表わし
ている。図６に示すように、方形状を有するトランジス
タの拡散領域パターン２１と、該拡散領域パターン２１
を囲む素子分離パターン２２とからなる第１のマスクパ
ターンと、拡散領域パターン２１上における一辺と該一
辺と対向する他辺とをまたぐように形成され、拡散領域
パターン２１上にゲート補助パターン２３が付加された
ゲートパターン２４からなる第２のマスクパターンとを
併せた図形を示している。ここで、ゲートパターン２４
のゲート長をＬ１とし、ゲート補助パターンのゲート長
をＬ３とする。また、拡散領域パターン２１のゲート長
方向におけるゲート補助パターン２３の一辺と該一辺と
対向する素子分離パターン２２との寸法をＦ１とし、拡
散領域パターン２１のゲート幅方向の寸法となるトラン
ジスタ幅をＷ１とする。

【００４７】図７は本実施形態に係るフォトマスクを用
いて形成された半導体装置の断面構成であって、図６の
ＶII−ＶII線と対応する位置の断面構成を示している。
図７に示すように、シリコンからなる半導体基板３０上
には、ＬＯＣＯＳ膜等からなる素子分離領域３２により
囲まれてなる拡散領域３１が形成され、拡散領域３１上
には、設計パターンのゲート長とほぼ同等の、すなわち
ゲート長の誤差が実質的に無視できる程度のゲート長Ｌ
２を持つゲート３３が形成されている。

【００４８】このように、少なくとも、互いに対向する
ゲート補助パターン２３の側辺と素子分離パターン２２
との間の距離Ｆ１と、トランジスタ幅Ｗ１及びゲート補
助パターン２３のゲート長Ｌ３とを最適化することによ
り、所望のゲート長とほぼ同等のゲート長Ｌ２を持つゲ
ート３３を形成できる。その結果、補正パターンの対象
が限られることによりデータ処理量が膨大とならないた
め、補正パターンの作成に要する工数の増加を抑制でき
ると共にチップ面積の増加をも抑制できる。

【００４９】なお、半導体製造プロセスにおいては良く
知られているように、設計パターンにおけるゲート長Ｌ
１は、実際に形成されるゲート３３のゲート長Ｌ２と同
等とは限らない。すなわち、フォトリソグラフィ工程に
よるサイズの変化分を見越して、所望のゲート長Ｌ２が
得られるように調整されている。本実施形態に係るゲー
ト補助パターン２３のゲート長Ｌ３は、あらかじめ形成
されている素子分離領域３２の段差部からの露光光の反
射光によって、ゲート３３のゲート長Ｌ２が変化してし
まうことを防止できるように調整されている。以下の実
施形態においても同様である。

【００５０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００５１】図８は本発明の第２の実施形態に係るマス
クパタ−ン補正方法の概略フローを示している。本実施
形態においても、設計対象である半導体集積回路装置に
おけるレイアウト設計されたマスクパターン（設計パタ
ーン）は、コンピュータ処理が可能な数値データとして
変換されているとする。

【００５２】図８に示すように、まず、パターン入力工
程ＳＴ１１において、データ処理装置にマスクパターン
となるパターンデータを入力する。

【００５３】次に、拡散領域境界部分抽出工程ＳＴ１２
において、入力されたマスクパターンから、電解効果ト
ランジスタを検索する。続いて、検索した電解効果トラ
ンジスタの拡散領域パターンにおける素子分離領域パタ
ーンとの境界部分を抽出し、抽出した境界部分に所定の
幅を持たせた枠状の図形パターンとして出力する。

【００５４】次に、補正対象パターン生成工程ＳＴ１３
において、抽出された境界部分上に位置するゲートパタ
ーンを検索し、ゲートパターンにおける境界部分との重
なり部分を補正対象パターンとして生成する。

【００５５】次に、補助パターン生成工程ＳＴ１４にお
いて、生成された補正対象パターンに対して、露光後の
パターン形状が設計パターンとほぼ同等となるように補
助パターンを付加する。

【００５６】次に、補正パターン合成工程ＳＴ１５にお
いて、補助パターンが付加された補正対象パターンと入
力された設計パターンとを合成する。続いて補正パター
ン出力工程ＳＴ１６において、補正露光用のマスクパタ
ーン（補正パターン）として出力する。

【００５７】以下、本実施形態に係るトランジスタのゲ
ートパターンの補正方法について具体例を挙げて説明す
る。

【００５８】図９（ａ）〜図９（ｄ）は拡散領域境界部
分抽出工程ＳＴ１２において、トランジスタの拡散領域
の境界部分が生成される様子を表わしている。まず、図
９（ａ）に示すように、入力されたマスクパターンデー
タのなかから、トランジスタの拡散領域パターン４１及
びゲートパターン４２を抽出する。

【００５９】次に、図９（ｂ）に示すように、拡散領域
パターン４１の周囲に対して、例えば、値が０．０１μ
ｍ〜０．１μｍ程度の第１の所定量Ｄ分の拡大補正を行
なうことにより、拡大領域パターン４１Ａを生成する。

【００６０】次に、図９（ｃ）に示すように、拡散領域
パターン４１の周囲に対して、例えば、値が０．０１μ
ｍ〜０．５μｍ程度の第２の所定量Ｅ分の縮小補正を行
なうことにより、縮小領域パターン４１Ｂを生成する。

【００６１】次に、図９（ｄ）に示すように、拡大領域
パターン４１Ａと縮小領域パターン４１Ｂとに対して論
理減算を施すことにより、拡散領域パターン４１の境界
部分からなる枠状の境界領域パターン４１Ｃを得る。

【００６２】図１０は補正対象パターン生成工程ＳＴ１
３において補正対象パターンが生成される様子を表わし
ている。図１０に示すように、境界領域パターン４１Ｃ
とゲートパターン４２とに対して論理積演算を施すこと
により、補正対象パターン４３Ａを得る。

【００６３】図１１（ａ）及び図１１（ｂ）は補助パタ
ーン生成工程ＳＴ１４において補助パターンが生成され
る様子を表わしている。まず、図１１（ａ）に示すよう
に、補正対象パターン４３Ａの周囲を、例えば値が０．
００５μｍ〜０．０２μｍ程度の第３の所定量Ｆ分だけ
拡大した補正対象拡大パターン４３Ｂを生成する。

【００６４】次に、図１１（ｂ）に示すように、補正対
象拡大パターン４３Ｂと境界領域パターン４１Ｃとに論
理積演算を施して、ゲート補助パターン４３Ｃを得る。

【００６５】図１２（ａ）及び図１２（ｂ）は補正パタ
ーン合成工程ＳＴ１５において補正パターンが生成され
る様子を表わしている。まず、図１２（ａ）に示すよう
に、ゲートパターン４２から境界領域パターン４１Ｃを
減算する論理減算を行なって、非補正ゲートパターン４
２ａを生成する。これにより、補正パターンの合成領域
が確保される。

【００６６】次に、図１２（ｂ）に示すように、非補正
ゲートパターン４２ａとゲート補助パターン４３Ｃとに
対して論理和演算を行なってこれらを合成することによ
り、補正パターンを生成する。

【００６７】図１３は本実施形態に係るマスクパタ−ン
補正方法により作成された補正パターンを持つフォトマ
スクにおける１つのトランジスタの図形パターンを表わ
している。図１３に示すように、方形状を有するトラン
ジスタの拡散領域パターン２１と、該拡散領域パターン
２１を囲む素子分離パターン２２とからなる第１のマス
クパターンと、拡散領域パターン２１上における一辺と
該一辺と対向する他辺とをまたぐように形成され、拡散
領域パターン２１及び素子分離パターン２２の境界部分
上にゲート補助パターン２３が付加されたゲートパター
ン２４からなる第２のマスクパターンとを併せた図形を
示している。

【００６８】ここで、ゲートパターン２４のゲート長を
Ｌ１とし、ゲート補助パターンのゲート長をＬ３とす
る。また、拡散領域パターン２１のゲート長方向におけ
るゲートパターン２４の一辺と該一辺と対向する素子分
離パターン２２との寸法をＦ２とし、拡散領域パターン
２１のゲート幅方向の寸法となるトランジスタ幅をＷ１
とする。

【００６９】第２の実施形態によると、入力されたマス
クパターンからトランジスタのゲートパターン及び拡散
領域パターンを抽出し、抽出したゲートパターンと拡散
領域パターンの周縁部との重なり部分にのみ、すなわ
ち、素子分離領域の段差部分からの反射光の影響を受け
やすい部分にのみ補正を行なうため、データ処理量を抑
制できるので、チップ面積を大きく増大させることな
く、有効な補正パターンを効率良く生成することができ
る。

【００７０】図１４は本実施形態に係るフォトマスクを
用いて形成された半導体装置の断面構成であって、図１
３のＸIV−ＸIV線と対応する位置の断面構成を示してい
る。図１４に示すように、シリコンからなる半導体基板
３０上には、ＬＯＣＯＳ膜等からなる素子分離領域３２
により囲まれてなる拡散領域３１が形成され、該拡散領
域３１上には、設計パターンのゲート長とほぼ同等のゲ
ート長Ｌ２を持つゲート３３が形成されている。

【００７１】このように、本実施形態においても、互い
に対向するゲートパターン２４の側辺と素子分離パター
ン２２との間の距離Ｆ２と、トランジスタ幅Ｗ１及びゲ
ート補助パターン２３のゲート長Ｌ３とを最適化するこ
とにより、所望のゲート長とほぼ同等のゲート長Ｌ２を
持つゲート３３を形成することができる。

【００７２】なお、本実施形態においては、すべてのト
ランジスタに対して補正を行なっているが、トランジス
タ幅Ｗ１に対して上限を設けることにより、補正対象パ
ターンを制限してもよい。

【００７３】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００７４】図１５は本発明の第３の実施形態に係るマ
スクパタ−ン補正方法の概略フローを示している。本実
施形態においても、設計対象である半導体集積回路装置
におけるレイアウト設計されたマスクパターン（設計パ
ターン）は、コンピュータ処理が可能な数値データとし
て変換されているとする。

【００７５】図１５に示すように、まず、パターン入力
工程ＳＴ２１において、データ処理装置にマスクパター
ンとなるパターンデータを入力する。

【００７６】次に、ＰＳパターン及び拡散領域パターン
抽出工程ＳＴ２２において、入力されたマスクパターン
から、電解効果トランジスタのＰＳパターン及び活性領
域パターンを検索して、活性領域からＰＳパターンとの
重なり部分を持たない拡散領域パターンを抽出する。こ
こでは、ＰＳパターンはゲート及びゲート用配線をさ
す。

【００７７】次に、補正対象パターン選別工程ＳＴ２３
において、抽出された拡散領域パターンのゲート長方向
側の端部とＰＳパターンとの距離、又は拡散領域パター
ンのゲート幅方向側の端部とＰＳパターンとの間の距離
を測定し、測定された距離が所定値以下の場合に該拡散
領域パターンをパターン補正の対象として選別する。

【００７８】次に、補助パターン生成工程ＳＴ２４にお
いて、選別された拡散領域パターンに対して、露光後の
ＰＳパターンにおけるゲート領域の形状が設計パターン
とほぼ同等となるように補助パターンを生成する。

【００７９】次に、補正パターン合成工程ＳＴ２５にお
いて、生成された補助パターンと入力された設計パター
ンとを合成し、次の補正パターン出力工程ＳＴ２６にお
いて、補正露光用のマスクパターン（補正パターン）と
して出力する。

【００８０】以下、本実施形態に係るトランジスタのゲ
ートパターンの補正方法について具体例を挙げて説明す
る。

【００８１】図１６はゲート及び拡散領域パターン抽出
工程ＳＴ２２において抽出されたトランジスタの拡散領
域パターン及びＰＳパターンを示している。図１６に示
すように、入力されたマスクパターンデータのなかか
ら、トランジスタの活性領域パターン５１ＡとＰＳパタ
ーン５２とを検索する。続いて、活性領域パターン５１
ＡにおけるＰＳパターン５２と重ならないソース又はド
レインからなる拡散領域パターン５１Ｂを抽出する。

【００８２】図１７（ａ）〜図１７（ｄ）、図１８
（ａ）〜図１８（ｄ）及び図１９（ａ）〜図１９（ｃ）
は補正対象パターン選別工程において、抽出された拡散
領域パターンが補正対象部分を含むか否かを判定し、補
正対象部分を含む場合には補正対象候補として選別する
様子を表わしている。まず、図１７（ａ）に示すよう
に、抽出された拡散領域５１Ｂに対して、Ｘ方向の側端
部に第１の所定量Ｇ分の拡大処理を行なうことにより、
第１のエッジパターン５１ａを生成する。同様に、拡散
領域５１ＢのＹ方向の側端部にも第１の所定量Ｇ分の拡
大処理を行なうことにより、第２のエッジパターン５１
ｂを生成する。ここで、第１の所定量Ｇは、次工程にお
いて第１及び第２のエッジパターン５１ａ、５１ｂに対
する演算処理を行なえる程度の量であればよく、例え
ば、０．０１μｍ〜０．００１μｍ程度でよい。

【００８３】次に、図１７（ｃ）に示すように、ＰＳパ
ターン５２と第１のエッジパターン５１ａとの論理和演
算により第１の合成パターン５３Ａを生成する。同様
に、図１７（ｄ）に示すように、ＰＳパターン５２と第
２のエッジパターン５１ｂとの論理和演算により第２の
合成パターン５３Ｂを生成する。

【００８４】次に、図１８（ａ）に示すように、第１の
合成パターン５３Ａに含まれる第１のエッジパターン５
１ａ等の各パターンの周囲に対して第２の所定量Ｈ／２
分の拡大処理を行なって第１の拡大合成パターン５４Ａ
を生成する。同様に、図１８（ｂ）に示すように、第２
の合成パターン５３Ｂに含まれる第２のエッジパターン
５１ｂ等の各パターンの周囲に対して第２の所定量Ｈ／
２分の拡大処理を行なって第２の拡大合成パターン５４
Ｂを生成する。ここで、第２の所定量Ｈ／２は、例え
ば、０．５μｍ〜０．８μｍ程度としている。

【００８５】次に、図１８（ｃ）に示すように、第１の
拡大合成パターン５４Ａの周縁部に対して第２の所定量
Ｈ／２分の縮小処理を行なうことにより、第１の合成パ
ターン５３Ａに第１の補正対象候補パターン５４ａを生
成する。同様に、図１８（ｄ）に示すように、第２の拡
大合成パターン５４Ｂの周縁部に対して第２の所定量Ｈ
／２分の縮小処理を行なうことにより、第２の合成パタ
ーン５４Ａに第２の補正対象候補パターン５４ｂを生成
する。

【００８６】次に、図１９（ａ）に示すように、図１８
（ｃ）に示すパターンに対して第１の合成パターン５３
Ａの論理減算を施すことにより、第１の補正対象候補パ
ターン５４ａのみのデータを抽出する。同様に、図１９
（ｂ）に示すように、図１８（ｄ）に示すパターンに対
して第２の合成パターン５３Ｂの論理減算を施すことに
より、第２の補正対象候補パターン５４ｂのみのデータ
を抽出する。このように、拡散領域のエッジパターンと
ＰＳパターンとが対向する部分の間隔が所定量Ｈ以下と
なる場合にのみ、補正対象候補パターンが生成される。

【００８７】次に、図１９（ｃ）に示すように、第１の
補正対象候補パターン５４ａ及び第２の補正対象候補パ
ターン５４ｂから補正対象パターンを生成する。具体的
には、第１及び第２の補正対象候補パターン５４ａ、５
４ｂに対して拡散領域パターン５１Ａとの論理積演算を
行なって拡散領域パターン５１Ａに含まれる領域のみを
抽出することにより、第１の補正対象候補パターン５４
ａから補正対象パターン５４ｃを得る。一方、第２の補
正対象候補パターン５４ｂは散領域パターン５１Ａに含
まれないため消滅する。

【００８８】図２０（ａ）〜図２０（ｄ）は補助パター
ン生成工程ＳＴ２４において、補正対象パターンに基づ
いて補助パターンが生成される様子を表わしている。

【００８９】まず、図２０（ａ）に示すように、図１６
に示す設計パターンと補正対象パターン５４ｃとの論理
和演算を行なった後、補正対象パターン５４ｃの周囲に
対して、０．００５μｍ〜０．０２μｍ程度の第３の所
定領域Ｉ分の拡大処理を施すことにより、第１の補正対
象拡大パターン５４ｄを生成する。続いて、図２０
（ｂ）に示すように、ＰＳパターン５２の周囲に対して
第３の所定領域Ｉ分の拡大処理を施すことにより、第２
の補正対象拡大パターン５２ａを生成する。

【００９０】次に、図２０（ｃ）に示すように、ＰＳパ
ターン５２と第１の補正対象拡大パターン５４ｄとの論
理積演算を行なうことにより、ＰＳパターン５２におけ
るゲート部分の側部に第１の補助パターン５４ｅを生成
する。同様に、図２０（ｄ）に示すように、第２の補正
対象拡大パターン５２ａと補正対象パターン５４ｃとの
論理積演算を行なうことにより、拡散領域パターン５１
ＢにおけるＰＳパターン５２のゲート部分と隣接する側
部に第２の補助パターン５４ｆを生成する。このとき、
第１の補助パターン５４ｅ及び第２の補助パターン５４
ｆのゲート長方向の幅は第３の所定量Ｉにより決定され
る。

【００９１】次に、補正パターン合成工程ＳＴ２５にお
いて、第１の補助パターン５４ｅは、設計パターンであ
るＰＳパターン５２との間で論理減算による合成を行な
うことにより補正露光用データを生成する。一方、第２
の補助パターン５４ｆは、ＰＳパターン５２との間で論
理和演算による合成を行なうことにより補正露光用デー
タを生成する。

【００９２】このように、第３の実施形態によると、互
いに対向するＰＳパターン５２の側面と拡散領域パター
ン５１Ｂの側端部との間の距離が所定量Ｈ以下の場合に
のみその拡散領域パターン５１Ｂに補正対象パターン５
４ｃを生成するため、素子分離領域の段差部分からの反
射光の影響を受けやすいＰＳパターンにおけるゲート領
域に対してのみ補正を行なうので、補正パターンの作成
に要する工数の増加を抑制できると共に、チップ面積の
増加をも抑制できる。

【００９３】

【発明の効果】本発明に係る第１のマスクパタ−ン補正
方法によると、設計パターンからトランジスタのゲート
パターンを抽出し、抽出したゲートパターンが所定寸法
以下の場合に補正対象パターンとするため、素子分離領
域の段差部分からの反射光の影響を受けやすい比較的ゲ
ート幅が小さいゲートパターンに対してのみ補正を行な
うので、パターンデータの処理量を抑制できる。その結
果、有効な補正パターンを効率良く迅速に生成できると
共に補正によるチップ面積の増大をも抑制できる。

【００９４】本発明に係る第２のマスクパタ−ン補正方
法によると、設計パターンから拡散領域及び素子分離領
域の境界部分とトランジスタのゲートパターンとの重な
り部分を生成して補正対象パターンとするため、ゲート
パターンにおける素子分離領域の段差部分からの反射光
の影響を受けやすい領域に対してのみ補正を行なうの
で、有効な補正パターンを効率良く迅速に生成できると
共に補正によるチップ面積の増大をも抑制できる。

【００９５】本発明に係る第３のマスクパタ−ン補正方
法によると、設計パターンからトランジスタのゲートパ
ターン及び拡散領域を抽出し、抽出したゲートパターン
と拡散領域の端部との距離が所定値以下の場合に、抽出
した拡散領域パターンを補正対象パターンとするため、
拡散領域と素子分離領域との境界からなる段差部分に起
因したゲート寸法の変形の防止に有効な補正パターンを
効率良く迅速に生成できると共に補正によるチップ面積
の増大をも抑制できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るマスクパタ−ン
補正方法を示す概略フロー図である。

【図２】（ａ）は本発明の第１の実施形態に係るマスク
パタ−ン補正方法のパターン入力工程におけるマスクパ
ターンを示す平面図である。（ｂ）は本発明の第１の実
施形態に係るマスクパタ−ン補正方法のゲートパターン
抽出工程におけるマスクパターンを示す平面図である。

【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るマスクパタ−ン補正方法のゲートパターン選別工程
における図形パターンを示す平面図である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るマスクパタ−ン補正方法の補助パターン生成工程に
おける図形パターンを示す平面図である。

【図５】本発明の第１の実施形態に係るマスクパタ−ン
補正方法の補正パターン合成工程における図形パターン
を示す平面図である。

【図６】本発明の第１の実施形態に係るマスクパタ−ン
補正方法により形成されたフォトマスクのマスクパター
ンを示す平面図である。

【図７】本発明の第１の実施形態に係るフォトマスクを
用いて形成された半導体装置を示し、図６のＶII−ＶII
線と対応する位置における構成断面図である。

【図８】本発明の第２の実施形態に係るマスクパタ−ン
補正方法を示す概略フロー図である。

【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係
るマスクパタ−ン補正方法の拡散領域境界部分抽出工程
における図形パターンを示す平面図である。

【図１０】本発明の第２の実施形態に係るマスクパタ−
ン補正方法の補正対象パターン生成工程における図形パ
ターンを示す平面図である。

【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態
に係るマスクパタ−ン補正方法の補助パターン生成工程
における図形パターンを示す平面図である。

【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態
に係るマスクパタ−ン補正方法の補正パターン合成工程
における図形パターンを示す平面図である。

【図１３】本発明の第２の実施形態に係るマスクパタ−
ン補正方法により形成されたフォトマスクのマスクパタ
ーンを示す平面図である。

【図１４】本発明の第２の実施形態に係るフォトマスク
を用いて形成された半導体装置を示し、図１３のＸIV−
ＸIV線と対応する位置における構成断面図である。

【図１５】本発明の第３の実施形態に係るマスクパタ−
ン補正方法を示す概略フロー図である。

【図１６】本発明の第３の実施形態に係るマスクパタ−
ン補正方法のゲート及び拡散領域パターン抽出工程にお
ける図形パターンを示す平面図である。

【図１７】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマスクパタ−ン補正方法の補正対象パターン選別工
程における図形パターンを示す平面図である。

【図１８】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマスクパタ−ン補正方法の補正対象パターン選別工
程における図形パターンを示す平面図である。

【図１９】（ａ）〜（ｃ）は本発明の第３の実施形態に
係るマスクパタ−ン補正方法の補正対象パターン選別工
程における図形パターンを示す平面図である。

【図２０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマスクパタ−ン補正方法の補助パターン生成工程に
おける図形パターンを示す平面図である。

【図２１】従来のフォトマスクのマスクパターンを示す
平面図である。

【図２２】従来のマスクパターンに補正を施さない製造
方法により得られた半導体装置を示し、（ａ）は図２１
のXXIIａ−XXIIａ線と対応する位置における構成断面図
であり、（ｂ）は図２１のXXIIｂ−XXIIｂ線と対応する
位置における構成断面図である。

【図２３】従来のマスクパターンに補正を施した製造方
法により得られた半導体装置を示す構成断面図である。

【符号の説明】

１１Ａ 第１の拡散領域パターン １１Ｂ 第１の拡大パターン １２Ａ 第２の拡散領域パターン １２Ｂ 第２の拡大パターン １３ 第１のＰＳパターン １３ａ 第１のゲートパターン １３ｂ 第１の縮小パターン １４ 第２のＰＳパターン １４ａ 第２のゲートパターン １４ｂ 第３のゲートパターン １４ｃ 第２の縮小パターン １４ｄ 第２のゲート拡大パターン １４ｅ 第２のゲート補助パターン １５ 第３のＰＳパターン １５ａ 第４のゲートパターン １５ｂ 第４のゲート拡大パターン １５ｃ 第４のゲート補助パターン ２１ 拡散領域パターン ２２ 素子分離パターン ２３ ゲート補助パターン ２４ ゲートパターン ３０ 半導体基板 ３１ 拡散領域 ３２ 素子分離領域 ３３ ゲート ４１ 拡散領域パターン ４１Ａ 拡大領域パターン ４１Ｂ 縮小領域パターン ４１Ｃ 境界領域パターン ４２ ゲートパターン ４２ａ 非補正ゲートパターン ４３Ａ 補正対象パターン ４３Ｂ 補正対象拡大パターン ４３Ｃ ゲート補助パターン ５１Ａ 活性領域パターン ５１Ｂ 拡散領域パターン ５１ａ 第１のエッジパターン ５１ｂ 第２のエッジパターン ５２ ＰＳパターン ５２ａ 第２の補正対象拡大パターン ５３Ａ 第１の合成パターン ５３Ｂ 第２の合成パターン ５４Ａ 第１の拡大合成パターン ５４Ｂ 第２の拡大合成パターン ５４ａ 第１の補正対象候補パターン ５４ｂ 第２の補正対象候補パターン ５４ｃ 補正対象パターン ５４ｄ 第１の補正対象拡大パターン ５４ｅ 第１の補助パターン ５４ｆ 第２の補助パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 向井 清士 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 柴田 英則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H095 BB02 5B046 AA08 BA04 FA06

Claims (9)

【特許請求の範囲】
1. 【請求項１】 トランジスタを含む所望の設計パターン
   を半導体基板上に転写する際に用いるマスクパターンを
   前記設計パターンと同等のパターンが得られるように補
   正するマスクパターン補正方法であって、 前記設計パターンから前記トランジスタのゲートパター
   ンを抽出する第１の工程と、 抽出されたゲートパターンのゲート幅の寸法を測定し、
   測定された値が所定寸法以下の場合にパターン補正の対
   象として選別する第２の工程と、 選別されたゲートパターンに対して、露光後のパターン
   形状が前記設計パターンの形状に近づくように補助パタ
   ーンを生成する第３の工程と、 生成された補助パターンを選別された前記ゲートパター
   ンと合成することにより、前記マスクパターンを補正す
   る補正パターンを生成する第４の工程とを備えているこ
   とを特徴とするマスクパターン補正方法。
2. 【請求項２】 トランジスタを含む所望の設計パターン
   を半導体基板上に転写する際に用いるマスクパターンを
   前記設計パターンと同等のパターンが得られるように補
   正するマスクパターン補正方法であって、 前記設計パターンから前記トランジスタにおける拡散領
   域と素子分離領域との境界部分を抽出する第１の工程
   と、 抽出された境界部分と前記トランジスタのゲートパター
   ンとの重なり部分からなる補正対象パターンを生成する
   第２の工程と、 生成された補正対象パターンに対して、露光後のパター
   ン形状が前記設計パターンの形状に近づくように補助パ
   ターンを付加する第３の工程と、 付加された補助パターンを前記補正対象パターンと合成
   することにより、前記マスクパターンを補正する補正パ
   ターンを生成する第４の工程とを備えていることを特徴
   とするマスクパターン補正方法。
3. 【請求項３】 トランジスタを含む所望の設計パターン
   を半導体基板上に転写する際に用いるマスクパターンを
   前記設計パターンと同等のパターンが得られるように補
   正するマスクパターン補正方法であって、 前記設計パターンから前記トランジスタのゲートパター
   ン及び拡散領域パターンを抽出する第１の工程と、 抽出された拡散領域パターンのゲート長方向側の端部と
   前記ゲートパターンとの距離又は前記拡散領域パターン
   のゲート幅方向側の端部と前記ゲートパターンとの距離
   を測定し、測定された距離が所定値以下の場合に前記拡
   散領域パターンをパターン補正の対象として選別する第
   ２の工程と、 選別された拡散領域パターンに対して、露光後のゲート
   パターンの形状が前記設計パターンの形状に近づくよう
   に補助パターンを生成する第３の工程と、 生成された補助パターンを選別された前記拡散領域パタ
   ーンと合成することにより、前記マスクパターンを補正
   する補正パターンを生成する第４の工程とを備えている
   ことを特徴とするマスクパターン補正方法。
4. 【請求項４】 請求項１に記載のマスクパタ−ン補正方
   法により形成されていることを特徴とするフォトマス
   ク。
5. 【請求項５】 請求項２に記載のマスクパタ−ン補正方
   法により形成されていることを特徴とするフォトマス
   ク。
6. 【請求項６】 請求項３に記載のマスクパタ−ン補正方
   法により形成されていることを特徴とするフォトマス
   ク。
7. 【請求項７】 請求項１に記載のマスクパタ−ン補正方
   法による補正パターンを用いて転写された設計パターン
   を有していることを特徴とする半導体装置。
8. 【請求項８】 請求項２に記載のマスクパタ−ン補正方
   法による補正パターンを用いて転写された設計パターン
   を有していることを特徴とする半導体装置。
9. 【請求項９】 請求項３に記載のマスクパタ−ン補正方
   法による補正パターンを用いて転写された設計パターン
   を有していることを特徴とする半導体装置。