JP2001125654A - 基準電圧起動回路 - Google Patents
基準電圧起動回路Info
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- JP2001125654A JP2001125654A JP30237299A JP30237299A JP2001125654A JP 2001125654 A JP2001125654 A JP 2001125654A JP 30237299 A JP30237299 A JP 30237299A JP 30237299 A JP30237299 A JP 30237299A JP 2001125654 A JP2001125654 A JP 2001125654A
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Abstract
(57)【要約】
【課題】 本発明は、電源投入時の無駄な電流消費を抑
制し、起動時間の短い基準電圧起動回路を提供すること
を目的とする。 【解決手段】 所定の定電圧を発生する基準電圧起動回
路であって、第１のトランジスタと第２のトランジスタ
と第３及び第４のトランジスタと第１の抵抗とを備える
基準電圧回路と、第５のトランジスタと前記電源と前記
第５のトランジスタのドレインとの間に介挿された第１
のコンデンサとドレインが前記第２のトランジスタのゲ
ートに接続されたソース接地の第６のトランジスタとを
備えた起動回路と、第２の抵抗及び第２のコンデンサと
第７のトランジスタとを備えるリセット回路とを備える
ことを特徴とする基準電圧起動回路。
制し、起動時間の短い基準電圧起動回路を提供すること
を目的とする。 【解決手段】 所定の定電圧を発生する基準電圧起動回
路であって、第１のトランジスタと第２のトランジスタ
と第３及び第４のトランジスタと第１の抵抗とを備える
基準電圧回路と、第５のトランジスタと前記電源と前記
第５のトランジスタのドレインとの間に介挿された第１
のコンデンサとドレインが前記第２のトランジスタのゲ
ートに接続されたソース接地の第６のトランジスタとを
備えた起動回路と、第２の抵抗及び第２のコンデンサと
第７のトランジスタとを備えるリセット回路とを備える
ことを特徴とする基準電圧起動回路。
Description
【０００１】
【発明の属する技術分野】本発明は、電源が投入される
と所定の基準電圧を発生し、該基準電圧を他の電子回路
に供給する基準電圧起動回路であり、特に起動回路を備
える基準電圧起動回路に属する。
と所定の基準電圧を発生し、該基準電圧を他の電子回路
に供給する基準電圧起動回路であり、特に起動回路を備
える基準電圧起動回路に属する。
【０００２】
【従来の技術】一般に、基準電圧起動回路は、電源が投
入されると、所定の基準電圧を発生し、該基準電圧を他
の電子回路に供給する為のものである。従来、これらの
基準電圧起動回路は、例えば、図２に示す基準電圧起動
回路１０Ａのように、Ｐｃｈ（Ｐチャンネル）トランジ
スタＳ１ａ，Ｓ３ａや、Ｎｃｈ（Ｎチャンネル）トラン
ジスタＳ２ａ，Ｓ４ａ、抵抗Ｒａより構成される基準電
圧回路３ａと、ＰｃｈトランジスタＳ５ａ，Ｓ６ａ、Ｎ
ｃｈトランジスタＳ７ａ，ＳＬ１…ＳＬｎ、インバータ
Ｉ１，Ｉ２，Ｉ３、コンデンサＣ１ａ，Ｃ２ａ，Ｃ３ａ
より構成される起動回路２ａよりなる。
入されると、所定の基準電圧を発生し、該基準電圧を他
の電子回路に供給する為のものである。従来、これらの
基準電圧起動回路は、例えば、図２に示す基準電圧起動
回路１０Ａのように、Ｐｃｈ（Ｐチャンネル）トランジ
スタＳ１ａ，Ｓ３ａや、Ｎｃｈ（Ｎチャンネル）トラン
ジスタＳ２ａ，Ｓ４ａ、抵抗Ｒａより構成される基準電
圧回路３ａと、ＰｃｈトランジスタＳ５ａ，Ｓ６ａ、Ｎ
ｃｈトランジスタＳ７ａ，ＳＬ１…ＳＬｎ、インバータ
Ｉ１，Ｉ２，Ｉ３、コンデンサＣ１ａ，Ｃ２ａ，Ｃ３ａ
より構成される起動回路２ａよりなる。
【０００３】図２に示すように、起動回路２ａが基準電
圧回路３ａに接続されている理由は、基準電圧回路３ａ
だけでは電源投入時に所定の基準電圧を確保することが
できないからである。これは、基準電圧回路３ａが、内
部に備わる各トランジスタの動作特性に起因する、所定
の基準電圧を発生させる正常動作と、各トランジスタの
全てのソース−ドレイン間の電流がほぼゼロになる異常
動作の２つの動作領域を持っていることによるものであ
る。つまり、電源投入時には各接点の電流がゼロから上
昇する為、基準電圧回路３ａが異常動作領域で動作して
しまい、前述のように電源投入時に所定の基準電圧を確
保することができない。
圧回路３ａに接続されている理由は、基準電圧回路３ａ
だけでは電源投入時に所定の基準電圧を確保することが
できないからである。これは、基準電圧回路３ａが、内
部に備わる各トランジスタの動作特性に起因する、所定
の基準電圧を発生させる正常動作と、各トランジスタの
全てのソース−ドレイン間の電流がほぼゼロになる異常
動作の２つの動作領域を持っていることによるものであ
る。つまり、電源投入時には各接点の電流がゼロから上
昇する為、基準電圧回路３ａが異常動作領域で動作して
しまい、前述のように電源投入時に所定の基準電圧を確
保することができない。
【０００４】図２に示した従来の基準電圧起動回路１０
Ａの動作を詳しく説明する。基準電圧起動回路１０Ａ
は、電源Ｖｃｃが投入されると、起動回路２ａのインバ
ータＩ１，Ｉ２，Ｉ３の入力がそれぞれ「Ｌ」，
「Ｈ」，「Ｌ」レベルとなる。これにより接点ａが
「Ｈ」レベルとなり、ＮｃｈトランジスタＳ７ａがオン
となる。こうして電源ＶｃｃからＰｃｈトランジスタＳ
３ａ、ＮｃｈトランジスタＳ７ａ，ＳＬ１〜ＳＬｎを介
す電流パスが作られる。この結果、Ｐｃｈトランジスタ
Ｓ３ａとカレントミラー回路をなすＰｃｈトランジスタ
Ｓ１ａに電流が流れる（ドレイン電流ＩＤ（Ｓ３ａ）＝
ドレイン電流ＩＤ（Ｓ１ａ））。これから出力端子ＯＵ
Ｔの電位が上昇し、正常動作領域に達する（基準電圧起
動回路１０Ａの起動）。
Ａの動作を詳しく説明する。基準電圧起動回路１０Ａ
は、電源Ｖｃｃが投入されると、起動回路２ａのインバ
ータＩ１，Ｉ２，Ｉ３の入力がそれぞれ「Ｌ」，
「Ｈ」，「Ｌ」レベルとなる。これにより接点ａが
「Ｈ」レベルとなり、ＮｃｈトランジスタＳ７ａがオン
となる。こうして電源ＶｃｃからＰｃｈトランジスタＳ
３ａ、ＮｃｈトランジスタＳ７ａ，ＳＬ１〜ＳＬｎを介
す電流パスが作られる。この結果、Ｐｃｈトランジスタ
Ｓ３ａとカレントミラー回路をなすＰｃｈトランジスタ
Ｓ１ａに電流が流れる（ドレイン電流ＩＤ（Ｓ３ａ）＝
ドレイン電流ＩＤ（Ｓ１ａ））。これから出力端子ＯＵ
Ｔの電位が上昇し、正常動作領域に達する（基準電圧起
動回路１０Ａの起動）。
【０００５】基準電圧起動回路１０Ａの起動後、Ｐｃｈ
トランジスタＳ１ａ，Ｓ３ａのゲート電圧がＮｃｈトラ
ンジスタＳＬ１〜ＳＬｎまでの各トランジスタの端子間
電圧Ｖｆの総和より低くなるか、あるいは起動回路２ａ
の各コンデンサ（Ｃ１ａ，Ｃ２ａ，Ｃ３ａ）のチャージ
が進み、各インバータ（Ｉ１，Ｉ２，Ｉ３）の入出力が
反転して発生するパルス信号により、接点ａが「Ｌ」レ
ベルとなり、ＮｃｈトランジスタＳ７ａがオフする。こ
れにより、起動回路２ａは停止し、回路全体の電流消費
が抑制される。
トランジスタＳ１ａ，Ｓ３ａのゲート電圧がＮｃｈトラ
ンジスタＳＬ１〜ＳＬｎまでの各トランジスタの端子間
電圧Ｖｆの総和より低くなるか、あるいは起動回路２ａ
の各コンデンサ（Ｃ１ａ，Ｃ２ａ，Ｃ３ａ）のチャージ
が進み、各インバータ（Ｉ１，Ｉ２，Ｉ３）の入出力が
反転して発生するパルス信号により、接点ａが「Ｌ」レ
ベルとなり、ＮｃｈトランジスタＳ７ａがオフする。こ
れにより、起動回路２ａは停止し、回路全体の電流消費
が抑制される。
【０００６】
【発明が解決しようとする課題】しかしながら、図２に
示した従来の基準電圧起動回路１０Ａは、実際の基準電
圧出力時におけるＰｃｈトランジスタＳ１ａ，Ｓ３ａの
ゲート電圧と、Ｎ段に接続されているＮｃｈトランジス
タＳＬ１〜ＳＬｎの端子間電圧Ｖｆの総和（または、Ｎ
ｃｈトランジスタＳ７ａのソース・ドレイン間電圧）と
の間に生じる差により、必要以上にＰｃｈトランジスタ
Ｓ１ａ，Ｓ３ａのゲート電圧が下がり、その分だけ多く
の電流が流れてしまう。また、基準電圧回路３ａが基準
電圧を出力するまでの時間より、コンデンサＣ１ａ，Ｃ
２ａ，Ｃ３ａ，インバータＩ１，Ｉ２，Ｉ３によりＮｃ
ｈトランジスタＳ７ａがＯＦＦされるまでの時間を長く
設計する必要があるため、起動時間が長く、電流消費も
多くなるという可能性があった。
示した従来の基準電圧起動回路１０Ａは、実際の基準電
圧出力時におけるＰｃｈトランジスタＳ１ａ，Ｓ３ａの
ゲート電圧と、Ｎ段に接続されているＮｃｈトランジス
タＳＬ１〜ＳＬｎの端子間電圧Ｖｆの総和（または、Ｎ
ｃｈトランジスタＳ７ａのソース・ドレイン間電圧）と
の間に生じる差により、必要以上にＰｃｈトランジスタ
Ｓ１ａ，Ｓ３ａのゲート電圧が下がり、その分だけ多く
の電流が流れてしまう。また、基準電圧回路３ａが基準
電圧を出力するまでの時間より、コンデンサＣ１ａ，Ｃ
２ａ，Ｃ３ａ，インバータＩ１，Ｉ２，Ｉ３によりＮｃ
ｈトランジスタＳ７ａがＯＦＦされるまでの時間を長く
設計する必要があるため、起動時間が長く、電流消費も
多くなるという可能性があった。
【０００７】これは、基準電圧回路３ａの起動回路２ａ
の停止の条件が、前述のように、基準電圧回路１０Ａの
出力端子ＯＵＴの電圧をＮｃｈトランジスタＳＬ１〜Ｓ
Ｌｎまでの端子間電圧Ｖｆの和となるようにしていた
り、また、基準電圧回路３ａの起動完了（起動回路２ａ
の停止）をインバータＩ１，Ｉ２，Ｉ３間の遅延で制御
している等、複雑に作りこまれていることによる。
の停止の条件が、前述のように、基準電圧回路１０Ａの
出力端子ＯＵＴの電圧をＮｃｈトランジスタＳＬ１〜Ｓ
Ｌｎまでの端子間電圧Ｖｆの和となるようにしていた
り、また、基準電圧回路３ａの起動完了（起動回路２ａ
の停止）をインバータＩ１，Ｉ２，Ｉ３間の遅延で制御
している等、複雑に作りこまれていることによる。
【０００８】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、電源投入時の無駄
な電流消費を抑制し、起動時間の短い基準電圧起動回路
を提供する点にある。
のであり、その目的とするところは、電源投入時の無駄
な電流消費を抑制し、起動時間の短い基準電圧起動回路
を提供する点にある。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、所定の定電圧を発生する基準電圧起動回路で
あって、ソースが電源に接続された第１のトランジスタ
と、ソース及びゲートがそれぞれ前記第１のトランジス
タに共通に接続されるとともにゲートとドレインが接続
された第２のトランジスタと、それぞれのドレインが前
記第１或いは第２のトランジスタのドレインに接続され
るとともに互いに接続されたゲートを出力端子として前
記定電圧を出力し、前記ゲートが前記第１或いは第２の
トランジスタのゲートに接続されていないドレインに接
続されるソース接地の第３及び第４のトランジスタと、
前記第３或いは第４のトランジスタのソースの一方に接
続された第１の抵抗とを備える基準電圧回路と、ゲート
が前記出力端子に接続されたソース接地の第５のトラン
ジスタと、前記電源と前記第５のトランジスタのドレイ
ンとの間に介挿された第１のコンデンサと、ドレインが
前記第２のトランジスタのゲートに接続されたソース接
地の第６のトランジスタとを備えた起動回路と、互いに
直列に接続された第２の抵抗及び第２のコンデンサと、
ソースが前記電源に接続されるとともにゲートが前記第
２の抵抗と前記第２のコンデンサ間に接続され、ドレイ
ンが前記第５のトランジスタのドレインと前記第６のト
ランジスタのゲートとに接続された第７のトランジスタ
とを備えるリセット回路より構成されることを特徴とす
る基準電圧起動回路に存する。請求項２記載の発明の要
旨は、前記第１のトランジスタおよび、第２のトランジ
スタはＰチャンネル型であることを特徴とする請求項１
記載の基準電圧起動回路に存する。請求項３記載の発明
の要旨は、前記第３のトランジスタおよび、第４のトラ
ンジスタはＮチャンネル型であることを特徴とする請求
項１または２に記載の基準電圧起動回路に存する。請求
項４記載の発明の要旨は、前記第５のトランジスタおよ
び、第６のトランジスタはＮチャンネル型であることを
特徴とする請求項１〜３のいずれかに記載の基準電圧起
動回路に存する。請求項５記載の発明の要旨は、前記第
７トランジスタはＰチャンネル型であることを特徴とす
る請求項１〜４のいずれかに記載の基準電圧起動回路に
存する。請求項６記載の発明の要旨は、請求項１〜５の
いずれかに記載の基準電圧起動回路を備えるＩＣに存す
る。請求項７記載の発明の要旨は、請求項１〜５のいず
れかに記載の基準電圧起動回路を備える定電圧回路に存
する。
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、所定の定電圧を発生する基準電圧起動回路で
あって、ソースが電源に接続された第１のトランジスタ
と、ソース及びゲートがそれぞれ前記第１のトランジス
タに共通に接続されるとともにゲートとドレインが接続
された第２のトランジスタと、それぞれのドレインが前
記第１或いは第２のトランジスタのドレインに接続され
るとともに互いに接続されたゲートを出力端子として前
記定電圧を出力し、前記ゲートが前記第１或いは第２の
トランジスタのゲートに接続されていないドレインに接
続されるソース接地の第３及び第４のトランジスタと、
前記第３或いは第４のトランジスタのソースの一方に接
続された第１の抵抗とを備える基準電圧回路と、ゲート
が前記出力端子に接続されたソース接地の第５のトラン
ジスタと、前記電源と前記第５のトランジスタのドレイ
ンとの間に介挿された第１のコンデンサと、ドレインが
前記第２のトランジスタのゲートに接続されたソース接
地の第６のトランジスタとを備えた起動回路と、互いに
直列に接続された第２の抵抗及び第２のコンデンサと、
ソースが前記電源に接続されるとともにゲートが前記第
２の抵抗と前記第２のコンデンサ間に接続され、ドレイ
ンが前記第５のトランジスタのドレインと前記第６のト
ランジスタのゲートとに接続された第７のトランジスタ
とを備えるリセット回路より構成されることを特徴とす
る基準電圧起動回路に存する。請求項２記載の発明の要
旨は、前記第１のトランジスタおよび、第２のトランジ
スタはＰチャンネル型であることを特徴とする請求項１
記載の基準電圧起動回路に存する。請求項３記載の発明
の要旨は、前記第３のトランジスタおよび、第４のトラ
ンジスタはＮチャンネル型であることを特徴とする請求
項１または２に記載の基準電圧起動回路に存する。請求
項４記載の発明の要旨は、前記第５のトランジスタおよ
び、第６のトランジスタはＮチャンネル型であることを
特徴とする請求項１〜３のいずれかに記載の基準電圧起
動回路に存する。請求項５記載の発明の要旨は、前記第
７トランジスタはＰチャンネル型であることを特徴とす
る請求項１〜４のいずれかに記載の基準電圧起動回路に
存する。請求項６記載の発明の要旨は、請求項１〜５の
いずれかに記載の基準電圧起動回路を備えるＩＣに存す
る。請求項７記載の発明の要旨は、請求項１〜５のいず
れかに記載の基準電圧起動回路を備える定電圧回路に存
する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本実施
の形態に係る基準電圧起動回路１０は、Ｐｃｈ（Ｐチャ
ンネル）トランジスタＳｓ、コンデンサＣｓ、抵抗Ｒｓ
より構成されるリセット回路１と、Ｐｃｈトランジスタ
Ｓ１，Ｓ３、Ｎｃｈ（Ｎチャンネル）トランジスタＳ
２，Ｓ４、抵抗Ｒより構成される基準電圧回路３およ
び、ＮｃｈトランジスタＳ５，Ｓ６、コンデンサＣより
構成される起動回路２とを備える。尚、図１において、
Ｄ，Ｇ，Ｓはそれぞれ、各トランジスタのドレインＤ，
ゲートＧ，ソースＳを表す。
に基づいて詳細に説明する。図１に示すように、本実施
の形態に係る基準電圧起動回路１０は、Ｐｃｈ（Ｐチャ
ンネル）トランジスタＳｓ、コンデンサＣｓ、抵抗Ｒｓ
より構成されるリセット回路１と、Ｐｃｈトランジスタ
Ｓ１，Ｓ３、Ｎｃｈ（Ｎチャンネル）トランジスタＳ
２，Ｓ４、抵抗Ｒより構成される基準電圧回路３およ
び、ＮｃｈトランジスタＳ５，Ｓ６、コンデンサＣより
構成される起動回路２とを備える。尚、図１において、
Ｄ，Ｇ，Ｓはそれぞれ、各トランジスタのドレインＤ，
ゲートＧ，ソースＳを表す。
【００１１】ところで前述のように基準電圧回路３は、
所望の基準電圧を発生させる正常動作と、全てのソース
−ドレイン間の電流がほぼゼロになる異常動作の２つの
動作領域を持っている。本発明においては、電源投入時
には各接点の電流がゼロから始まらないように、図１に
示す起動回路２を設けることにより、基準電圧回路３の
異常動作領域内での動作を防止し、正常動作領域内での
動作を実現している。
所望の基準電圧を発生させる正常動作と、全てのソース
−ドレイン間の電流がほぼゼロになる異常動作の２つの
動作領域を持っている。本発明においては、電源投入時
には各接点の電流がゼロから始まらないように、図１に
示す起動回路２を設けることにより、基準電圧回路３の
異常動作領域内での動作を防止し、正常動作領域内での
動作を実現している。
【００１２】リセット回路１は電源投入時に動作する。
電源投入時、リセット回路１のコンデンサＣｓが電荷を
チャージする間、ＰｃｈトランジスタＳｓがオンし、起
動回路２のコンデンサＣに電荷をチャージする。コンデ
ンサＣｓのチャージが終わるとＰｃｈトランジスタＳｓ
がオフしてコンデンサＣの電荷が保持される。こうして
電源投入時に接点ａは「Ｈ」レベルで保持される。
電源投入時、リセット回路１のコンデンサＣｓが電荷を
チャージする間、ＰｃｈトランジスタＳｓがオンし、起
動回路２のコンデンサＣに電荷をチャージする。コンデ
ンサＣｓのチャージが終わるとＰｃｈトランジスタＳｓ
がオフしてコンデンサＣの電荷が保持される。こうして
電源投入時に接点ａは「Ｈ」レベルで保持される。
【００１３】また、電源投入時は基準電圧回路３の異常
動作領域であることから、ＰｃｈトランジスタＳ１，Ｓ
３のゲート電圧は「Ｈ」レベルであり、出力端子ＯＵＴ
は「Ｌ」レベルである。出力端子ＯＵＴの「Ｌ」を受
け、ＮｃｈトランジスタＳ５がオフし、その一方で前述
のように接点ａの「Ｈ」を受けＮｃｈトランジスタＳ６
がオンするので、電源ＶｃｃからＰｃｈトランジスタＳ
３および、ＮｃｈトランジスタＳ６を介す電流パスがで
き、ＰｃｈトランジスタＳ３とカレントミラー回路をな
すＰｃｈトランジスタＳ１に電流が流れる（ドレイン電
流ＩＤ（Ｓ３）＝ドレイン電流ＩＤ（Ｓ１））。
動作領域であることから、ＰｃｈトランジスタＳ１，Ｓ
３のゲート電圧は「Ｈ」レベルであり、出力端子ＯＵＴ
は「Ｌ」レベルである。出力端子ＯＵＴの「Ｌ」を受
け、ＮｃｈトランジスタＳ５がオフし、その一方で前述
のように接点ａの「Ｈ」を受けＮｃｈトランジスタＳ６
がオンするので、電源ＶｃｃからＰｃｈトランジスタＳ
３および、ＮｃｈトランジスタＳ６を介す電流パスがで
き、ＰｃｈトランジスタＳ３とカレントミラー回路をな
すＰｃｈトランジスタＳ１に電流が流れる（ドレイン電
流ＩＤ（Ｓ３）＝ドレイン電流ＩＤ（Ｓ１））。
【００１４】これから出力端子ＯＵＴの電位が上がって
基準電圧回路３の正常動作領域に達する（起動）。起動
後出力端子ＯＵＴが「Ｈ」レベルになることで、Ｎｃｈ
トランジスタＳ５がオンし、これによりコンデンサＣの
電荷が引き抜かれ、接点ａの電位が下がり、「Ｌ」レベ
ルとなる。このことがＮｃｈトランジスタＳ６をオフし
て前述のＰｃｈトランジスタＳ３とＮｃｈトランジスタ
Ｓ６による電流パスを遮断する。こうして基準電圧を発
生後は起動回路２の電流消費を抑制する。
基準電圧回路３の正常動作領域に達する（起動）。起動
後出力端子ＯＵＴが「Ｈ」レベルになることで、Ｎｃｈ
トランジスタＳ５がオンし、これによりコンデンサＣの
電荷が引き抜かれ、接点ａの電位が下がり、「Ｌ」レベ
ルとなる。このことがＮｃｈトランジスタＳ６をオフし
て前述のＰｃｈトランジスタＳ３とＮｃｈトランジスタ
Ｓ６による電流パスを遮断する。こうして基準電圧を発
生後は起動回路２の電流消費を抑制する。
【００１５】実施の形態に係る基準電圧起動回路１０は
上記の如く構成されているので、以下に掲げる効果を奏
する。電源投入時に起動回路２を初期状態にするリセッ
ト回路１を持ち、基準電圧回路３の出力電圧の状態によ
り自己起動・自己停止することを特徴とした起動回路２
を用いることにより、基準電圧回路３の起動完了時に自
動的に起動回路２の電流を止めて省電力化する。また、
電源電圧や回路定数の変更がされても起動回路２の変更
の必要がない。また、起動回路２は、基準電圧回路３の
起動完了時に自動的に停止するので無駄に起動されてい
る時間が無い。従って、起動時間が少なくなる。
上記の如く構成されているので、以下に掲げる効果を奏
する。電源投入時に起動回路２を初期状態にするリセッ
ト回路１を持ち、基準電圧回路３の出力電圧の状態によ
り自己起動・自己停止することを特徴とした起動回路２
を用いることにより、基準電圧回路３の起動完了時に自
動的に起動回路２の電流を止めて省電力化する。また、
電源電圧や回路定数の変更がされても起動回路２の変更
の必要がない。また、起動回路２は、基準電圧回路３の
起動完了時に自動的に停止するので無駄に起動されてい
る時間が無い。従って、起動時間が少なくなる。
【００１６】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
【００１７】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００１８】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００１９】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。リセット回路１がコン
デンサＣを充電することにより起動回路２が電源投入時
に自動的に起動し、基準電圧回路３の起動後には出力端
子ＯＵＴの電圧変化を受けて起動回路２が自動的にオフ
するので基準電圧回路３起動時の消費電流を削減でき
る。
で、以下に掲げる効果を奏する。リセット回路１がコン
デンサＣを充電することにより起動回路２が電源投入時
に自動的に起動し、基準電圧回路３の起動後には出力端
子ＯＵＴの電圧変化を受けて起動回路２が自動的にオフ
するので基準電圧回路３起動時の消費電流を削減でき
る。
【図１】本発明の実施の形態のひとつである基準電圧起
動回路１０を表す電気回路図である。
動回路１０を表す電気回路図である。
【図２】従来の基準電圧起動回路１０Ａを表す電気回路
図である。
図である。
１ リセット回路 ２ 起動回路 ２ａ 起動回路 ３ 基準電圧回路 ３ａ 基準電圧回路 １０ 基準電圧起動回路 １０Ａ 基準電圧起動回路 ａ 接点 Ｃ コンデンサ Ｃｓ コンデンサ Ｃ１ａ，Ｃ２ａ，Ｃ３ａ コンデンサ Ｉ１，Ｉ２，Ｉ３ インバータ Ｒ 抵抗 Ｒａ 抵抗 Ｒｓ 抵抗 ＩＤ（Ｓ１） ドレイン電流 ＩＤ（Ｓ３） ドレイン電流 ＩＤ（Ｓ１ａ） ドレイン電流 ＩＤ（Ｓ３ａ） ドレイン電流 ＯＵＴ 出力端子 Ｓｓ Ｐｃｈトランジスタ Ｓ１，Ｓ３ Ｐｃｈトランジスタ Ｓ２，Ｓ４ Ｎｃｈトランジスタ Ｓ５，Ｓ６ Ｎｃｈトランジスタ Ｓ１ａ，Ｓ３ａ Ｐｃｈトランジスタ Ｓ２ａ，Ｓ４ａ Ｎｃｈトランジスタ Ｓ５ａ，Ｓ６ａ Ｐｃｈトランジスタ Ｓ７ａ Ｎｃｈトランジスタ ＳＬ１〜ＳＬｎ Ｎｃｈトランジスタ Ｖｃｃ 電源 Ｖｆ 端子間電圧
Claims (7)
- 【請求項１】 所定の定電圧を発生する基準電圧起動回
路であって、 ソースが電源に接続された第１のトランジスタと、ソー
ス及びゲートがそれぞれ前記第１のトランジスタに共通
に接続されるとともにゲートとドレインが接続された第
２のトランジスタと、それぞれのドレインが前記第１或
いは第２のトランジスタのドレインに接続されるととも
に互いに接続されたゲートを出力端子として前記定電圧
を出力し、前記ゲートが前記第１或いは第２のトランジ
スタのゲートに接続されていないドレインに接続される
ソース接地の第３及び第４のトランジスタと、前記第３
或いは第４のトランジスタのソースの一方に接続された
第１の抵抗とを備える基準電圧回路と、 ゲートが前記出力端子に接続されたソース接地の第５の
トランジスタと、前記電源と前記第５のトランジスタの
ドレインとの間に介挿された第１のコンデンサと、ドレ
インが前記第２のトランジスタのゲートに接続されたソ
ース接地の第６のトランジスタとを備えた起動回路と、 互いに直列に接続された第２の抵抗及び第２のコンデン
サと、ソースが前記電源に接続されるとともにゲートが
前記第２の抵抗と前記第２のコンデンサ間に接続され、
ドレインが前記第５のトランジスタのドレインと前記第
６のトランジスタのゲートとに接続された第７のトラン
ジスタとを備えるリセット回路より構成されることを特
徴とする基準電圧起動回路。 - 【請求項２】 前記第１のトランジスタおよび、第２の
トランジスタはＰチャンネル型であることを特徴とする
請求項１記載の基準電圧起動回路。 - 【請求項３】 前記第３のトランジスタおよび、第４の
トランジスタはＮチャンネル型であることを特徴とする
請求項１または２に記載の基準電圧起動回路。 - 【請求項４】 前記第５のトランジスタおよび、第６の
トランジスタはＮチャンネル型であることを特徴とする
請求項１〜３のいずれかに記載の基準電圧起動回路。 - 【請求項５】 前記第７トランジスタはＰチャンネル型
であることを特徴とする請求項１〜４のいずれかに記載
の基準電圧起動回路。 - 【請求項６】 請求項１〜５のいずれかに記載の基準電
圧起動回路を備えるＩＣ。 - 【請求項７】 請求項１〜５のいずれかに記載の基準電
圧起動回路を備える定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237299A JP2001125654A (ja) | 1999-10-25 | 1999-10-25 | 基準電圧起動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237299A JP2001125654A (ja) | 1999-10-25 | 1999-10-25 | 基準電圧起動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001125654A true JP2001125654A (ja) | 2001-05-11 |
Family
ID=17908118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30237299A Pending JP2001125654A (ja) | 1999-10-25 | 1999-10-25 | 基準電圧起動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001125654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104166420A (zh) * | 2013-05-17 | 2014-11-26 | 力智电子股份有限公司 | 能隙电压参考电路 |
-
1999
- 1999-10-25 JP JP30237299A patent/JP2001125654A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104166420A (zh) * | 2013-05-17 | 2014-11-26 | 力智电子股份有限公司 | 能隙电压参考电路 |
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