JP2001118859A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2001118859A JP2001118859A JP29537799A JP29537799A JP2001118859A JP 2001118859 A JP2001118859 A JP 2001118859A JP 29537799 A JP29537799 A JP 29537799A JP 29537799 A JP29537799 A JP 29537799A JP 2001118859 A JP2001118859 A JP 2001118859A
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Abstract
(57)【要約】
【課題】 ソース・ドレイン電極を引出すためのオーミ
ック部と基板上の絶縁層の接触を断ち、絶縁膜による誘
電体成分を排除して、さらに高周波利得，雑音指数を向
上させる。 【解決手段】 半導体基板１のチャネル層２から立上が
って形成されたゲート電極７の周囲をソース・ドレイン
電極１２で取囲み、ソース・ドレイン電極１２の開口１
２ａを閉塞してゲート電極７と前記ソース・ドレイン電
極１２との間に空隙１４を確保し、さらにチャネル層２
とソース・ドレイン電極１２とを結合するオーミック部
４を、半導体基板１上に形成される絶縁層から隔離す
る。
ック部と基板上の絶縁層の接触を断ち、絶縁膜による誘
電体成分を排除して、さらに高周波利得，雑音指数を向
上させる。 【解決手段】 半導体基板１のチャネル層２から立上が
って形成されたゲート電極７の周囲をソース・ドレイン
電極１２で取囲み、ソース・ドレイン電極１２の開口１
２ａを閉塞してゲート電極７と前記ソース・ドレイン電
極１２との間に空隙１４を確保し、さらにチャネル層２
とソース・ドレイン電極１２とを結合するオーミック部
４を、半導体基板１上に形成される絶縁層から隔離す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
電界効果トランジスタ及びその製造方法に関するもので
ある。
電界効果トランジスタ及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来の半導体装置、特に電界効果トラン
ジスタにおいては、デバイス特性の信頼性向上のため
に、外部からの水分等を吸着しないように、デバイスの
表面部からモールド樹脂を充填するモールド樹脂封止と
いう手段が採用されている。
ジスタにおいては、デバイス特性の信頼性向上のため
に、外部からの水分等を吸着しないように、デバイスの
表面部からモールド樹脂を充填するモールド樹脂封止と
いう手段が採用されている。
【０００３】従来の一般的な電界効果トランジスタのう
ち、基板上に形成されたチャネル層からソース・ドレイ
ン電極を引出す必要がある構造のものにあっては、前記
チャネル層上にオーミック部が形成され、前記オーミッ
ク部からソース・ドレイン電極を引出す構造になってい
るが、この種のものでは、モールド樹脂がソース・ドレ
イン電極とゲート電極の間に充填されるため、ゲート容
量Ｃｇｓ、Ｃｇｄが大きくなり、誘電体損が増大して、
高周波利得，雑音指数を低下させる原因となっている。
ち、基板上に形成されたチャネル層からソース・ドレイ
ン電極を引出す必要がある構造のものにあっては、前記
チャネル層上にオーミック部が形成され、前記オーミッ
ク部からソース・ドレイン電極を引出す構造になってい
るが、この種のものでは、モールド樹脂がソース・ドレ
イン電極とゲート電極の間に充填されるため、ゲート容
量Ｃｇｓ、Ｃｇｄが大きくなり、誘電体損が増大して、
高周波利得，雑音指数を低下させる原因となっている。
【０００４】そこで、特開昭５６−０３２７２３号公
報，特開平３−２０６６２４号公報，特開平５−３３５
３４３号公報，特開平９−２７５０５号公報，特許第２
９２１０２０号公報等では、ソース・ドレイン電極とゲ
ート電極の間に空隙を確保して、ゲート容量Ｃｇｓ、Ｃ
ｇｄを小さくし、誘電体損が減少させて、高周波利得，
雑音指数を向上させる工夫がされている。
報，特開平３−２０６６２４号公報，特開平５−３３５
３４３号公報，特開平９−２７５０５号公報，特許第２
９２１０２０号公報等では、ソース・ドレイン電極とゲ
ート電極の間に空隙を確保して、ゲート容量Ｃｇｓ、Ｃ
ｇｄを小さくし、誘電体損が減少させて、高周波利得，
雑音指数を向上させる工夫がされている。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
特開昭５６−０３２７２３号公報等に開示された従来例
では、ソース・ドレイン電極とゲート電極の間に空隙を
確保して、ゲート容量Ｃｇｓ、Ｃｇｄを小さくすること
ができるが、さらに高周波利得，雑音指数を向上させる
には、本発明者の研究の結果、ソース・ドレイン電極と
ゲート電極の間に空隙を確保するだけでは不十分である
ことが分かってきた。
特開昭５６−０３２７２３号公報等に開示された従来例
では、ソース・ドレイン電極とゲート電極の間に空隙を
確保して、ゲート容量Ｃｇｓ、Ｃｇｄを小さくすること
ができるが、さらに高周波利得，雑音指数を向上させる
には、本発明者の研究の結果、ソース・ドレイン電極と
ゲート電極の間に空隙を確保するだけでは不十分である
ことが分かってきた。
【０００６】本発明者の研究の結果では、高周波利得，
雑音指数の向上を妨げている原因は、ソース・ドレイン
電極を引出すためのオーミック部に基板上に形成した絶
縁層が接触して、その絶縁膜による誘電体の成分が影響
していることにあり、その誘電体成分を排除することが
さらに高周波利得，雑音指数を向上させることになると
いう知見を得ている。
雑音指数の向上を妨げている原因は、ソース・ドレイン
電極を引出すためのオーミック部に基板上に形成した絶
縁層が接触して、その絶縁膜による誘電体の成分が影響
していることにあり、その誘電体成分を排除することが
さらに高周波利得，雑音指数を向上させることになると
いう知見を得ている。
【０００７】本発明の目的は、ソース・ドレイン電極を
引出すためのオーミック部と基板上の絶縁層の接触を断
ち、絶縁膜による誘電体成分を排除して、さらに高周波
利得，雑音指数を向上させた半導体装置及びその製造方
法を提供することにある。
引出すためのオーミック部と基板上の絶縁層の接触を断
ち、絶縁膜による誘電体成分を排除して、さらに高周波
利得，雑音指数を向上させた半導体装置及びその製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板のチャネル
層から立上がって形成されたゲート電極の周囲をソース
・ドレイン電極で取囲み、前記ソース・ドレイン電極の
開口を閉塞して前記ゲート電極と前記ソース・ドレイン
電極との間に空隙を確保し、さらに前記チャネル層と前
記ソース・ドレイン電極とを結合するオーミック部を、
前記半導体基板上に形成される絶縁層から隔離したもの
である。
め、本発明に係る半導体装置は、半導体基板のチャネル
層から立上がって形成されたゲート電極の周囲をソース
・ドレイン電極で取囲み、前記ソース・ドレイン電極の
開口を閉塞して前記ゲート電極と前記ソース・ドレイン
電極との間に空隙を確保し、さらに前記チャネル層と前
記ソース・ドレイン電極とを結合するオーミック部を、
前記半導体基板上に形成される絶縁層から隔離したもの
である。
【０００９】また前記オーミック部を前記ソース・ドレ
イン電極で包囲して、該オーミック部を前記絶縁層から
隔離したものである。
イン電極で包囲して、該オーミック部を前記絶縁層から
隔離したものである。
【００１０】また本発明に係る半導体装置の製造方法
は、半導体基板のチャネル層から立上げてゲート電極を
形成する工程と、
は、半導体基板のチャネル層から立上げてゲート電極を
形成する工程と、
【００１１】前記半導体基板のチャネル層上にオーミッ
ク部を前記ゲート電極を取囲んで形成する工程と、
ク部を前記ゲート電極を取囲んで形成する工程と、
【００１２】前記オーミック部からソース・ドレイン電
極を前記ゲート電極を越える高さに立上げ、かつ前記ゲ
ート電極を取囲んで形成する工程と、
極を前記ゲート電極を越える高さに立上げ、かつ前記ゲ
ート電極を取囲んで形成する工程と、
【００１３】前記ソース・ドレイン電極の開口を閉塞し
て前記ゲート電極と前記ソース・ドレイン電極との間に
空隙を確保する工程とを含むものである。
て前記ゲート電極と前記ソース・ドレイン電極との間に
空隙を確保する工程とを含むものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１５】（実施形態１）図１〜図１４は、本発明の
実施形態１に係る半導体装置の製造方法を製造工程順に
示す断面図である。
実施形態１に係る半導体装置の製造方法を製造工程順に
示す断面図である。
【００１６】図１４に示す本発明の実施形態１に係る半
導体装置は、半導体基板１のチャネル層２から立上がっ
て形成されたゲート電極７の周囲をソース・ドレイン電
極１２で取囲み、ソース・ドレイン電極１２の開口１２
ａを閉塞してゲート電極７と前記ソース・ドレイン電極
１２との間に空隙１４を確保し、さらにチャネル層２と
ソース・ドレイン電極１２とを結合するオーミック部４
を、半導体基板１上に形成される絶縁層から隔離したこ
とを特徴するものである。
導体装置は、半導体基板１のチャネル層２から立上がっ
て形成されたゲート電極７の周囲をソース・ドレイン電
極１２で取囲み、ソース・ドレイン電極１２の開口１２
ａを閉塞してゲート電極７と前記ソース・ドレイン電極
１２との間に空隙１４を確保し、さらにチャネル層２と
ソース・ドレイン電極１２とを結合するオーミック部４
を、半導体基板１上に形成される絶縁層から隔離したこ
とを特徴するものである。
【００１７】またオーミック部４をソース・ドレイン電
極１２で包囲して、オーミック部４を絶縁層から隔離し
ている。
極１２で包囲して、オーミック部４を絶縁層から隔離し
ている。
【００１８】上述したように、高周波利得，雑音指数の
向上を妨げている原因は、ソース・ドレイン電極１２を
引出すためのオーミック部４に基板上に形成した絶縁層
が接触して、その絶縁膜による誘電体の成分が影響して
いる。
向上を妨げている原因は、ソース・ドレイン電極１２を
引出すためのオーミック部４に基板上に形成した絶縁層
が接触して、その絶縁膜による誘電体の成分が影響して
いる。
【００１９】しかしながら本発明では、オーミック部４
と基板上の絶縁層が接触するのを回避して、その絶縁膜
による誘電体成分が排除している。
と基板上の絶縁層が接触するのを回避して、その絶縁膜
による誘電体成分が排除している。
【００２０】そのため、本発明によれば、ソース・ドレ
イン電極１２を引出すためのオーミック部１２に、基板
上の絶縁層による誘電体成分が影響することがなく、さ
らに高周波利得，雑音指数を向上させることができる。
イン電極１２を引出すためのオーミック部１２に、基板
上の絶縁層による誘電体成分が影響することがなく、さ
らに高周波利得，雑音指数を向上させることができる。
【００２１】また上述した本発明の実施形態１に係る半
導体装置を製造するには、半導体基板１のチャネル層２
から立上げてゲート電極７を形成するゲート電極形成工
程と、半導体基板１のチャネル層２上にオーミック部４
をゲート電極７を取囲んで形成するオーミック形成工程
と、オーミック部４からソース・ドレイン電極１２をゲ
ート電極７を越える高さに立上げ、かつゲート電極７を
取囲んで形成するソース・ドレイン電極形成工程と、ソ
ース・ドレイン電極１２の開口１２ａを閉塞してゲート
電極７とソース・ドレイン電極１２との間に空隙１４を
確保する隔離工程とを順次行うことを特徴とするもので
ある。
導体装置を製造するには、半導体基板１のチャネル層２
から立上げてゲート電極７を形成するゲート電極形成工
程と、半導体基板１のチャネル層２上にオーミック部４
をゲート電極７を取囲んで形成するオーミック形成工程
と、オーミック部４からソース・ドレイン電極１２をゲ
ート電極７を越える高さに立上げ、かつゲート電極７を
取囲んで形成するソース・ドレイン電極形成工程と、ソ
ース・ドレイン電極１２の開口１２ａを閉塞してゲート
電極７とソース・ドレイン電極１２との間に空隙１４を
確保する隔離工程とを順次行うことを特徴とするもので
ある。
【００２２】次に、具体例を用いて本発明の実施形態１
に係る半導体装置を製造する方法を製造工程順に説明す
る。
に係る半導体装置を製造する方法を製造工程順に説明す
る。
【００２３】まず図１に示すように、半絶縁体ＧａＡｓ
基板１上にチャネル層２をエピ成長、もしくはイオン注
入法により形成し、その全面に酸化膜３を形成する。
基板１上にチャネル層２をエピ成長、もしくはイオン注
入法により形成し、その全面に酸化膜３を形成する。
【００２４】次に図２に示すように、ソース・ドレイン
領域上の酸化膜３をパターンニングして、その位置にオ
ーミック層４ａを蒸着リフトオフ法により形成する。
領域上の酸化膜３をパターンニングして、その位置にオ
ーミック層４ａを蒸着リフトオフ法により形成する。
【００２５】引続いて図３に示すように、アロイを行
い、下地の半絶縁体ＧａＡｓ基板１中のＧａＡｓとオー
ミック層４ａのメタルとによるオーミック接合を形成さ
せる。さらに基板全面に絶縁層５を堆積し、かつ絶縁層
５をパターニングしてゲート電極７の形成位置に開口５
ａを設ける。
い、下地の半絶縁体ＧａＡｓ基板１中のＧａＡｓとオー
ミック層４ａのメタルとによるオーミック接合を形成さ
せる。さらに基板全面に絶縁層５を堆積し、かつ絶縁層
５をパターニングしてゲート電極７の形成位置に開口５
ａを設ける。
【００２６】さらに図３に示すように、基板全面に絶縁
層６を膜厚を厚くして堆積し、絶縁層５の開口５ａを中
心として左右に拡大する錐形（傘形状）の開口６ａを絶
縁層６にパターニングして設ける。
層６を膜厚を厚くして堆積し、絶縁層５の開口５ａを中
心として左右に拡大する錐形（傘形状）の開口６ａを絶
縁層６にパターニングして設ける。
【００２７】次に図５に示すように、開口５ａ，６ａを
もつ絶縁層５，６をマスクとして、余分な酸化膜３をウ
エットエッチングにより除去し、さらに図５に示すよう
に、クエン酸や燐酸や過酸化水素水等を用いて半絶縁体
ＧａＡｓ基板１をエッチングして、リセス２ａを形成す
る。引続いて図７に示すように、開口５ａ，６ａをもつ
絶縁層５，６をマスクとして、半絶縁体ＧａＡｓ基板１
のリセス２ａ及び絶縁層５，６の開口５ａ，６ａ内にゲ
ートメタルを充填し、このゲートメタルを蒸着リフトオ
フすることにより傘状の頭部を備えたゲート電極７をチ
ャネル層２から立上げて形成する（ゲート電極形成工
程）。
もつ絶縁層５，６をマスクとして、余分な酸化膜３をウ
エットエッチングにより除去し、さらに図５に示すよう
に、クエン酸や燐酸や過酸化水素水等を用いて半絶縁体
ＧａＡｓ基板１をエッチングして、リセス２ａを形成す
る。引続いて図７に示すように、開口５ａ，６ａをもつ
絶縁層５，６をマスクとして、半絶縁体ＧａＡｓ基板１
のリセス２ａ及び絶縁層５，６の開口５ａ，６ａ内にゲ
ートメタルを充填し、このゲートメタルを蒸着リフトオ
フすることにより傘状の頭部を備えたゲート電極７をチ
ャネル層２から立上げて形成する（ゲート電極形成工
程）。
【００２８】次に図８に示すように、ゲート電極７を含
めて基板全面に窒化膜等のパッシベーション膜８を形成
し、オーミック層４上のパッシベーション膜８をパター
ンニングして、オーミック部４を露出させる（オーミッ
ク形成工程）。
めて基板全面に窒化膜等のパッシベーション膜８を形成
し、オーミック層４上のパッシベーション膜８をパター
ンニングして、オーミック部４を露出させる（オーミッ
ク形成工程）。
【００２９】次に図９に示すように、基板全面に絶縁層
９を堆積して、絶縁層９内にゲート電極７を埋設した
後、絶縁層９をゲート電極７の外形形状にパターニング
し、その後に図１０に示すように、オーミック部４の全
面を含めて基板面に電極メッキのメッキパスとなる金属
層１０をスパッタ法により蒸着させる。
９を堆積して、絶縁層９内にゲート電極７を埋設した
後、絶縁層９をゲート電極７の外形形状にパターニング
し、その後に図１０に示すように、オーミック部４の全
面を含めて基板面に電極メッキのメッキパスとなる金属
層１０をスパッタ法により蒸着させる。
【００３０】さらに図１１に示すように、ゲート電極７
のほぼ真上に位置させて軸部（絶縁層）１１を形成す
る。このとき、軸部１１の直径Ｄ１は、図１２に示すソ
ース・ドレイン電極１２の開口１２ａの直径Ｄ２がゲー
ト電極７の傘状頭部７ａの直径Ｄ３よりも小さくなるよ
うに設定する。
のほぼ真上に位置させて軸部（絶縁層）１１を形成す
る。このとき、軸部１１の直径Ｄ１は、図１２に示すソ
ース・ドレイン電極１２の開口１２ａの直径Ｄ２がゲー
ト電極７の傘状頭部７ａの直径Ｄ３よりも小さくなるよ
うに設定する。
【００３１】次に図１２に示すように、基板全面に金メ
ッキを施し、軸部１１を利用してゲート電極７の周囲の
絶縁層９をリフトオフして除去した後、リフトオフに伴
ってソース・ドレイン電極１２の開口１２ａから露出し
たメッキパスの金属層１０をエッチングし、その後、前
記金メッキを再度ＰＲ剥離を行うことにより、ソース・
ドレイン電極１２を得る。
ッキを施し、軸部１１を利用してゲート電極７の周囲の
絶縁層９をリフトオフして除去した後、リフトオフに伴
ってソース・ドレイン電極１２の開口１２ａから露出し
たメッキパスの金属層１０をエッチングし、その後、前
記金メッキを再度ＰＲ剥離を行うことにより、ソース・
ドレイン電極１２を得る。
【００３２】この場合、ゲート電極７の外形に倣って盛
り上げて形成した絶縁層９上に金属層１０及び金メッキ
を行って、ソース・ドレイン電極１２を形成するため、
ソース・ドレイン電極１２は、半導体基板１のチャネル
層２から立上がって形成されたゲート電極７の周囲を取
囲むように形成され、ゲート電極７のほぼ真上位置に開
口１２ａが形成されることとなる。またゲート電極７の
周囲の絶縁層９をリフトオフして除去することにより、
ゲート電極７とソース・ドレイン電極１２との間には空
隙１４が確保される。
り上げて形成した絶縁層９上に金属層１０及び金メッキ
を行って、ソース・ドレイン電極１２を形成するため、
ソース・ドレイン電極１２は、半導体基板１のチャネル
層２から立上がって形成されたゲート電極７の周囲を取
囲むように形成され、ゲート電極７のほぼ真上位置に開
口１２ａが形成されることとなる。またゲート電極７の
周囲の絶縁層９をリフトオフして除去することにより、
ゲート電極７とソース・ドレイン電極１２との間には空
隙１４が確保される。
【００３３】ここに、図９〜図１２までの製造工程は、
ソース・ドレイン電極形成工程を構成している。
ソース・ドレイン電極形成工程を構成している。
【００３４】引続いて図１３に示すように、基板全面に
感光性ネガ型樹脂を塗布し、ソース・ドレイン電極１２
の開口１２ａを充填している前記感光性ネガ型樹脂のみ
を露光、現像する。すると、その露光された部分以外の
前記感光性ネガ型樹脂は現像液に溶け出すために、図１
３に示すように、ソース・ドレイン電極１２の開口１２
ａに前記感光性ネガ型樹脂による蓋１３をした形状が得
られ、空隙１４が外部から気密に隔離される。
感光性ネガ型樹脂を塗布し、ソース・ドレイン電極１２
の開口１２ａを充填している前記感光性ネガ型樹脂のみ
を露光、現像する。すると、その露光された部分以外の
前記感光性ネガ型樹脂は現像液に溶け出すために、図１
３に示すように、ソース・ドレイン電極１２の開口１２
ａに前記感光性ネガ型樹脂による蓋１３をした形状が得
られ、空隙１４が外部から気密に隔離される。
【００３５】最後に図１４に示すように、通常のモール
ド樹脂封止を行うと、ソース・ドレイン電極１２上にモ
ールド樹脂１５が堆積して、半導体装置を気密封止す
る。
ド樹脂封止を行うと、ソース・ドレイン電極１２上にモ
ールド樹脂１５が堆積して、半導体装置を気密封止す
る。
【００３６】ここに、図１３〜図１４までの製造工程
は、隔離工程を構成している。
は、隔離工程を構成している。
【００３７】この場合、ゲート電極７の空隙にはモール
ド樹脂１５が入り込まず、ゲート電極７の周囲には空隙
１４が確保されるために、ゲート容量Ｃｇｓ，Ｃｇｄ等
を低減される。
ド樹脂１５が入り込まず、ゲート電極７の周囲には空隙
１４が確保されるために、ゲート容量Ｃｇｓ，Ｃｇｄ等
を低減される。
【００３８】したがって本発明の実施形態によれば、ソ
ース・ドレイン電極１２とゲート電極７の間に空隙１４
を確保しているため、ゲート容量Ｃｇｓ，Ｃｇｄ等を低
減することができるとともに、オーミック部４と基板上
の絶縁層が接触するのを回避して、その絶縁膜による誘
電体成分が排除しているため、ソース・ドレイン電極１
２を引出すためのオーミック部４に、基板上の絶縁層に
よる誘電体成分が影響することがなく、さらに高周波利
得，雑音指数を向上させることができる。
ース・ドレイン電極１２とゲート電極７の間に空隙１４
を確保しているため、ゲート容量Ｃｇｓ，Ｃｇｄ等を低
減することができるとともに、オーミック部４と基板上
の絶縁層が接触するのを回避して、その絶縁膜による誘
電体成分が排除しているため、ソース・ドレイン電極１
２を引出すためのオーミック部４に、基板上の絶縁層に
よる誘電体成分が影響することがなく、さらに高周波利
得，雑音指数を向上させることができる。
【００３９】（実施形態２）図１５〜図１６は、本発明
の実施形態２に係る半導体装置の製造方法を製造工程順
に示す断面図である。
の実施形態２に係る半導体装置の製造方法を製造工程順
に示す断面図である。
【００４０】本発明の実施形態２は、図１２に示すソー
ス・ドレイン電極１２を形成する工程までは実施形態１
と同じであるが、図１５に示すように、図１２に示すソ
ース・ドレイン電極１２を形成した後、粘性の高いポッ
ティング樹脂１６を滴下し、基板全面をコートする。こ
れによりソース・ドレイン電極１２の開口１２ａがポッ
ティング樹脂１６により施蓋され、空隙１４が外部から
気密に隔離される。
ス・ドレイン電極１２を形成する工程までは実施形態１
と同じであるが、図１５に示すように、図１２に示すソ
ース・ドレイン電極１２を形成した後、粘性の高いポッ
ティング樹脂１６を滴下し、基板全面をコートする。こ
れによりソース・ドレイン電極１２の開口１２ａがポッ
ティング樹脂１６により施蓋され、空隙１４が外部から
気密に隔離される。
【００４１】最後に図１６に示すように、通常のモール
ド樹脂封止を行うと、ソース・ドレイン電極１２上にモ
ールド樹脂１５が堆積して、半導体装置を気密封止す
る。
ド樹脂封止を行うと、ソース・ドレイン電極１２上にモ
ールド樹脂１５が堆積して、半導体装置を気密封止す
る。
【００４２】本発明の実施形態２によれば、粘性の高い
ポッティング樹脂１６を滴下して基板全面をコートし、
これによりソース・ドレイン電極１２の開口１２ａをポ
ッティング樹脂１６により施蓋するため、実施形態１と
比較して製造工程を簡略化することができるという利点
を有している。
ポッティング樹脂１６を滴下して基板全面をコートし、
これによりソース・ドレイン電極１２の開口１２ａをポ
ッティング樹脂１６により施蓋するため、実施形態１と
比較して製造工程を簡略化することができるという利点
を有している。
【００４３】
【発明の効果】以上説明したように本発明によれば、ソ
ース・ドレイン電極とゲート電極の間に空隙を確保して
いるため、ゲート容量Ｃｇｓ，Ｃｇｄ等を低減すること
ができるとともに、オーミック部と基板上の絶縁層が接
触するのを回避して、その絶縁膜による誘電体成分が排
除しているため、ソース・ドレイン電極を引出すための
オーミック部に、基板上の絶縁層による誘電体成分が影
響することがなく、さらに高周波利得，雑音指数を向上
させることができる。
ース・ドレイン電極とゲート電極の間に空隙を確保して
いるため、ゲート容量Ｃｇｓ，Ｃｇｄ等を低減すること
ができるとともに、オーミック部と基板上の絶縁層が接
触するのを回避して、その絶縁膜による誘電体成分が排
除しているため、ソース・ドレイン電極を引出すための
オーミック部に、基板上の絶縁層による誘電体成分が影
響することがなく、さらに高周波利得，雑音指数を向上
させることができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１２】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１３】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１４】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１５】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１６】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
１ 半導体基板 ２ チャネル層 ７ ゲート電極 １２ ソース・ドレイン電極 １２ａ ソース・ドレイン電極の開口 １４ 空隙
Claims (3)
- 【請求項１】 半導体基板のチャネル層から立上がって
形成されたゲート電極の周囲をソース・ドレイン電極で
取囲み、前記ソース・ドレイン電極の開口を閉塞して前
記ゲート電極と前記ソース・ドレイン電極との間に空隙
を確保し、 さらに前記チャネル層と前記ソース・ドレイン電極とを
結合するオーミック部を、前記半導体基板上に形成され
る絶縁層から隔離したことを特徴とする半導体装置。 - 【請求項２】 前記オーミック部を前記ソース・ドレイ
ン電極で包囲して、該オーミック部を、前記絶縁層から
隔離したことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板のチャネル層から立上げてゲ
ート電極を形成する工程と、 前記半導体基板のチャネル層上にオーミック部を前記ゲ
ート電極を取囲んで形成する工程と、 前記オーミック部からソース・ドレイン電極を前記ゲー
ト電極を越える高さに立上げ、かつ前記ゲート電極を取
囲んで形成する工程と、 前記ソース・ドレイン電極の開口を閉塞して前記ゲート
電極と前記ソース・ドレイン電極との間に空隙を確保す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29537799A JP2001118859A (ja) | 1999-10-18 | 1999-10-18 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29537799A JP2001118859A (ja) | 1999-10-18 | 1999-10-18 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118859A true JP2001118859A (ja) | 2001-04-27 |
Family
ID=17819850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29537799A Pending JP2001118859A (ja) | 1999-10-18 | 1999-10-18 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001118859A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210499A (ja) * | 2005-01-26 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7358179B2 (en) | 2005-03-02 | 2008-04-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including air space formed around gate electrode |
| JP2009176930A (ja) * | 2008-01-24 | 2009-08-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP2107603A1 (en) * | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
| KR20160018428A (ko) * | 2014-08-08 | 2016-02-17 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1999
- 1999-10-18 JP JP29537799A patent/JP2001118859A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006210499A (ja) * | 2005-01-26 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| KR101685834B1 (ko) | 2014-08-08 | 2016-12-12 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
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