JP2001111058A

JP2001111058A - 薄膜トランジスタおよびその製造方法

Info

Publication number: JP2001111058A
Application number: JP28953199A
Authority: JP
Inventors: Tetsuo Kawakita; 哲郎河北
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-10-12
Filing date: 1999-10-12
Publication date: 2001-04-20

Abstract

(57)【要約】【課題】高性能で高信頼性の微細薄膜トランジスタ(T
FT)を実現するには、LDD構造を有した薄膜トランジスタ
が有効である。このためには特性、信頼性の観点からLD
D長を如何に精度良く制御出来るかが極めて重要な課題
となる。【解決手段】ゲート電極の側壁にゲート絶縁膜とは他
の種類の絶縁膜でサイドウオールを形成する。このサイ
ドウオールによって注入の際のイオンの遮蔽能力を高
め、１回のイオン注入でn-層、n+層をつくり、LDD構造
を実現する。これによって高性能で高信頼性の微細薄膜
トランジスタを実現することが出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本技術は液晶ディスプレイに
用いる薄膜トランジスタおよびその形成方法に関するも
のである。

【０００２】

【従来の技術】現在マルチメディア機器や携帯、通信機
器には非常に多くの液晶ディスプレイが用いられてきて
いる。また、これらの電子機器から液晶ディスプレイに
対して求められている共通の要求は高性能化と高精細化
である。このため薄膜トランジスタ（以下TFTと称す
る）をもちいた液晶パネルでは画素部構成されているTF
Tの高性能化が求められてきている。また最近では電子
移動度が従来のアモルファスシリコンより約1〜２桁高
いポリシリコンを半導体層に用い、画素部以外に外部の
駆動回路部分まで内蔵させた液晶表示パネルが開発され
ている。

【０００３】これらの要求を満たすためにTFTは微細化
が進められて、移動度の向上と低電圧化が進められてい
る。

【０００４】図７に従来技術における薄膜トランジスタ
の断面構成を示す。ガラス基板10上にアンンダーコート
膜11が形成され、その上に半導体層12が形成され、ゲー
ト絶縁膜14を介してゲート電極13が形成されている。ソ
ース電極20およびドレイン電極21はゲート電極13に対し
てイオン注入によってn+層18を形成してつくられてい
る。また、ゲート電極13とソース電極20およびドレイン
電極21の間にはn-層16が形成されLDD構造となってい
る。ゲート電極13とソース電極 20およびドレイン電極2
1は層間絶縁膜19を介して多層配線構造となっている。

【０００５】

【発明が解決しようとする課題】図7に示したようにLDD
構造を有する薄膜トランジスタはホットエレクトロンに
よるデバイス信頼性およびオフリーク電流の低減の点か
ら欠かすことのできない構造である。今後さらにデバイ
スの微細化が進んでいくとさらに重要なトランジスタ構
造になってくると考えられる。

【０００６】今後の微細化においてこのLDD構造を構成
する上で最も重要な点はLDD長の正確な制御である。

【０００７】LDD長はトランジスタのオン抵抗に大きく
影響を及ぼす。このため一定以上のオン電流を確保する
には、この長さ、すなわち抵抗を制御することは極めて
重要になる。

【０００８】また、ドレイン側のLDD長はデバイスの信
頼性を大きく左右することになる。LDD長が極端に短く
なると電界緩和が十分におこなわれず、ホットエレクト
ロンの影響でデバイス特性、信頼性を大きく損なうこと
になる。よってこのLDD長を如何に精度良く制御できる
かが極めて重要な課題になる。

【０００９】現在このLDD構造は図8(a)にし示すようにn
+層18に対するゲート電極13形成のマスク合わせの精度
によってLDD長26が決定される。もしくは(b)に示すよう
にn-層16ゲート電極13に対する注入マスク用のレジスト
25の合わせ精度だけでLDD長26が決定されることにな
る。

【００１０】このように現状のマスク合わせだけでLDD
長が決定され方式では限界がある。現在のトランジスタ
ではW/L=10/10μm〜6/6μmでLDD長が2μm程度であり、
現行の露光装置でのアライメント精度は±1.5μm程度が
限界である。そうなるとLDD長は最大で3.5μm、最小で
0.5μｍとなってしまう。現在のところまだトランジス
タサイズが大きいためにこのLDD長の差が大きく特性に
影響はしてこないがW/L=4/4μm以下のデバイスでは極め
て大きく影響しだしてくることになる。

【００１１】よってこのLDD長を制御よく、形成するプ
ロセスが極めて重要になってくるのである。

【００１２】

【課題を解決するための手段】上述で説明したように、
LDD長を制御よくしかも左右均等に形成する方法として
ゲート絶縁膜とは異なった種類の絶縁膜を用いたエッチ
バック法でサイドウオールをゲート電極側壁に形成して
n-層を形成する。

【００１３】

【発明の実施の形態】図1に第一の実施例におけるトラ
ンジスタ構造図を示す。

【００１４】ガラス基板10上にアンンダーコート膜11が
形成され、その上に半導体層12が形成され、ゲート絶縁
膜14を介してゲート電極13が形成されている。ゲート電
極13の側壁とゲート絶縁膜14に挟まれた領域にはサイド
ウオール15が形成されており、その下の半導体層12には
n-層が形成されている。また、ゲート電極13下の半導体
層12はイントリシック層かもしくはn--層が形成されて
いる。ゲート電極13、サイドウオール15が形成されてい
る領域以外の半導体層12にはn+層が形成されている。ゲ
ート電極13、サイドウオール15、ゲート絶縁膜14の上部
には層間絶縁膜19が形成され、n+層18に相当する位置に
は開口（コンタクトホール）が設けられて、金属層が埋
め込まれてそれぞれにソース電極20、ドレイン電極21が
形成されている。

【００１５】この時サイドウオール15とゲート絶縁膜14
は異なった種類の絶縁膜を用いる。この場合ゲート絶縁
膜14にはSiO2膜を用い、サイドウオール15にはSiNx膜も
しくはSOGタイプのSiO2膜を用いた。形成方法としては
ゲート電極13上から全面にサイドウオール15用の絶縁膜
を形成しておいて、エッチバック法でサイドウオール15
を得る（詳細は製造方法の実施例で詳しく述べる）。こ
の時ゲート電極13の厚み、サイドウオール15用絶縁膜の
厚みをコントロールすることで2μm程度から0.3μm程度
のLDD長まで任意に制御できる。

【００１６】第二の実施例を図2を用いて説明する。

【００１７】ガラス基板10上にアンンダーコート膜11が
形成され、その上に半導体層12が形成され、ゲート絶縁
膜14を介してゲート電極13が形成されている。この時ゲ
ート電極13とゲート絶縁膜14は同一サイズとなってい
る。ゲート電極13およびゲート絶縁膜14の側壁と半導体
層12に挟まれた領域にはサイドウオール15が形成されて
おり、その下の半導体層12にはn-層16が形成されてい
る。また、ゲート電極13下の半導体層12はイントリシッ
ク層かもしくはn--層が形成されている。ゲート電極1
3、サイドウオール15が形成されている領域以外の半導
体層12にはn+層18が形成されている。ゲート電極13、サ
イドウオール15の上部には層間絶縁膜19が形成され、n+
層18に相当する位置には開口（コンタクトホール）が設
けられて、金属層が埋め込まれてそれぞれにソース電極
20、ドレイン電極21が形成されている。

【００１８】この時サイドウオール15にはSiNx膜もしく
はSOGタイプのSiO2膜を用いた。形成方法としてはゲー
ト電極13上から全面にサイドウオール15用の絶縁膜を形
成しておいて、エッチバック法でサイドウオール15を得
る（詳細は製造方法の実施例で詳しく述べる）。このよ
うな材料を用いるとエッチバック法でサイドウオールを
形成する際に下地の半導体層12との選択比を十分に取る
ことが出きるために形成しやすくなる。この時ゲート電
極13の厚み、サイドウオール15用絶縁膜の厚みをコント
ロールすることで2μm程度から0.3μm程度のLDD長まで
任意に制御できる。

【００１９】次に第一の実施例における製造方法につい
て図3を用いて説明する。

【００２０】まず図３(a)に示すように絶縁性基板10上
にアンダーコート膜11としてSiO2膜を形成する。厚さは
2000〜10000Å程度とした。次に図３(b)に示すように前
面にアモルファスシリコン（a-Si）を形成して、エキシ
マレーザーアニールによってポリシリコン化して、トラ
ンジスタを形成する領域のみにポリシリコン膜を半導体
層12として残すようにパターンニングする。アモルファ
スシリコンはプラズマCVD法で形成し、膜厚は300〜900
Å程度とした。パターンニングはフォトレジストによる
パターンニングを行った後、ドライエッチングによって
行った。次の図３(c)に示すように全面にゲート絶縁膜1
4を形成する。このゲート絶縁膜にシリコン酸化膜を用
いた。形成方法としては主にCVD法用いて形成した。こ
の時にシリコン酸化膜の膜厚は約600〜1500Å程度とし
た。

【００２１】次に図３（ｄ）に示すようにゲート電極と
して金属膜を全面に形成して、ゲート電極に対応した位
置にのみ金属膜を残してゲート電極13とする。形成方法
はスパッタ法を用い、材料的にはAl系合金や高融点金属
を用い、厚みとしては約3000〜10000Å程度とした。
た。次に図３(e)に示すように、ゲート電極13上から第
二の絶縁膜31を形成する。この時第二の絶縁膜３1には
シリコン窒化膜を用い、形成する厚みは約5000〜10000
Å程度とした。またこの第二の絶縁膜31にＳＯＧタイプ
のSiO2膜を用いてもよい。この場合はスピンコートで液
状SiO2をコートした後、約300〜600℃の温度で１〜３時
間程度焼成してSiO２膜を形成する。厚みは同様に約500
0〜10000Å程度とした。次にドライエッチングで異方
的、すなわち膜厚方向に選択的にエッチングを行い、初
期に絶縁膜を形成した膜厚分だけをすべて除去してしま
う。するとゲート電極13の側壁の部分にのみ第二の絶縁
膜31が残り、サイドウオール15を形成することになる。

【００２２】この状態でｎチャネルの薄膜トランジスタ
を形成するために図３(g)に示すようにｐ（リン）イオ
ン32を注入する。注入条件としては加速電圧が60〜70Ke
V、注入量は1.0E15〜5.0E15とした。このときゲート電
極１3下の半導体層12にはゲート電極13が注入のマスク
となるためPイオンは注入されず、イントリシック層17
のままで残っている。一方、ゲート絶縁膜14のみしか形
成されいない領域ではゲート絶縁膜14を通過して多数の
Pイオンが注入されるためにn+層18となる。ところがサ
イドウオール15が形成されている部分はこの厚み分だけ
イオンの遮蔽能力が高くなるためＰイオンの注入量が小
さくなり、n-層16となる。このようにして一回の注入で
イントリシック層、n-層、n+層を同時に形成することが
できるのである。

【００２３】次に図３(h)に示すように、全体に層間絶
縁膜19を形成し、ソース領域とドレイン領域に相当する
部分にコンタクトホールを形成して、金属膜を埋め込ん
でソース電極20とドレイン電極21を形成する。これによ
って薄膜トランジスタが完成したことになる。

【００２４】また、第二の絶縁膜31にSOGタイプのSiO2
膜を用いた場合は図4に示すような方法でも形成するこ
とができる。

【００２５】初期の工程は図3(d)までに示すのと同様で
ある。この工程後、図4(a)に示すように第二の絶縁膜31
としてスピンコートで液状のSiO2膜を塗布した後、約30
0〜600℃程度の温度で1〜3時間程度焼成すると、ゲート
電極13の端面ではなだらかな傾斜をもった第二の絶縁膜
31が形成できる。次に(ｂ)に示すように第二の絶縁膜31
上からｐ（リン）イオン32を注入する。注入条件として
は加速電圧が60〜70KeV、注入量は1.0E15〜5.0E15とし
た。このときゲート電極１3下の半導体層12にはゲート
電極13が注入のマスクとなるためPイオンは注入され
ず、イントリシック層17のままで残っている。一方、ゲ
ート絶縁膜14と第二の絶縁膜31のみしか形成されいない
領域では絶縁膜を通過して多数のPイオンが注入される
ためにn+層18となる。ところがなだらかな傾斜をもった
部分すなわちゲート電極13端面付近では、第二の絶縁膜
31が傾斜とともに厚みが変化していくために、その厚み
分だけイオンの遮蔽能力が高くなるためＰイオンの注入
量が小さくなり、n-層16となる。このようにして一回の
注入でイントリシック層、n-層、n+層を同時に形成する
ことができるのである。

【００２６】この後の工程は図3の(ｈ)と同様にして、
薄膜トランジスタを完成させるのである。

【００２７】次に第二の実施例における製造方法を図5
を用いて説明する。

【００２８】まず第二の絶縁膜31を形成するまでは図3
(e)までに示すのと同様である。その後図5(a)に示すよ
うにドライエッチングで異方的、すなわち膜厚方向に選
択的にエッチングを行い、ゲート絶縁膜14と第二の絶縁
膜31の膜厚分だけをすべて除去してしまう。するとゲー
ト電極13の側壁の部分に第二の絶縁膜31が残り、サイド
ウオール15を形成することになる。図５(b)に示すよう
にｐ（リン）イオン32を注入する。注入条件としては加
速電圧が60〜70KeV、注入量は1.0E15〜5.0E15とした。
このときゲート電極１3下の半導体層12にはゲート電極1
3が注入のマスクとなるためPイオンは注入されず、イン
トリシック層17のままで残っている。一方、半導体層12
の部分が露出している部分は多数のPイオンが注入され
るためにn+層18となる。ところがサイドウオール15が形
成されている部分はこの厚み分だけイオンの遮蔽能力が
高くなるためＰイオンの注入量が小さくなり、n-層16と
なる。このようにして一回の注入でイントリシック層、
n-層、n+層を同時に形成することができるのである。こ
の後の工程は図3の(ｈ)と同様にして、薄膜トランジス
タを完成させるのである。

【００２９】また、図６に示すような方法でもつくるこ
とが出来る。まず、ゲート電極13形成するまでは図３
(d)のように行う。その後、図６(a)に示すようにｐ（リ
ン）イオン32を注入する。注入条件としては加速電圧が
60〜70KeV、注入量は1.0E15〜5.0E15とした。この工程
によってゲート電極13下の半導体層12以外の部分がn-層
16になる。その後図６(b)に示すように第二の絶縁膜31
を形成する。図６(c)に示すようにドライエッチングで
異方的、すなわち膜厚方向に選択的にエッチングを行
い、ゲート絶縁膜14と第二の絶縁膜31の膜厚分だけをす
べて除去してしまう。するとゲート電極13の側壁の部分
に第二の絶縁膜31が残り、サイドウオール15を形成する
ことになる。図６(d)に示すようにｐ（リン）イオン32
を注入する。注入条件としては加速電圧が60〜70KeV、
注入量は1.0E15〜5.0E15とした。このときゲート電極１
3下の半導体層12にはゲート電極13が注入のマスクとな
るためPイオンは注入されず、イントリシック層17のま
まで残っている。一方、半導体層12の部分が露出してい
る部分は多数のPイオンが注入されるためにn+層18とな
る。ところがサイドウオール15が形成されている部分は
この厚み分だけイオンの遮蔽能力が高くなるためＰイオ
ンは注入されないので、n-層16のままで残る。この後の
工程は図3の(ｈ)と同様にして、薄膜トランジスタを完
成させるのである。

【００３０】また、次のような方法で、チャネル部分を
n--層にするする方法も可能である。それはまず、図３
(c)に示す工程まで行った後、Ｐ（リン）のイオン注入
を行って、半導体層12を全てn--層にする。その後図６
（a）以降に示す工程と同様の工程を行って薄膜トラン
ジスタを完成させる。

【００３１】

【発明の効果】以上説明してきたように、本発明によれ
ば、LDD構造を制御よく形成することができる。よって
今後の微細化においても正確なLDD長を有した微細トラ
ンジスタを実現する事ができ、特性、信頼性共に確保し
た高性能な微細薄膜トランジスタを実現する事が出来る
のである。

【図面の簡単な説明】

【図１】本発明の第1の実施例による薄膜トランジスタ
の構造断面図

【図２】本発明による第2の実施例の薄膜トランジスタ
の構造断面図

【図３】本発明による第3の実施例の薄膜トランジスタ
の工程断面図

【図４】本発明による第４の実施例の薄膜トランジスタ
の工程断面図

【図５】本発明による第5の実施例の薄膜トランジスタ
形成工程断面図

【図６】本発明による第６実施例の薄膜トランジスタ形
成工程断面図

【図７】従来技術における薄膜トランジスタの構造断面
図

【図８】従来技術における課題を説明する断面図

【符号の説明】

１０基板１１アンダーコート膜１２半導体層１３ゲート電極１４ゲート絶縁膜１５サイドウオール１６ n-層１７イントリシック層１８ n+層１９層間絶縁膜２０ソース電極２１ドレイン電極２５レジスト２６ LDD長３１第２の絶縁膜３２不純物イオン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７Ｓ６１７ＭＦターム(参考） 5F004 AA04 DB00 DB07 EA12 EA27 EB02 FA02 5F110 AA06 CC02 DD02 DD13 EE04 EE06 EE32 EE44 FF02 FF29 GG02 GG13 GG25 GG35 GG45 HJ01 HJ04 HJ13 HL02 HM15 NN02 NN03 NN04 NN23 NN24 NN36 PP03 QQ03 QQ08 QQ11 QQ30

Claims

【特許請求の範囲】

【請求項１】ソース領域、ドレイン領域、ゲート領域を
有する薄膜トランジスタで、前記ソース領域およびドレ
イン領域下の半導体層はn+層、前記ゲート領域下の半導
体層はイントリシック層、前記ソース領域およびドレイ
ン領域と前記ゲート領域の間の半導体層にはn-層を有す
る薄膜トランジスタにおいて、前記半導体層とゲート電極の間に前記半導体層を覆うよ
うにゲート絶縁膜が形成され、前記ゲート絶縁膜上でか
つ前記ゲート電極の側壁に前記ゲート絶縁膜とは異なる
種類の絶縁性の側壁を有し、前記絶縁性の側壁下の前記
半導体層にはn-層が形成され、前記ゲート絶縁膜と前記
絶縁性の側壁とが異なる材料で構成されていることを特
徴とした薄膜トランジスタ。
【請求項２】前記ゲート絶縁膜がシリコン酸化膜で構成
され、前記絶縁性の側壁がシリコン窒化膜から構成され
ていることを特徴とする請求項１に記載の薄膜トランジ
スタ。
【請求項３】前記絶縁性の側壁が前記ゲート絶縁膜より
低温で軟化する低融点絶縁材料から構成されていること
を特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】ソース領域、ドレイン領域、ゲート領域を
有する薄膜トランジスタで、前記ソース領域およびドレ
イン領域下の半導体層はn+層、前記ゲート領域下の半導
体層はn--層、前記ソース領域およびドレイン領域と前
記ゲート領域の間の半導体層にはn-層を有する薄膜トラ
ンジスタにおいて、前記半導体層とゲート電極の間に前記半導体層を全て覆
うようにゲート絶縁膜が形成され、前記ゲート絶縁膜上
でかつ前記ゲート電極の側壁に絶縁性の側壁を有し、前
記絶縁性の側壁下の前記半導体層にはn-層が形成され、
前記ゲート絶縁膜と前記絶縁性の側壁とが異なる材料で
構成されていることを特徴とした薄膜トランジスタ。
【請求項５】前記ゲート絶縁膜がシリコン酸化膜で構成
され、前記絶縁性の側壁がシリコン窒化膜から構成され
ていることを特徴とする請求項４に記載の薄膜トランジ
スタ。
【請求項６】前記絶縁性の側壁が前記ゲート絶縁膜より
低温で軟化する低融点絶縁材料から構成されていること
を特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】ソース領域、ドレイン領域、ゲート領域を
有する薄膜トランジスタで、前記ソース領域およびドレ
イン領域下の半導体層はn+層、前記ゲート領域下の半導
体層はイントリシック層、前記ソース領域およびドレイ
ン領域と前記ゲート領域の間の半導体層にはn-層を有す
る薄膜トランジスタにおいて、前記半導体層のイントリシック層とn-層上にのみゲート
絶縁膜が配置し、前記半導体層のイントリシック層上の
前記ゲート絶縁膜上にのみゲート電極が配置され、前記
ゲート絶縁膜上でかつ前記ゲート電極の側壁で前記n-層
に対応した位置にのみ絶縁性の側壁を有していることを
特徴とした薄膜トランジスタ。
【請求項８】前記ゲート絶縁膜がシリコン酸化膜で構成
され、前記絶縁性の側壁がシリコン窒化膜から構成され
ていることを特徴とする請求項７に記載の薄膜トランジ
スタ。
【請求項９】前記絶縁性の側壁が前記ゲート絶縁膜より
低温で軟化する低融点絶縁材料から構成されていること
を特徴とする請求項７に記載の薄膜トランジスタ。
【請求項１０】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタで、前記ソース領域およびド
レイン領域下の半導体層はn+層、前記ゲート領域下の半
導体層はn--層、前記ソース領域およびドレイン領域と
前記ゲート領域の間の半導体層にはn-層を有する薄膜ト
ランジスタにおいて、前記半導体層のn--層とn-層上にのみゲート絶縁膜が配
置し、前記半導体層のn--層上の前記ゲート絶縁膜上に
のみゲート電極が配置され、前記ゲート絶縁膜上でかつ
前記ゲート電極の側壁で前記n-層に対応した位置にのみ
絶縁性の側壁を有していることを特徴とした薄膜トラン
ジスタ。
【請求項１１】前記ゲート絶縁膜がシリコン酸化膜で構
成され、前記絶縁性の側壁がシリコン窒化膜から構成さ
れていることを特徴とする請求項７に記載の薄膜トラン
ジスタ。
【請求項１２】前記絶縁性の側壁が前記ゲート絶縁膜よ
り低温で軟化する低融点絶縁材料から構成されているこ
とを特徴とする請求項７に記載の薄膜トランジスタ。
【請求項１３】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜上にゲート電極を形成する工
程、しかる後に前記ゲート絶縁膜およびゲート電極上全
面に絶縁膜を堆積させ、エッチバック法で前記絶縁膜の
みを異方的に除去して前記ゲート電極側壁に絶縁性の側
壁を形成する工程、その後前記ゲート電極、絶縁性の側
壁およびゲート絶縁膜をマスクに不純物を注入し、前記
ゲート電極下の前記半導体層にイントリシック層、前記
絶縁性の側壁下の前記半導体層にn-層、前記ゲート絶縁
膜のみが形成されている領域下の前記半導体層にはn+層
を形成する工程、その後全面に層間絶縁膜を形成する工
程、しかる後前記n+層に対応した位置の前記ゲート絶縁
膜および層間絶縁膜に開口を形成して、金属層を埋め込
んでソース電極およびドレイン電極を形成する事を特徴
とした薄膜トランジスタの製造方法。
【請求項１４】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜上にゲート電極を形成する工
程、しかる後に前記ゲート絶縁膜およびゲート電極上全
面に前記ゲート絶縁膜より低温で軟化する低融点絶縁膜
を堆積させ、熱処理を施すことで前記ゲート電極端面付
近に傾斜面を形成する工程、その後前記ゲート電極、低
融点絶縁膜およびゲート絶縁膜をマスクに不純物を注入
し、前記ゲート電極下の前記半導体層にイントリシック
層、前記低融点絶縁膜で形成された傾斜面下の前記半導
体層にn-層、前記ゲート絶縁膜および前記低融点絶縁膜
が形成されている領域下の前記半導体層にはn+層を形成
する工程、その後全面に層間絶縁膜を形成する工程、し
かる後前記n+層に対応した位置の前記ゲート絶縁膜およ
び層間絶縁膜に開口を形成して、金属層を埋め込んでソ
ース電極およびドレイン電極を形成する事を特徴とした
薄膜トランジスタの製造方法。
【請求項１５】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜上にゲート電極を形成する工
程、しかる後に前記ゲート絶縁膜およびゲート電極上全
面に前記ゲート絶縁膜より低温で軟化する低融点絶縁膜
を堆積させ、熱処理を施すことで前記ゲート電極端面付
近に傾斜面を形成する工程、その後エッチバック法で前
記低融点絶縁膜のみを異方的に除去して前記ゲート電極
側壁に絶縁性の側壁を形成する工程、前記ゲート電極、
絶縁性の側壁およびゲート絶縁膜をマスクに不純物を注
入し、前記ゲート電極下の前記半導体層にイントリシッ
ク層、前記絶縁性の側壁で形成された傾斜面下の前記半
導体層にn-層、前記ゲート絶縁膜および前記絶縁性の側
壁が形成されている領域下の前記半導体層にはn+層を形
成する工程、その後全面に層間絶縁膜を形成する工程、
しかる後前記n+層に対応した位置の前記ゲート絶縁膜お
よび層間絶縁膜に開口を形成して、金属層を埋め込んで
ソース電極およびドレイン電極を形成する事を特徴とし
た薄膜トランジスタの製造方法。
【請求項１６】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜上にゲート電極を形成する工
程、しかる後に前記ゲート絶縁膜およびゲート電極上全
面に絶縁膜を堆積させ、エッチバック法で前記絶縁膜お
よびゲート絶縁膜を異方的に除去して前記ゲート電極側
壁に絶縁性の側壁を形成するとともにソース領域および
ドレイン領域に対応した位置の前記半導体層表面を露出
させる工程、その後前記ゲート電極、絶縁性の側壁およ
びゲート絶縁膜をマスクに不純物を注入し、前記ゲート
電極下の前記半導体層にイントリシック層、前記絶縁性
の側壁下の前記半導体層にn-層、前記半導体層が露出し
た領域にはn+層を形成する工程、その後全面に層間絶縁
膜を形成する工程、しかる後前記n+層に対応した位置の
前記層間絶縁膜に開口を形成して、金属層を埋め込んで
ソース電極およびドレイン電極を形成する事を特徴とし
た薄膜トランジスタの製造方法。
【請求項１７】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜上にゲート電極を形成する工
程、前記ゲート電極をマスクに不純物を注入して前記ゲ
ート電極下以外の前記半導体層をn-層にする工程、しか
る後に前記ゲート絶縁膜およびゲート電極上全面に絶縁
膜を堆積させ、エッチバック法で前記絶縁膜およびゲー
ト絶縁膜を異方的に除去して前記ゲート電極側壁に絶縁
性の側壁を形成するとともにソース領域およびドレイン
領域に対応した位置の前記半導体層表面を露出させる工
程、その後前記ゲート電極、絶縁性の側壁およびゲート
絶縁膜をマスクに不純物を注入し、前記絶縁性の側壁下
の前記半導体層をn-層に維持し前記半導体層が露出した
領域にはn+層を形成する工程、その後全面に層間絶縁膜
を形成する工程、しかる後前記n+層に対応した位置の前
記層間絶縁膜に開口を形成して、金属層を埋め込んでソ
ース電極およびドレイン電極を形成する事を特徴とした
薄膜トランジスタの製造方法。
【請求項１８】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜を通して不純物を注入して前記
半導体層をn--層にする工程、前記ゲート絶縁膜上にゲ
ート電極を形成し、前記ゲート電極をマスクに不純物を
注入して前記ゲート電極下以外の前記半導体層をn-層に
する工程、しかる後に前記ゲート絶縁膜およびゲート電
極上全面に絶縁膜を堆積させ、エッチバック法で前記絶
縁膜およびゲート絶縁膜を異方的に除去して前記ゲート
電極側壁に絶縁性の側壁を形成するとともにソース領域
およびドレイン領域に対応した位置の前記半導体層表面
を露出させる工程、その後前記ゲート電極、絶縁性の側
壁およびゲート絶縁膜をマスクに不純物を注入し、前記
半導体層が露出した領域にはn+層を形成する工程、その
後全面に層間絶縁膜を形成する工程、しかる後前記n+層
に対応した位置の前記層間絶縁膜に開口を形成して、金
属層を埋め込んでソース電極およびドレイン電極を形成
する事を特徴とした薄膜トランジスタの製造方法。
【請求項１９】ソース領域、ドレイン領域、ゲート領域
を有する薄膜トランジスタにおいて、絶縁性基板上に絶
縁性層を形成する工程、前記絶縁性層上に半導体層を形
成する工程、前記半導体層上にゲート絶縁膜を形成する
工程、前記ゲート絶縁膜を通して不純物を注入して前記
半導体層をn--層にする工程、前記ゲート絶縁膜上にゲ
ート電極をする工程、しかる後に前記ゲート絶縁膜およ
びゲート電極上全面に絶縁膜を堆積させ、エッチバック
法で前記絶縁膜およびゲート絶縁膜を異方的に除去して
前記ゲート電極側壁に絶縁性の側壁を形成するとともに
ソース領域およびドレイン領域に対応した位置の前記半
導体層表面を露出させる工程、その後前記ゲート電極、
絶縁性の側壁およびゲート絶縁膜をマスクに不純物を注
入し、前記半導体層が露出した領域にはn+層を形成し、
前記絶縁性の側壁下の前記半導体層をn-層を形成する工
程、その後全面に層間絶縁膜を形成する工程、しかる後
前記n+層に対応した位置の前記層間絶縁膜に開口を形成
して、金属層を埋め込んでソース電極およびドレイン電
極を形成する事を特徴とした薄膜トランジスタの製造方
法。