JP2001085682A - パワーｍｏｓトランジスタ - Google Patents
パワーｍｏｓトランジスタInfo
- Publication number
- JP2001085682A JP2001085682A JP25694499A JP25694499A JP2001085682A JP 2001085682 A JP2001085682 A JP 2001085682A JP 25694499 A JP25694499 A JP 25694499A JP 25694499 A JP25694499 A JP 25694499A JP 2001085682 A JP2001085682 A JP 2001085682A
- Authority
- JP
- Japan
- Prior art keywords
- zener diode
- mos transistor
- power mos
- gate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000002457 bidirectional effect Effects 0.000 claims description 16
- 230000001939 inductive effect Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 双方向ポリシリコンツェナーダイオードをド
レイン・ゲート間に内蔵したパワーＭＯＳトランジスタ
において、ツェナー動作電圧Ｖｚが時間と共にシフトす
ることのない前記双方向ポリシリコンツェナーダイオー
ドを提供する。 【解決手段】 パワーＭＯＳトランジスタ１６を構成す
る半導体基板１１のフィールド絶縁膜１３上に形成さ
れ、前記パワーＭＯＳトランジスタのドレイン・ゲート
間に接続されて逆方向に直列接続されたツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
１４を具備し、前記双方向ポリシリコンツェナーダイオ
ードにおけるＰ型領域１４ｂ、１４ｄの不純物濃度を
０．９５×１０１８ｃｍ−３以上、好ましくは０．９５
〜３．０×１０１８ｃｍ−３に設定している。
レイン・ゲート間に内蔵したパワーＭＯＳトランジスタ
において、ツェナー動作電圧Ｖｚが時間と共にシフトす
ることのない前記双方向ポリシリコンツェナーダイオー
ドを提供する。 【解決手段】 パワーＭＯＳトランジスタ１６を構成す
る半導体基板１１のフィールド絶縁膜１３上に形成さ
れ、前記パワーＭＯＳトランジスタのドレイン・ゲート
間に接続されて逆方向に直列接続されたツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
１４を具備し、前記双方向ポリシリコンツェナーダイオ
ードにおけるＰ型領域１４ｂ、１４ｄの不純物濃度を
０．９５×１０１８ｃｍ−３以上、好ましくは０．９５
〜３．０×１０１８ｃｍ−３に設定している。
Description
【０００１】
【産業上の利用分野】本発明は、双方向ポリシリコンツ
ェナーダイオードをドレイン・ゲート間に内蔵したパワ
ーＭＯＳトランジスタに関し、特に、パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続される双方向ポリ
シリコンツェナーダイオードに関するものである。
ェナーダイオードをドレイン・ゲート間に内蔵したパワ
ーＭＯＳトランジスタに関し、特に、パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続される双方向ポリ
シリコンツェナーダイオードに関するものである。
【０００２】
【従来の技術】図３は縦型ＮチャンネルパワーＭＯＳト
ランジスタ（以下、単にＭＯＳＦＥＴという）を用いて
誘導性負荷を駆動する駆動回路３０を示す。即ち、ＭＯ
ＳＦＥＴ３１のドレインＤには電源３２と直列接続され
た誘導性負荷３３が接続され、また、前記ドレインＤ・
ゲートＧ間にはポリシリコンから形成され逆方向に直列
接続された多数のツェナーダイオード対からなるツェナ
ーダイオード３４が接続されている。前記ＭＯＳＦＥＴ
３１のゲートＧに入力電圧を印加して前記駆動回路３０
を駆動する際、前記誘導性負荷３３により生じるフライ
バック電圧により前記ＭＯＳＦＥＴ３１が破壊すること
を前記ツェナーダイオード３４によって防止している。
ランジスタ（以下、単にＭＯＳＦＥＴという）を用いて
誘導性負荷を駆動する駆動回路３０を示す。即ち、ＭＯ
ＳＦＥＴ３１のドレインＤには電源３２と直列接続され
た誘導性負荷３３が接続され、また、前記ドレインＤ・
ゲートＧ間にはポリシリコンから形成され逆方向に直列
接続された多数のツェナーダイオード対からなるツェナ
ーダイオード３４が接続されている。前記ＭＯＳＦＥＴ
３１のゲートＧに入力電圧を印加して前記駆動回路３０
を駆動する際、前記誘導性負荷３３により生じるフライ
バック電圧により前記ＭＯＳＦＥＴ３１が破壊すること
を前記ツェナーダイオード３４によって防止している。
【０００３】しかして、前記ポリシリコンツェナーダイ
オード３４は前記ＭＯＳＦＥＴ３１を構成する半導体基
板のフィールド酸化膜上に形成されるが、前記駆動回路
３０を連続動作させると、前記ポリシリコンツェナーダ
イオード３４のツェナー動作電圧Ｖｚが時間と共に徐々
に２０〜３０％もシフト（上昇）して、前記フライバッ
ク電圧により前記ＭＯＳＦＥＴ３１が破壊したり、或い
は前記駆動回路３０の所定の動作が阻害される。
オード３４は前記ＭＯＳＦＥＴ３１を構成する半導体基
板のフィールド酸化膜上に形成されるが、前記駆動回路
３０を連続動作させると、前記ポリシリコンツェナーダ
イオード３４のツェナー動作電圧Ｖｚが時間と共に徐々
に２０〜３０％もシフト（上昇）して、前記フライバッ
ク電圧により前記ＭＯＳＦＥＴ３１が破壊したり、或い
は前記駆動回路３０の所定の動作が阻害される。
【０００４】
【発明が解決しようとする課題】それ故、本発明の目的
は、双方向ポリシリコンツェナーダイオードをドレイン
・ゲート間に内蔵したパワーＭＯＳトランジスタにおい
て、ツェナー動作電圧Ｖｚが時間と共にシフトすること
のない前記双方向ポリシリコンツェナーダイオードを提
供することにある。
は、双方向ポリシリコンツェナーダイオードをドレイン
・ゲート間に内蔵したパワーＭＯＳトランジスタにおい
て、ツェナー動作電圧Ｖｚが時間と共にシフトすること
のない前記双方向ポリシリコンツェナーダイオードを提
供することにある。
【０００５】
【課題を解決するための手段】本発明においては、パワ
ーＭＯＳトランジスタを構成する半導体基板のフィール
ド絶縁膜上に形成され、前記パワーＭＯＳトランジスタ
のドレイン・ゲート間に接続されて逆方向に直列接続さ
れたツェナーダイオード対からなる双方向ポリシリコン
ツェナーダイオードを具備し、前記双方向ポリシリコン
ツェナーダイオードにおけるＰ型領域の不純物濃度を
０．９５×１０１８ｃｍ−３以上、好ましくは０．９５
〜３．０×１０１８ｃｍ−３に設定している。
ーＭＯＳトランジスタを構成する半導体基板のフィール
ド絶縁膜上に形成され、前記パワーＭＯＳトランジスタ
のドレイン・ゲート間に接続されて逆方向に直列接続さ
れたツェナーダイオード対からなる双方向ポリシリコン
ツェナーダイオードを具備し、前記双方向ポリシリコン
ツェナーダイオードにおけるＰ型領域の不純物濃度を
０．９５×１０１８ｃｍ−３以上、好ましくは０．９５
〜３．０×１０１８ｃｍ−３に設定している。
【０００６】
【発明の実施の形態】本発明者は、厚さ３７００オング
ストロームのポリシリコンにＰ型不純物としてボロン
を、Ｎ型不純物として砒素をイオン注入、拡散してＮ型
不純物濃度が１×１０２０ｃｍ−３のＮ＋−Ｐ接合を有
する複数個のツェナーダイオード対をからなり、ツェナ
ー動作電圧が１８０ＶのツェナーダイオードをパワーＭ
ＯＳトランジスタと一体に形成し、誘導性負荷を有する
前記した駆動回路を構成して連続動作させて動作特性を
測定したところ、特に、Ｐ型領域の不純物濃度と前記ツ
ェナー動作電圧のシフト量との間には図１に示すような
関係があることを見出だした。
ストロームのポリシリコンにＰ型不純物としてボロン
を、Ｎ型不純物として砒素をイオン注入、拡散してＮ型
不純物濃度が１×１０２０ｃｍ−３のＮ＋−Ｐ接合を有
する複数個のツェナーダイオード対をからなり、ツェナ
ー動作電圧が１８０ＶのツェナーダイオードをパワーＭ
ＯＳトランジスタと一体に形成し、誘導性負荷を有する
前記した駆動回路を構成して連続動作させて動作特性を
測定したところ、特に、Ｐ型領域の不純物濃度と前記ツ
ェナー動作電圧のシフト量との間には図１に示すような
関係があることを見出だした。
【０００７】即ち、前記ツェナーダイオードのＰ型領域
の不純物濃度が０．９５×１０１８ｃｍ−３より低くな
ると、前記ツェナー動作電圧が急激に上昇してその電圧
シフト量は２０〜３０％にも増加してしまう。つまり、
１８０Ｖのツェナー動作電圧に対して３６〜５４Ｖも上
昇する。
の不純物濃度が０．９５×１０１８ｃｍ−３より低くな
ると、前記ツェナー動作電圧が急激に上昇してその電圧
シフト量は２０〜３０％にも増加してしまう。つまり、
１８０Ｖのツェナー動作電圧に対して３６〜５４Ｖも上
昇する。
【０００８】それ故、本発明においては前記双方向ポリ
シリコンツェナーダイオードを構成するＰ型不純物濃度
を０．９５×１０１８ｃｍ−３以上とし、好ましくは
０．９５〜３．０×１０１８ｃｍ−３に設定して前記不
所望な電圧シフト量を抑制している。
シリコンツェナーダイオードを構成するＰ型不純物濃度
を０．９５×１０１８ｃｍ−３以上とし、好ましくは
０．９５〜３．０×１０１８ｃｍ−３に設定して前記不
所望な電圧シフト量を抑制している。
【０００９】
【実施例】図２は本発明の実施例による縦型Ｎチャンネ
ルパワーＭＯＳトランジスタのドレイン・ゲート間に接
続されて逆方向に直列接続された多数のツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
を有する半導体装置１０を模式的にを示す。
ルパワーＭＯＳトランジスタのドレイン・ゲート間に接
続されて逆方向に直列接続された多数のツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
を有する半導体装置１０を模式的にを示す。
【００１０】即ち、Ｎ＋型半導体基板１１に形成された
Ｎ−型エピタキシャル層１２上にＬＯＣＯＳ技術による
フィールド絶縁膜１３が設けられ、前記フィールド絶縁
膜１３上にはＮ＋型領域１４ａ、Ｐ型領域１４ｂ、Ｎ＋
型領域１４ｃ、Ｐ型領域１４ｄ及びＮ＋型領域１４ｅか
らなる双方向ポリシリコンツェナーダイオード１４が設
けられている。なお、図２においては便宜のために２個
のツェナーダイオード対を示している。
Ｎ−型エピタキシャル層１２上にＬＯＣＯＳ技術による
フィールド絶縁膜１３が設けられ、前記フィールド絶縁
膜１３上にはＮ＋型領域１４ａ、Ｐ型領域１４ｂ、Ｎ＋
型領域１４ｃ、Ｐ型領域１４ｄ及びＮ＋型領域１４ｅか
らなる双方向ポリシリコンツェナーダイオード１４が設
けられている。なお、図２においては便宜のために２個
のツェナーダイオード対を示している。
【００１１】また、前記フィールド絶縁膜１３の直下に
はＰ型ウエル１５が形成され、前記双方向ポリシリコン
ツェナーダイオード１４に隣接して前記Ｎ＋型半導体基
板１１には縦型ＮチャンネルパワーＭＯＳトランジスタ
１６が設けられている。
はＰ型ウエル１５が形成され、前記双方向ポリシリコン
ツェナーダイオード１４に隣接して前記Ｎ＋型半導体基
板１１には縦型ＮチャンネルパワーＭＯＳトランジスタ
１６が設けられている。
【００１２】前記パワーＭＯＳトランジスタ１６は、前
記Ｎ−型エピタキシャル層１２上に設けられたゲート絶
縁膜１７と、前記ゲート絶縁膜１７上に形成されたゲー
ト電極１８と、前記ゲート絶縁膜１７下に位置しチャン
ネルを形成するＰ型ベース領域１９と、前記Ｐ型ベース
領域１９に設けられたＮ＋型ソース領域２０及び前記Ｎ
＋型半導体基板１１に形成されたドレイン電極２１とか
ら構成されている。
記Ｎ−型エピタキシャル層１２上に設けられたゲート絶
縁膜１７と、前記ゲート絶縁膜１７上に形成されたゲー
ト電極１８と、前記ゲート絶縁膜１７下に位置しチャン
ネルを形成するＰ型ベース領域１９と、前記Ｐ型ベース
領域１９に設けられたＮ＋型ソース領域２０及び前記Ｎ
＋型半導体基板１１に形成されたドレイン電極２１とか
ら構成されている。
【００１３】しかして、前記双方向ポリシリコンツェナ
ーダイオード１４は次のように構成される。即ち、前記
フィールド絶縁膜１３上にノンドープのポリシリコン膜
を３７００オングストロームの厚さに被着した後、ボロ
ン及び砒素を順次イオン注入、拡散して幅が数ミクロ
ン、不純物濃度が１．０×１０１８ｃｍ−３のＰ型領域
１４ｂ、１４ｄ、及び幅が数ミクロン、不純物濃度が１
×１０２０ｃｍ−３のＮ＋型領域１４ａ、１４ｃ、１４
ｅを形成し、前記Ｎ＋型領域１４ａ及び前記Ｐ型領域１
４ｄには前記パワーＭＯＳトランジスタ１６のドレイン
及びゲートにそれぞれ接続される電極配線層を設けてい
る。
ーダイオード１４は次のように構成される。即ち、前記
フィールド絶縁膜１３上にノンドープのポリシリコン膜
を３７００オングストロームの厚さに被着した後、ボロ
ン及び砒素を順次イオン注入、拡散して幅が数ミクロ
ン、不純物濃度が１．０×１０１８ｃｍ−３のＰ型領域
１４ｂ、１４ｄ、及び幅が数ミクロン、不純物濃度が１
×１０２０ｃｍ−３のＮ＋型領域１４ａ、１４ｃ、１４
ｅを形成し、前記Ｎ＋型領域１４ａ及び前記Ｐ型領域１
４ｄには前記パワーＭＯＳトランジスタ１６のドレイン
及びゲートにそれぞれ接続される電極配線層を設けてい
る。
【００１４】前記したように、前記双方向ポリシリコン
ツェナーダイオードのツェナー動作電圧の電圧シフト量
は前記Ｐ型領域１４ｂ、１４ｄの不純物濃度に依存する
が、その好適な不純物濃度は図１に示したように、０．
９５〜３．０×１０１８ｃｍ−３であり、また、Ｎ型不
純物濃度は１〜１０×１０２０ｃｍ−３である。
ツェナーダイオードのツェナー動作電圧の電圧シフト量
は前記Ｐ型領域１４ｂ、１４ｄの不純物濃度に依存する
が、その好適な不純物濃度は図１に示したように、０．
９５〜３．０×１０１８ｃｍ−３であり、また、Ｎ型不
純物濃度は１〜１０×１０２０ｃｍ−３である。
【００１５】前記実施例において縦型Ｎチャンネルパワ
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタだけでなく横
型のパワーＭＯＳトランジスタにも適用できることは当
業者には明らかである。
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタだけでなく横
型のパワーＭＯＳトランジスタにも適用できることは当
業者には明らかである。
【００１６】
【発明の効果】本発明によれば、逆方向に直列接続され
た多数のツェナーダイオード対からなる双方向ポリシリ
コンツェナーダイオードをドレイン・ゲート間に内蔵し
たパワーＭＯＳトランジスタにおいて、前記双方向ポリ
シリコンツェナーダイオードのＰ型不純物濃度を０．９
５×１０１８ｃｍ−３以上とし、好ましくは０．９５〜
３．０×１０１８ｃｍ−３に設定することにより、時間
と共にシフトする不所望な電圧シフト量を抑制すること
ができる。
た多数のツェナーダイオード対からなる双方向ポリシリ
コンツェナーダイオードをドレイン・ゲート間に内蔵し
たパワーＭＯＳトランジスタにおいて、前記双方向ポリ
シリコンツェナーダイオードのＰ型不純物濃度を０．９
５×１０１８ｃｍ−３以上とし、好ましくは０．９５〜
３．０×１０１８ｃｍ−３に設定することにより、時間
と共にシフトする不所望な電圧シフト量を抑制すること
ができる。
【図１】本発明によるパワーＭＯＳトランジスタのドレ
イン・ゲート間に接続されて逆方向に直列接続された多
数のツェナーダイオード対からなる双方向ポリシリコン
ツェナーダイオードにおいて、Ｐ型領域の不純物濃度と
ツェナー動作電圧のシフト量との関係を示す図である。
イン・ゲート間に接続されて逆方向に直列接続された多
数のツェナーダイオード対からなる双方向ポリシリコン
ツェナーダイオードにおいて、Ｐ型領域の不純物濃度と
ツェナー動作電圧のシフト量との関係を示す図である。
【図２】本発明の実施例によるドレイン・ゲート間に接
続されて逆方向に直列接続された多数のツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
を有する縦型ＮチャンネルパワーＭＯＳトランジスタを
示す断面図である。
続されて逆方向に直列接続された多数のツェナーダイオ
ード対からなる双方向ポリシリコンツェナーダイオード
を有する縦型ＮチャンネルパワーＭＯＳトランジスタを
示す断面図である。
【図３】従来のドレイン・ゲート間に接続されて逆方向
に直列接続された多数のツェナーダイオード対からなる
双方向ポリシリコンツェナーダイオードを有する縦型Ｎ
チャンネルパワーＭＯＳトランジスタを用いて誘導性負
荷を駆動する駆動回路を示す図である。
に直列接続された多数のツェナーダイオード対からなる
双方向ポリシリコンツェナーダイオードを有する縦型Ｎ
チャンネルパワーＭＯＳトランジスタを用いて誘導性負
荷を駆動する駆動回路を示す図である。
１０…半導体装置、１１…Ｎ＋型半導体基板、１２…Ｎ
−型エピタキシャル層、１３…フィールド絶縁膜、１４
…双方向ポリシリコンツェナーダイオード、１４ａ、１
４ｃ、１４ｅ…Ｎ＋型領域、１４ｂ、１４ｄ…Ｐ型領
域、１５…Ｐ型ウエル、１６…パワーＭＯＳトランジス
タ、１７…ゲート絶縁膜、１８…ゲート電極、１９…Ｐ
型ベース領域、２０…Ｎ＋型ソース領域、２１…ドレイ
ン電極
−型エピタキシャル層、１３…フィールド絶縁膜、１４
…双方向ポリシリコンツェナーダイオード、１４ａ、１
４ｃ、１４ｅ…Ｎ＋型領域、１４ｂ、１４ｄ…Ｐ型領
域、１５…Ｐ型ウエル、１６…パワーＭＯＳトランジス
タ、１７…ゲート絶縁膜、１８…ゲート電極、１９…Ｐ
型ベース領域、２０…Ｎ＋型ソース領域、２１…ドレイ
ン電極
Claims (2)
- 【請求項１】 パワーＭＯＳトランジスタを構成する半
導体基板のフィールド絶縁膜上に形成され、前記パワー
ＭＯＳトランジスタのドレイン・ゲート間に接続されて
逆方向に直列接続されたツェナーダイオード対からなる
双方向ポリシリコンツェナーダイオードを具備し、前記
双方向ポリシリコンツェナーダイオードにおけるＰ型領
域が０．９５×１０１８ｃｍ−３以上の不純物濃度を有
することを特徴とする双方向ポリシリコンツェナーダイ
オードをドレイン・ゲート間に内蔵したパワーＭＯＳト
ランジスタ。 - 【請求項２】 Ｎ型領域が１×１０２０ｃｍ−３以上の
不純物濃度を有することを特徴とする請求項１記載の双
方向ポリシリコンツェナーダイオードをドレイン・ゲー
ト間に内蔵したパワーＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25694499A JP2001085682A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25694499A JP2001085682A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085682A true JP2001085682A (ja) | 2001-03-30 |
Family
ID=17299537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25694499A Withdrawn JP2001085682A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356622A (ja) * | 2003-04-18 | 2004-12-16 | St Microelectron Srl | 接合型電子部品および前記電子部品を含む集積された電力装置 |
| US9349721B2 (en) | 2011-09-29 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1999
- 1999-09-10 JP JP25694499A patent/JP2001085682A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356622A (ja) * | 2003-04-18 | 2004-12-16 | St Microelectron Srl | 接合型電子部品および前記電子部品を含む集積された電力装置 |
| US9349721B2 (en) | 2011-09-29 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0305937B1 (en) | Mos i/o protection using switched body circuit design | |
| JPH04343476A (ja) | 金属酸化物半導体電界効果型トランジスタ回路 | |
| US5126911A (en) | Integrated circuit self-protected against reversal of the supply battery polarity | |
| JP4104701B2 (ja) | 半導体装置 | |
| US20080180974A1 (en) | Power MISFET, semiconductor device and DC/DC converter | |
| US4967246A (en) | Structure of insulated gate bipolar transistors | |
| US5963409A (en) | Input/output electrostatic discharge protection circuit for an integrated circuit (IC) | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| KR100297666B1 (ko) | Soimos전계효과트랜지스터 | |
| US5065212A (en) | Semiconductor device | |
| JP3163839B2 (ja) | 半導体集積回路 | |
| JPH0144021B2 (ja) | ||
| JP4387865B2 (ja) | 半導体装置 | |
| JP2001085682A (ja) | パワーｍｏｓトランジスタ | |
| KR880006787A (ko) | 모놀리식 집적회로 | |
| JP2000286391A (ja) | レベルシフタ | |
| JPH0351107B2 (ja) | ||
| JPS628949B2 (ja) | ||
| JP4193604B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61245563A (ja) | バイポ−ラｃｍｏｓ半導体装置 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP4193680B2 (ja) | 半導体装置 | |
| US5990523A (en) | Circuit structure which avoids latchup effect | |
| JP2001094092A (ja) | パワーｍｏｓトランジスタ | |
| JP2001085681A (ja) | パワーｍｏｓトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051018 |
|
| A977 | Report on retrieval |
Effective date: 20090126 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A761 | Written withdrawal of application |
Effective date: 20090317 Free format text: JAPANESE INTERMEDIATE CODE: A761 |