JP2001085641A - メモリ回路の設計装置、メモリ回路の設計方法、メモリ回路の実装方法及びメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、トランスファゲートを介してビ
ット線を分割したメモリ回路におけるトランスファゲー
トの挿入位置と個数を最適化し得ることを課題とする。 【解決手段】この発明は、メモリ回路の各コンポーネン
トを設計生成しレイアウトを出力するメモリ生成サブシ
ステムと、メモリ回路に格納される情報のアクセス頻度
とトランスファーゲートの挿入位置と挿入数に対応した
メモリ回路の消費電力削減率のデータベースに基づい
て、トランスファーゲートの挿入位置と挿入数を決定す
るデータ解析サブシステムとを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トランスファゲ
ートをビット線に挿入してビット線を分割したメモリ回
路の設計装置、メモリ回路の設計方法、メモリ回路の実
装方法及びメモリ回路に関する。

【０００２】

【従来の技術】従来、半導体メモリ回路において、ビッ
ト線の電荷を必要最小限のビット線区間のみで充放電さ
せてメモリ回路全体での消費電力を低減するために、図
２１に示すように、同一メモリプレーン内のビット線１
０１を複数個に分割し、トランスファーゲート１０２を
介してそれらを接続する手法がある。トランスファーゲ
ート１０２の制御はアドレス信号で行われる。

【０００３】しかし、この方法では、多くのトランスフ
ァーゲートを介して充放電を行うために、メモリの速度
性能を低下させるという問題がある。また、多くのトラ
ンスファーゲートを介して充放電を行うメモリアクセス
の頻度が大きければ、低消費電力の効果が小さくなると
いう問題がある。そこで、各ビット線に付加するトラン
スファーゲートを、１つあるいはごく少数にすることに
よって、この問題は小さくなる。例えば図２２に示すよ
うにトランスファーゲート１０２を１つとしてビット線
１０１を２分割した場合を考える。図２２において、分
割したメモリセルアレイについて、センスアンプ１０３
に近い方をアレイ１、センスアンプ１０３に遠い方のア
レイをアレイ２とする。単にこのようなメモリ回路を使
用しただけでは、アレイ２へのアクセス頻度が大きくな
った場合に、消費電力削減効果が小さくなる、あるいは
消費電力が増大するという問題がある。一方、アクセス
頻度が高いデータをアレイ１に収納することによって、
より大きな消費電力削減効果が得られる。さらに、より
高い消費電力削減効果を得るためには、アクセス頻度と
データ量に基づいて、トランスファーゲートを挿入する
位置と数を決定する必要がある。

【０００４】各データへのアクセス頻度を予測し、アク
セス頻度が高いと予測されたデータを、ある一定のメモ
リ空間に移動させる手法がある（International Sympos
iumon Low Power Electronics and Design, pp.70-75,
August 1998）。しかし、アクセス頻度によって、上記
構成においてトランスファーゲートを挿入する位置と数
を決定する手法はなかった。

【０００５】また、図２３に示すようにトランスファゲ
ート１０６によりメモリセルアレイを大アレイ１０４と
小アレイ１０５に分割した場合に、消費電力が最小にな
るような大アレイ１０４、小アレイ１０５の最適分割位
置は、一般にこのメモリ回路に格納されるデータを使用
するアプリケーション毎に異なるため、アプリケーショ
ンが決まってからでないと、トランスファゲート１０６
の最適挿入位置を決定することができなかった。したが
って、このようなメモリ回路を実際に製造する際に、小
アレイが非常に小さい場合には例えば図２３（ａ）に示
すようなレイアウトを採用し、小アレイが比較的大きい
場合には図２３（ｂ）に示すようなレイアウトを採用す
ると、トランスファゲート１０６の挿入位置を決定し、
その後トランスファゲート１０６を実現する半導体チッ
プ上の位置にトランスファゲート１０６を構成するＰチ
ャネルトランジスタとＮチャネルトランジスタを形成す
る。この手順では、アプリケーションが決まってからで
ないとトランジスタの形成位置が決まらないので、トラ
ンジスタを形成することができない。一方、ゲートアレ
イ（ＧＡ）やエンベッデッドアレイ（ＥＡ）等ではアプ
リケーションが決まる前に予めトランジスタを形成して
おき、アプリケーションが決まった後メタル配線層のみ
を形成して半導体装置を完成させることにより短ＴＡＴ
を達成している。このため、上記構成の低消費電力メモ
リをＧＡやＥＡ等に適用しようとする場合には、大きな
問題となっていた。

【０００６】上述した構成のメモリからデータを読み出
す場合に、センスアンプが動作するが、メモリにおける
センスアンプの消費電力はかなりの部分を占めるため、
センスアンプの消費電力を小さくすることは、メモリの
低消費電力につながる。例えば図２２において、アレイ
１にアクセスした場合には、トランスファーゲート１０
２でビット線１０１が区切られることになるため、ビッ
ト線１０１の負荷容量は小さくなっている。したがっ
て、アレイ２をアクセスする場合に比較してセンスアン
プ１０３の感度はそれほど高くなくても十分である。感
度が低いセンスアンプは、流れる電流が少ないため消費
電力は小さくなる。そこで、各ビット線１０１毎に、図
２４又は図２５に示すように感度の高いセンスアンプ
（両図の左側）と感度の低いセンスアンプ（両図の右
側）の２つを用意し、並列に接続することが考えられ
る。アレイ１のアクセス時には感度の低いセンスアンプ
を動作させ、アレイ２のアクセス時には感度の高いセン
スアンプを動作させる。この方式により、アレイ１にア
クセスした時には消費電力を削減できる。ところが、各
ビット線毎に２つのセンスアンプが必要になるので、回
路の面積的オーバーヘッドが大きくなってしまうことが
問題であった。

【０００７】

【発明が解決しようとする課題】以上説明したように、
トランスファゲートを介してビット線を分割して低消費
電力を図った従来のメモリ回路においては、消費電力の
削減効果を向上させるためには、トランスファゲートの
挿入位置と個数を最適化する必要があった。しかしなが
ら、従来はこの最適化の手法がなかった。また、トラン
スファゲートの挿入位置は、メモリ回路に記憶されるア
プリケーションプログラムに応じて異なるため、アプリ
ケーションが決まらないとトランスファゲートの挿入位
置や個数が決められなかったので、短ＴＡＴのＡＳＩＣ
等に適用し難いといった不具合を招いていた。

【０００８】一方、上記従来のメモリ回路においては、
読み出し動作時のビット線の長さが異なるので、低消費
電力を図る観点からはビット線の長さに応じて異なる感
度のセンスアンプを用意することが望ましい。しかし、
異なる感度の複数のセンスアンプを用意することは、構
成が大型化するといった不具合を招いていた。

【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、トランスファ
ゲートを介してビット線を分割したメモリ回路における
トランスファゲートの挿入位置と個数を最適化し得るメ
モリ回路の設計装置及びメモリ回路の設計方法、短ＴＡ
ＴのＡＳＩＣに好適なメモリ回路の実装方法ならびに上
記メモリ回路におけるセンスアンプの低消費電力化と小
型化を図ったメモリ回路を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、ビット線に複数のト
ランスファゲートが挿入され前記ビット線が複数に分割
されてセルアレイがワード線単位で複数に分割されたメ
モリ回路を設計するメモリ回路の設計装置において、前
記メモリ回路の仕様を入力して前記セルアレイのロウ数
とカラム数を決定し、前記トランスファーゲートの挿入
位置と挿入数を受けて、これらの情報ならびに前記ロウ
数とカラム数に基づいて前記セルアレイを含む前記メモ
リ回路の各コンポーネントを設計生成し、設計生成した
前記各コンポーネントを含む前記メモリ回路のレイアウ
トを出力するメモリ生成サブシステムと、前記メモリ生
成サブシステムで決定されたロウ数とカラム数を受け
て、該ロウ数とカラム数に対してトランスファーゲート
の挿入位置と挿入数に対応した前記メモリ回路の消費電
力削減率のデータベースを備え、前記メモリ回路に格納
される情報を入力して解析し、前記情報のアクセス頻度
と前記データベースに基づいて前記トランスファーゲー
トの挿入位置と挿入数を決定し、該トランスファーゲー
トの挿入位置と挿入数に基づいて前記情報を格納する前
記セルアレイのアドレスを決定し、決定した前記トラン
スファーゲートの挿入位置と挿入数を前記メモリ生成サ
ブシステムに与えるデータ解析サブシステムとを有する
ことを特徴とする。

【００１１】第２の手段は、ビット線に複数のトランス
ファゲートが挿入され前記ビット線が複数に分割されて
セルアレイがワード線単位で複数に分割されたメモリ回
路を設計するメモリ回路の設計方法において、前記メモ
リ回路の仕様を入力して前記セルアレイのロウ数とカラ
ム数を決定し、前記メモリ回路に格納される情報を入力
して解析し、前記メモリ回路に格納される情報のアクセ
ス頻度と、前記決定されたロウ数とカラム数を受けて、
該ロウ数とカラム数に対してトランスファーゲートの挿
入位置と挿入数に対応した前記メモリ回路の消費電力削
減率のデータベースとに基づいて、前記トランスファー
ゲートの挿入位置と挿入数を決定し、前記トランスファ
ーゲートの挿入位置と挿入数に基づいて、前記情報を格
納する前記セルアレイのアドレスを決定し、前記トラン
スファーゲートの挿入位置と挿入数ならびに前記ロウ数
とカラム数に基づいて、前記セルアレイを含む前記メモ
リ回路の各コンポーネントを設計生成し、設計生成した
前記各コンポーネントを含む前記メモリ回路のレイアウ
トを出力することを特徴とする。

【００１２】第３の手段は、前記第１の手段において、
前記メモリ回路の設計装置は、前記セルアレイをワード
線単位で複数のセルアレイに分割し、少なくとも２種類
のデータを分割されたセルアレイに格納し、前記データ
ベースに基づいて、分割されたそれぞれのセルアレイ間
のビット線に前記トランスファゲートを選択的に挿入し
たすべての組み合わせと挿入しない場合の前記メモリ回
路の消費電力を算出し、算出結果に基づいて前記トラン
スファゲートを挿入するか否かを決定することを特徴と
する。

【００１３】第４の手段は、前記第２の手段において、
前記メモリ回路の設計方法は、前記セルアレイをワード
線単位で複数のセルアレイに分割し、少なくとも２種類
のデータを分割されたセルアレイに格納し、前記データ
ベースに基づいて、分割されたそれぞれのセルアレイ間
のビット線に前記トランスファゲートを選択的に挿入し
たすべての組み合わせと挿入しない場合の前記メモリ回
路の消費電力を算出し、算出結果に基づいて前記トラン
スファゲートを挿入するか否かを決定することを特徴と
する。

【００１４】第５の手段は、前記第１の手段において、
前記メモリ生成サブシステムは、前記トランスファゲー
トの挿入位置及び挿入数に基づいて、分割されたビット
線の各導通区間に対して要求されるセンスアンプのそれ
ぞれの感度を算出し、算出した感度に応じた複数のセン
スアンプを設計生成してなることを特徴とする。

【００１５】第６の手段は、前記第２の手段において、
前記トランスファゲートの挿入位置及び挿入数に基づい
て、分割されたビット線の各導通区間に対して要求され
るセンスアンプのそれぞれの感度を算出し、算出した感
度に応じた複数のセンスアンプを設計生成してなること
を特徴とする。

【００１６】第７の手段は、ビット線に複数のトランス
ファゲートが挿入され前記ビット線が複数に分割されて
セルアレイがワード線単位で複数に分割されたメモリ回
路の実装方法において、前記トランスファゲートとなる
並列接続されたトランジスタ対を予め形成し、前記ビッ
ト線を構成する配線層のパターンにより、前記トランジ
スタ対のソース端子とドレイン端子間を短絡又は開放
し、これにより、前記トランスファゲートを機能させる
か否かを制御してメモリ回路を実装することを特徴とす
る。

【００１７】第８の手段は、前記第７の手段において、
前記セルアレイは、第１のサブアレイと、該サブアレイ
よりもワード数が小さい又は等しい複数の第２のサブア
レイに分割され、該第２のサブアレイは前記第１のサブ
アレイよりもセンスアンプに近い側に配置され、前記第
１及び第２のそれぞれのサブアレイ間に前記トランスフ
ァゲートが挿入されてなることを特徴とする。

【００１８】第９の手段は、前記第８の手段において、
前記第１のサブアレイと前記第２のサブアレイ間に挿入
された前記トランスファゲートのトランジスタサイズ
は、前記第２のサブアレイ間に挿入された前記トランス
ファゲートのトランジスタサイズよりも大きく設定され
てなることを特徴とする。

【００１９】第１０の手段は、ビット線に読み出された
データをセンス増幅する１つのセンス回路と、前記セン
ス回路に接続され、前記トランスファゲートが導通制御
されることによりデータが読み出されてセンスアンプが
駆動する前記ビット線の長さに応じて、第１の感度で前
記センス回路を活性化制御する第１のトランジスタと、
前記ビット線の長さに応じて、前記第１の感度よりも低
い第２の感度で前記センス回路を活性化制御し、前記第
１のトランジスタに並列接続された第２のトランジスタ
を備え、前記第１のトランジスタと前記第２のトランジ
スタは、何れか一方が選択的に導通制御されてなるセン
スアンプを有することを特徴とする。

【００２０】第１１の手段は、ビット線に読み出された
データをセンス増幅する１つのセンス回路と、前記セン
ス回路に接続され、センスアンプが活性化される時は常
に前記センス回路を活性化制御する第１のトランジスタ
と、前記第１のトランジスタに並列接続され、前記トラ
ンスファゲートが導通制御されることによりデータが読
み出されてセンスアンプが駆動する前記ビット線の長さ
に応じて、選択的に前記センス回路を活性化制御する第
２のトランジスタを備えたセンスアンプを有することを
特徴とする。

【００２１】第１２の手段は、前記第１０又は１１の手
段において、前記センス回路は、カレントミラー型又は
ラッチ型の回路構成からなることを特徴とする。

【００２２】第１３の手段は、前記第１０，１１又は１
２の手段において、前記メモリ回路は、ビット線に複数
のトランスファゲートが挿入され前記ビット線が複数に
分割されてセルアレイがワード線単位で複数に分割され
たメモリ回路であることを特徴とする。

【００２３】第１４の手段は、ビット線に複数のトラン
スファゲートが挿入され前記ビット線が複数に分割され
ており、アクセス頻度に応じて、頻度大なるデータがビ
ット線をセンス増幅するためのセンス回路に近い側の分
割セルアレイに格納され、頻度小なるデータが前記セン
ス回路から遠い側の分割セルアレイに格納されているこ
とを特徴とする。

【００２４】第１５の手段は、前記第１４の手段におい
て、前記センス回路に近い側の分割セルアレイにはフィ
ルタ係数用データが格納され、前記センス回路から遠い
側の分割セルアレイには命令データが格納されているこ
とを特徴とする。

【００２５】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００２６】図１はこの発明の一実施形態に係るメモリ
回路の設計装置の構成を示す図である。図１において、
この実施形態のメモリ回路の設計装置は、メモリ生成サ
ブシステム１と、データ解析サブシステム２からなる。
メモリ生成サブシステム１は、メモリの回路およびレイ
アウトを生成する。データ解析サブシステム２は、メモ
リに格納されるデータを解析して、トランスファーゲー
トの最適な挿入数と挿入位置を決定する。両者が互いに
必要なデータをやり取りすることによって、消費電力が
小さいメモリ回路が設計生成される。

【００２７】なお、この実施形態では、この実施形態の
メモリ回路の設計装置を例えば命令メモリの設計生成に
適用する場合について説明する。以下では簡単のため
に、図２に示すように、各ビット線４にトランスファー
ゲート５を２つずつ挿入し、メモリセルアレイを、セン
スアンプ６側からアレイ１、アレイ２、アレイ３の３つ
のセルアレイに分割する場合について述べる。分割数が
固定でない場合も同様に行うことができる。また、アド
レスはアレイ１から順に０番地から割り当てられるもの
とする。

【００２８】メモリ生成サブシステム１は、ワード数、
ビット幅、アスペクト比などのメモリの仕様を入力と
し、これらから、メモリセルアレイのロウ数とカラム数
を決定する。このロウ数ならびにカラム数の値は、デー
タ解析サブシステム２に出力される。メモリ生成サブシ
ステム１は、データ解析サブシステム２からトランスフ
ァーゲートの挿入位置と挿入数を受け取ると、これらの
情報ならびに決定したロウ数とカラム数に基づいてメモ
リセルアレイ、アドレスデコーダ、センスアンプ、トラ
ンスファゲートの制御回路などのメモリの各コンポーネ
ントを設計生成して、これらの各コンポーネントを含む
メモリのレイアウトを出力する。

【００２９】データ解析サブシステム２は、メモリに格
納されるデータとして、ＣＰＵで実行されるプログラム
のアセンブリコードを読み込み、プログラム中のループ
のネスト構造やループの実行回数の解析を行う。また、
プログラムのシミュレーションデータがあればそれも読
み込み、各命令へのアクセス回数を抽出する。これらの
情報に基づいて、プログラムの各命令へのアクセス頻度
を予測する。この予測結果は、トランスファーゲートの
最適な挿入位置と挿入数の決定、ならびにデータを格納
するアドレスの最適化処理に用いられる。なお、例えば
ＤＳＰのようにアクセス頻度が既知の場合には、アクセ
ス頻度を予測することなく既知のアクセス頻度を用い
る。

【００３０】トランスファーゲートの最適な挿入数と挿
入位置を決定するために、データ解析サブシステム２
は、トランスファーゲートを挿入する位置と数に対応し
た、メモリの消費電力削減率のデータベース３備えてい
る。図３にデータベース３のデータの一例を示す。この
例は、２ｋワード８ビット、ロウ数が１２８、カラム数
が１６のメモリのデータベースである。＄table以下
に、トランスファーゲートの挿入位置と、消費電力の増
加率の関係を示している。例えば、１行目の（ ６４，
１２０４）＝……の例は、６４ワード目と１０２４ワー
ド目にトランスファーゲートを挿入した場合である。す
なわち、６３番地までがアレイ１、６４番地から１０２
３番地がアレイ２、それ以降がアレイ３となる。この１
行目の例では、アレイ１にアクセスする場合は、トラン
スファーゲートを挿入しない場合の４６％の消費電力と
なり、アレイ２にアクセスする時は７３％、アレイ３に
アクセスする時はトランスファゲートが挿入されている
ので消費電力は逆に増え１０５％となる。以下同様に、
２行目の（１２８，１２０４）＝……の例は、１２８ワ
ード目と１０２４ワード目にトランスファーゲートを挿
入した場合であり、３行目の（２５６，１２０４）＝…
…の例は、２５６ワード目と１０２４ワード目にトラン
スファーゲートを挿入した場合であり、４行目の（５１
２，１２０４）＝……の例は、５１２ワード目と１０２
４ワード目にトランスファーゲートを挿入した場合であ
る。

【００３１】このデータベース３と、アクセス頻度の予
測結果に基づいて、トランスファーゲートを挿入した時
の消費電力削減率を計算する。例えば、図４に示すよう
なアクセス頻度予測結果が得られたとする。このような
アクセス頻度予測結果においては、図５に示すようにア
クセス頻度が高いデータ順にアレイ１、アレイ２、アレ
イ３の順序でそれぞれのアレイに格納される。したがっ
て、上記のデータベース３を用いて消費電力を計算する
と、

【数１】｛0.46×64×1000＋0.73×（192×100＋768×1
0）＋1.05×1024×1｝／（64×1000＋192×100＋768×1
0＋1024×1）＝0.55 となる。この計算結果は、６４ワード目と１０２４ワー
ド目にトランスファーゲートを挿入した場合には、消費
電力がトランスファーゲートを挿入しなかった場合の５
５％になることを意味する。したがって、同様にして他
のデータについても同様の計算を行い、消費電力が最小
になるものを選択する。このようにして、トランスファ
ゲートの挿入数、挿入位置を決定する。

【００３２】データ解析サブシステム２は、上述したよ
うにトランスファーゲートの最適な挿入数、挿入位置を
決定した後、それをメモリ生成サブシステム１に出力す
る。さらに、データを格納するアドレスの最適化処理と
して、アクセス頻度の高いと予測された命令の移動を行
う。例えば、図５に示すアクセス頻度において、６４ワ
ード目と１０２４ワード目にトランスファーゲートを挿
入することを決定したとする。この場合には、アクセス
数が１０００である６４ワードがアレイ１に、アクセス
数が１００と１０の１９２ワードと７６８ワードがアレ
イ２に、その他がアレイ３に格納されるように命令の移
動を行う。命令の移動を行った後、それをアセンブルし
て機械語を得る。

【００３３】上述した命令の移動は、ベーシックブロッ
ク単位で行う。ベーシックブロックとは連続した命令列
からなり、制御は先頭の命令に与えられ、そのあと途中
で停止したり、途中から分岐しないで最後の命令から制
御が離れるものをいう。したがって、同一のベーシック
ブロック内の命令は、同一回数だけ参照される。ベーシ
ックブロックを別のアドレスに移動する場合には、プロ
グラムの動作を保証するために、分岐命令を追加する。
例えば図６に示すように、元のプログラムでベーシック
ブロックＢＢ０，ＢＢ１，ＢＢ２が連続して格納されて
いる場合に、ＢＢ１を別のアドレスに移動させる場合を
考える。このとき、ＢＢ０からＢＢ１へシーケンシャル
に制御が移ることがある場合は、ＢＢ０の後に無条件分
岐命令を追加する。また、ＢＢ１からＢＢ２へシーケン
シャルに制御が移ることがある場合は、ＢＢ１の後に無
条件分岐命令を追加する。また、連続したアドレスに格
納されているベーシックブロックは、まとめて移動させ
ることで、追加する分岐命令の数を抑えることができ
る。これによって、プログラムの実行時間、消費エネル
ギーのオーバヘッドを低減することができる。

【００３４】ここでは、メモリの消費電力のデータベー
スとして、図３に示すようなトランスファーゲートの挿
入位置、挿入数と消費電力削減率の対応表を用いたが、
これを数式化しても同様の機能が得られる。また、この
実施形態では、図２に示すように各ビット線４にトラン
スファーゲート５を２つずつ挿入する場合について述べ
たが、１つずつ挿入する場合ならびに３つ以上挿入する
場合においても、同様の手法で実施できることは明らか
である。すなわち、セルアレイの分割数に応じてセルア
レイ間のビット線にトランスファゲートを選択的に挿入
したすべての組み合わせと挿入しない場合において消費
電力を算出するようにすればよい。

【００３５】次に、この発明の他の実施形態を説明す
る。

【００３６】この実施形態は、例えばＤＳＰ等のよう
に、メモリ回路に格納されるデータに特徴がある場合の
トランスファゲートの挿入位置の決定手法に関し、この
実施形態の特徴とするところは、ビット線に複数のトラ
ンスファゲートが挿入されビット線が複数に分割されて
おり、アクセス頻度に応じて、頻度大なるデータをセン
スアンプに近い側の分割セルアレイに格納し、頻度小な
るデータをセンスアンプから遠い側の分割セルアレイに
格納したことにあり、またセンスアンプに近い側の分割
セルアレイに例えばＤＳＰのフィルタ係数用データを格
納し、センスアンプから遠い側の分割セルアレイには命
令データを格納したことにある。

【００３７】ＤＳＰに用いられる命令データとフィルタ
係数データの両方が１つのメモリに格納されることがあ
る。このようなＤＳＰでは、１命令で複数サイクルに渡
りデータ処理を行う仕様になっていることがあり、この
場合は各サイクルではフィルタ係数データにアクセスす
る。このため、メモリに存在する命令データに比べて係
数データの方がアクセス頻度が高いという傾向があり、
アクセス頻度の予測を行うことなく、データのアクセス
傾向がわかる。したがって、このような場合には、メモ
リセルアレイをセンスアンプ側からアレイ１とアレイ２
に分割し、フィルタ係数データをアレイ１に、命令デー
タをアレイ２に格納する。これにより、メモリ消費電力
を削減することができる。

【００３８】一方、命令データに比べてフィルタ係数デ
ータが少ない場合には、メモリセルアレイをセンスアン
プ側から小アレイ、大アレイに分割し、小アレイにフィ
ルタ係数データを格納し大アレイに命令データを格納
し、図７のフローチャートに示すように、小アレイと大
アレイの境界部分にトランスファゲートを挿入した場合
の消費電力と挿入しない場合の消費電力の２通りの場合
の消費電力を、例えば先の実施形態のデータベース３
と、命令データ、フィルタ係数データのアクセスの傾向
に基づいて見積もり（ステップＳ１，Ｓ２）、トランス
ファゲートを挿入した方が低消費電力の場合には（ステ
ップＳ３）、図８に示すようにメモリセルアレイがトラ
ンスファゲートにより分割されたメモリ回路（ＲＯＭ）
を設計生成し（ステップＳ４）、一方、トランスファゲ
ートを挿入しない方が低消費電力の場合には（ステップ
Ｓ３）、図９に示すようにメモリセルアレイがトランス
ファゲートにより分割されないメモリ回路（ＲＯＭ）を
設計生成する（ステップＳ５）。

【００３９】このように、この実施形態では、消費電力
削減効果が大きい場合にのみ、ビット線にトランスファ
ゲートを挿入してメモリセルを分割するようにしている
ので、面積的なオーバーヘッドを招くことなく低消費電
力化を図ることができる。

【００４０】なお、上記実施形態において、セルアレイ
の分割数や格納するデータの種類は上記実施形態に限る
ことはなく、セルアレイを複数に分割して複数種類のデ
ータを分割されたセルアレイに格納するようにしてもよ
い。

【００４１】次に、この発明の更に他の実施形態を説明
する。

【００４２】図２１に示す構成のメモリ回路において、
同一のセンスアンプを使用した場合には、それに導通す
るビット線１０１の長さ、すなわちセンスアンプが駆動
する負荷容量によってデータの読み出し速度が変化す
る。つまり、あるビット線区間のみが導通した場合は、
すべてのビット線が導通した場合に比べてデータが出力
される速度が速くなる。一方、データが出力される速度
は、センスアンプの能力に大きく依存する。また、セン
スアンプの感度が高くなれば、言い換えればセンス増幅
速度が速くなるにつれ消費電力も増加することになる。
以上のことから、センスアンプが駆動するビット線区間
が短い場合には、速度が遅い、すなわち消費電力の小さ
いセンスアンプを使用することによって、センスアンプ
での消費電力を低減することができる。

【００４３】そこで、この実施形態では、図１に示すメ
モリ生成サブシステム１を図１０に示すようなメモリ生
成サブシステム７とし、図１に示すメモリ生成サブシス
テム１と同様にしてロウ数とカラム数が決定され、図１
に示すデータ解析サブシステム２からトランスファーゲ
ートの挿入数、挿入位置を受け取り、受け取った情報に
基づいて導通するビット線区間に対して、センスアンプ
に必要な速度を計算し、要求される速度に応じたセンス
アンプを設計生成する。さらに、その他のメモリの各コ
ンポーネントも設計生成し、設計生成したメモリレイア
ウトを出力する。

【００４４】ここで、例えば図１１に示すように、各ビ
ット線８に１つのトランスファーゲート９が挿入された
構成において、トランスファーゲート９がオンした時と
オフした時の双方の場合のセンスアンプに必要な速度を
計算し、その要求を満たし全ビット線区間をセンス増幅
するセンスアンプＳＡon１０と、トランスファゲート９
がオフした時にビット線８の一部区間をセンス増幅する
センスアンプＳＡoff１１をそれぞれ設計生成する。セ
ンスアンプＳＡon１０とセンスアンプＳＡoff１１の切
り替え制御は、トランスファーゲート９を導通制御する
のと同様の制御回路から出力される制御信号により行う
ことができる。なお、センスアンプＳＡoff １１を使用
することによる消費電力削減効果が小さく、面積的オー
バヘッドに見合わなければ、センスアンプＳＡon１０の
みを採用するようにしてもよい。

【００４５】次に、この発明の更に他の実施形態を図１
２〜図１６を参照して説明する。

【００４６】図１２に示す実施形態は、トランスファゲ
ートの実装方法に関する実施形態であり、Ｍワード、Ｎ
ビットのメモリアレイを予めｐ個のサブアレイに分割
し、更に各サブアレイ間にトランスファゲートを形成す
るものであり、図１２に示す実施形態はメモリセルアレ
イを（1/4 ）Ｍワードのサブアレイ３１、３２が２個、
（1/2 ）Ｍワードのサブアレイ３３が１個、計３個のサ
ブアレイに予め分割した例である。トランスファゲート
ＴＧ１及びＴＧ２は、トランジスタの形成工程で形成し
ておく。アプリケーションが決まると大小アレイの最適
分割位置が決まるので、例えばアレイをセンスアンプに
近い側からのサイズが（1/2 ）Ｍワードの位置で分割す
ると決定された場合には、図１３（ａ）に示すようにメ
タルのマスクパターンを用いてサブアレイ３１とサブア
レイ３３を貫通してトランスファゲートＴＧ２に接続す
るビット線３４ａとサブアレイ３２内にビット線３４ｂ
を形成する。これによって、トランスファゲートＴＧ１
のソース端子及びドレイン端子は短絡され、トランスフ
ァゲートＴＧ２のみを機能させることができる。また、
アレイをセンスアンプに近い側から（1/2 ）Ｍワードの
位置で分割すると決定された場合には、図１３（ｂ）に
示すようにメタルのマスクパターンを用いてサブアレイ
３１とサブアレイ３２を貫通してトランスファゲートＴ
Ｇ１に接続するビット線３５ａとサブアレイ３３内にビ
ット線３５ｂを形成する。これによって、トランスファ
ゲートＴＧ２のソース端子及びドレイン端子は短絡さ
れ、トランスファゲートＴＧ１のみを機能させることが
できる。

【００４７】上記実施形態におけるビット線の形成は、
製造プロセスにおける２層目のメタル配線（２ＡＬ）、
あるいは１層目のメタル配線（１ＡＬ）を用いて実現さ
れる。以下、各々の場合について説明する。

【００４８】図１４（ａ）はビット線に２層目のメタル
配線（２ＡＬ）を用いた場合の具体的な実施形態を示し
たものである。同図のように、トラスファゲートＴＧ
１、ＴＧ２では、いずれもトランジスタ３６、コンタク
トホール３７、１ＡＬの配線３８に加え、トランスファ
ゲートＴＧ１、ＴＧ２のソース領域、ドレイン領域にヴ
ィア（ＶＩＡ）３９を予め形成しておく。これにより、
２ＡＬの配線パターンだけを用いてトランスファゲート
ＴＧ１、ＴＧ２の挿入位置を制御することができる。図
１４（ｂ）に示す２ＡＬの配線パターン４０は、トラン
スファゲートＴＧ２のみを機能させる場合の配線例であ
る。この２ＡＬの配線パターン４０によって、トランス
ファゲートＴＧ１のソース端子及びドレイン端子が短絡
されるため、トランスファゲートＴＧ１はオン状態又は
オフ状態でもビット線への影響はなくなる。このよう
に、２ＡＬの配線パターン４０のみでトランスファゲー
トＴＧ２のみを機能させると同時に、トランスファゲー
トＴＧ１を機能させないように制御することができる。
なお、ビット線が３層目以上のメタル配線の場合であっ
ても、上記と同様に容易に実施できることは明らかであ
る。

【００４９】図１５（ａ）には、ビット線に１層のメタ
ル（１ＡＬ）配線を用いる場合の実施形態を示す。図１
４（ａ）に示す実施形態とは異なり、ビット線とトラン
スファゲートを接続するＶＩＡは必要ない。図１５
（ａ）に示すように、トランスファゲートＴＧ１、ＴＧ
２では、いずれもＰチャネルとＮチャネルのトランジス
タ４１、４２及びコンタクトホール４３を形成してお
く。これにより、１ＡＬの配線パターンだけを用いてト
ランスファゲートＴＧ１、ＴＧ２の挿入位置を制御する
ことができる。図１５（ｂ）に示す１ＡＬの配線パター
ン４４は、トランスファゲートＴＧ２のみを機能させる
場合の例である。この配線パターン４４は、サブアレイ
３１、３３のビット線となりトランスファゲートＴＧ１
のゲート間を通ってトランスファゲートＴＧ２のＰチャ
ネルとＮチャネルのトランジスタ４１、４２のソース端
子同士を接続し、同トランジスタ４１、４２のドレイン
端子同士を接続しサブアレイ３２のビット線となる。こ
の配線パターン４４は、トランスファゲートＴＧ１のト
ランジスタは、１ＡＬの配線パターン４４と接続されな
いので、トランスファゲートＴＧ１がビット線へ及ぼす
影響はない。このように、１ＡＬの配線パターン４４の
みで、トランスファゲートＴＧ２のみを機能させると同
時に、トランスファゲートＴＧ１を機能させないように
制御することができる。

【００５０】このように、上記実施形態では、配線層の
マスクパターンだけで、トランスファゲートの挿入位置
を制御することができる。これにより、ＧＡやＥＡ等に
代表される短ＴＡＴのＡＳＩＣに、上記メモリ回路の搭
載を容易に行うことができる。また、ＧＡやＥＡのみな
らず、セミカスタムのＡＳＩＣやフルカスタムのＬＳＩ
に適用する場合でも効果的である。例えば、ＬＳＩの開
発の途中で大アレイ／小アレイの分割比を変える必要が
生じた場合には、配線層のマスクパターンを１枚変える
だけで対応することが可能となり、変更によって生じる
マスクコストを抑えることができる。

【００５１】図１６に示す実施形態の特徴とするところ
は、図１２に示すセルアレイにおいて、トランスファゲ
ートＴＧ１とトランスファゲートＴＧ２のトランジスタ
サイズＷを異なるようにしたことにある。図１６に示す
ようにメモリアレイは、第１のサブアレイ（同図では
（1/2 ）Ｍワードのサブアレイ）３３と、第１のサブア
レイ３３よりもワード数の小さい複数個の第２のサブア
レイ（同図では（1/4 ）Ｍワードのサブアレイ）３１、
３２とに予め分割され、第２のサブアレイ３１、３２は
第１のサブアレイ３３よりもセンスアンプに近い側に配
置されている。以下では、トランスファゲートＴＧ１の
みを機能させる場合には、サブアレイ３３を大アレイ、
サブアレイ３１、３２を小アレイと呼ぶ。また、トラン
スファゲートＴＧ２のみを機能させる場合には、サブア
レイ３１、３３からなるアレイを大アレイ、サブアレイ
３２からなるアレイを小アレイと呼ぶものとする。トラ
ンスファゲートＴＧ１のトランジスタ幅Ｗ１（Ｐチャネ
ルトランジスタとＮチャネルトランジスタでトランスフ
ァゲートを形成する場合には、各々のトランジスタサイ
ズ幅の和）が、トランスファゲートＴＧ２のトランジス
タ幅Ｗ２より大きくなるように設計する。こうすること
により、図１６（ａ）に示すように図１３（ａ）と同様
にトランスファゲートＴＧ２のみを機能させる場合に
は、サブアレイ３１とサブアレイ３３からなる大アレイ
の読み出し速度が遅くならずに済む。

【００５２】一方、図１６（ｂ）では大アレイの読み出
し時にはトランスファゲートＴＧ１をオンさせ、小アレ
イのビット線４５上にプリチャージされた電荷を、大ア
レイ側のメモリセルで引き抜かなければならない。図１
６（ｂ）に示す場合には、同図（ａ）に比べて小アレイ
のサイズが大きい。すなわち、小アレイのビット線４５
上の電荷量も大きいので、トランスファゲートＴＧ１の
抵抗をできるだけ小さくして、電荷が大アレイのメモリ
セルから素早く放電するようにする。このため、トラン
スファゲートＴＧ１のトランジスタサイズを大きくして
おく。

【００５３】図１６（ａ）に示すようにトランスファゲ
ートＴＧ２のみを機能させる場合には、小アレイのサイ
ズが小さいので、トランスファゲートＴＧ２のトランジ
スタサイズを大きくする必要はない。なお、上記実施形
態では、第２のサブアレイ３１、３２のワード数が第１
のサブアレイ３３のワード数よりも小さい場合について
説明したが、第２のサブアレイ３１、３２のワード数が
第１のサブアレイ３３のワード数と同じ、あるいは大き
い場合であっても容易に実施することができる。このよ
うに、トランスファゲートＴＧ１のトランジスタ幅Ｗ１
がトランスファゲートＴＧ２のトランジスタ幅Ｗ２より
大きくなるように設計しておくことにより、高速動作を
維持できる。

【００５４】次に、この発明の更に他の実施形態を図１
７〜図２０を参照して説明する。

【００５５】図１７に示す実施形態の特徴とするところ
は、図２２に示すようにメモリセルアレイがセンスアン
プ１０３に近いアレイ１とセンスアンプ１０３から遠い
アレイ２に分割され、アレイ１とアレイ２の間にはビッ
ト線１０１を分割することができるトランスファーゲー
ト１０２が挿入され、アレイ１のアクセス時は、トラン
スファーゲート１０２はオフされ、アレイ２のアクセス
時は、トランスファーゲート１０２はオンとなるように
制御されるセルアレイを備えたメモリにおいて、センス
アンプ１０３は、図１７に示すようにカレントミラー型
のセンスアンプ構成を基本とし、このセンスアンプにア
レイ２にアクセスする際のアレイ２アクセスセンスアン
プ活性化信号が入力される駆動力が大きなＮ（チャネ
ル）ＭＯＳトランジスタ１２と、アレイ１にアクセスす
る際のアレイ１アクセスセンスアンプ活性化信号が入力
される駆動力が小さいＮＭＯＳトランジスタ１３が並列
に接続された構成を採用したことにある。

【００５６】図２４に示す従来のセンスアンプでは、感
度の異なるセンスアンプの実現に、２つのセンスアンプ
を並列に接続する方法で行っていた。これに対して、こ
の実施形態では、センスアンプの感度はセンスアンプ活
性化信号が入るＮＭＯＳトランジスタの大きさに依存し
ていることに注目し、大きさの異なる（トランジスタの
幅（Ｗ）の大きさが異なる）ＮＭＯＳトランジスタ１
２、１３を並列に２個接続することで、感度の異なるセ
ンスアンプを１つのセンスアンプで実現している。２つ
のセンスアンプ活性化信号について、Ｗが大きなＮＭＯ
Ｓトランジスタ１２には、アレイ２をアクセスし、かつ
センスアンプを活性化する制御信号となるアレイ２アク
セスセンスアンプ活性化信号が入力し、Ｗが小さなＮＭ
ＯＳトランジスタ１３には、アレイ１をアクセスし、か
つセンスアンプを活性化する制御信号となるアレイ１ア
クセスセンスアンプ活性化信号が入力される。

【００５７】このような構成を採用することにより、従
来のセンスアンプ回路では、センスアンプが２個必要で
あるのに対して、この実施形態では、各ビット線に接続
するセンスアンプは１個で済み、ＮＭＯＳが１個増える
だけなので、面積のオーバーヘッドは小さいままで、低
電力のメモリを実現できることになる。

【００５８】図１８に示す実施形態の特徴とするところ
は、ラッチ型のセンスアンプの構成を基本として、この
センスアンプに図１７に示す実施形態と同様のＮＭＯＳ
１２、１３を設け、図１７と同様のセンスアンプ活性化
信号により活性化制御するようにしたことにある。この
ような実施形態においても、図１７に示す実施形態と同
様の効果を得ることができる。

【００５９】図１９に示す実施形態の特徴とするところ
は、図１７に示す実施形態と同様の構成において、ＮＭ
ＯＳ１２、１３のトランジスタサイズと与えられる活性
化制御信号を変えたことにある。図１９において、並列
に接続された２つのＮＭＯＳ１２、１３の内ＮＭＯＳ１
２にはセンスアンプ活性化信号が与えられ、ＮＭＯＳ１
３にはアレイ１アクセスセンスアンプ活性化信号が与え
られる。

【００６０】図１７に示す実施形態では、トランジスタ
サイズＷが異なる２つのＮＭＯＳ１２、１３には、アレ
イ２アクセスセンスアンプ活性化信号とアレイ１アクセ
スセンスアンプ活性化信号が入力され、それぞれのＮＭ
ＯＳ１２、１３は同時には動作しなかった。しかし、並
列に接続したＮＭＯＳ１２、１３を有効に使うことを考
えると、感度が必要なアレイ２をアクセスする時には２
つのＮＯＭＳ１２、１３を同時に動作するようにし、感
度が必要でないアレイ１をアクセスする時には１つのＮ
ＭＯＳだけ動作するようにすればよい。そこで、並列に
接続された２つのＮＭＯＳの内ＮＭＯＳ１２には、アレ
イ１のアクセスでもアレイ２のアクセスでもどちらの場
合であってもセンスアンプを活性化させるセンスアンプ
活性化信号が入力され、ＮＭＯＳ１３にはアレイ２にア
クセスし、かつセンスアンプを活性化するアレイ２アク
セスセンスアンプ活性化信号が入力される。トランジス
タサイズＷについては、センスアンプ活性化信号が入力
されるＮＭＯＳ１２は、アレイ１のアクセスで動作する
に十分な大きさのもの、アレイ２アクセスセンスアンプ
活性化信号が入力されるＮＭＯＳ１３は、センスアンプ
活性化信号が入力されるＮＭＯＳ１２と同時に動作する
ことを考慮した大きさのものに設定される。

【００６１】このような実施形態においては、従来のセ
ンスアンプ回路に比較して、回路的には、各ビット線に
接続するセンスアンプについて、ＮＭＯＳが１個増える
だけなので面積のオーバーヘッドは小さい。また、効率
良くセンスアンプ回路を動作させるようにしているの
で、図１７に示す実施形態に比べて、さらなる低消費電
力のメモリ回路を実現できる。

【００６２】図２０に示す実施形態の特徴とするところ
は、ラッチ型のセンスアンプの構成を基本として、この
センスアンプに図１９に示す実施形態と同様のＮＭＯＳ
１２、１３を設け、図１９と同様に両ＮＭＯＳ１２、１
３を活性化制御するようにしたことにある。このような
実施形態においても、図１９に示す実施形態と同様の効
果を得ることができる。

【００６３】なお、図１７〜図２０に示す実施形態のセ
ンスアンプは、メモリ回路のセルアレイを分割した形態
のメモリ回路だけでなく、メモリ回路がハイスピードモ
ードと低電力モードなど複数の動作モードを持つ場合に
も適用できることは明らかである。

【００６４】

【発明の効果】以上説明したように、この発明によれ
ば、消費電力の小さいメモリ回路を自動設計生成するこ
とが可能になる。また、設計生成するメモリ回路の使用
目的に応じて、メモリ回路の消費電力を削減することが
可能となる。更に、アクセスするアドレスに応じて最適
なセンスアンプの設計生成が可能となり、センスアンプ
の消費電力を削減することが可能となる。

【００６５】また、この発明によれば、配線層のマスク
パターンだけでトランスファゲートの挿入位置を制御す
ることが可能となり、短ＴＡＴのＡＳＩＣに容易に搭載
することができ、セミカスタムのＡＳＩＣやフルカスタ
ムのＬＳＩにも好適である。更に、少量のマスクパター
ンの変更によりセルアレイの分割比を容易に変更するこ
とができる。

【００６６】更に、この発明によれば、小型で低消費電
力のセンスアンプを提供することが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るメモリ回路の設計
装置の構成を示す図である。

【図２】セルアレイの構成を示す図である。

【図３】図１に示すデータベースの一構成を示す図であ
る。

【図４】データのアクセス回数とメモリ空間との関係を
示す図である。

【図５】データのアクセス回数とメモリ空間との関係を
示す図である。

【図６】プログラムにおけるベーシックブロックの移動
の様子を示す図である。

【図７】この発明の他の実施形態に係るメモリ回路の設
計方法の手順を示す図である。

【図８】トランスファゲートを挿入した場合のセルアレ
イの構成を示す図である。

【図９】トランスファゲートを挿入しない場合のセルア
レイの構成を示す図である。

【図１０】メモリ生成サブシステムの構成を示す図であ
る。

【図１１】メモリセルアレイとセンスアンプの構成を示
す図である。

【図１２】この発明の更に他の実施形態に係るメモリ回
路の実装方法により実装されるメモリセルアレイの一構
成を示す図である。

【図１３】この発明の更に他の実施形態に係るメモリ回
路の実装方法により実装されるメモリセルアレイの他の
構成を示す図である。

【図１４】この発明の更に他の実施形態に係るメモリ回
路の実装方法により実装されるメモリセルアレイの他の
構成を示す図である。

【図１５】この発明の更に他の実施形態に係るメモリ回
路の実装方法により実装されるメモリセルアレイの他の
構成を示す図である。

【図１６】この発明の更に他の実施形態に係るメモリ回
路の実装方法により実装されるメモリセルアレイの他の
構成を示す図である。

【図１７】この発明の更に他の実施形態に係るメモリ回
路におけるセンスアンプの一構成を示す図である。

【図１８】この発明の更に他の実施形態に係るメモリ回
路におけるセンスアンプの他の構成を示す図である。

【図１９】この発明の更に他の実施形態に係るメモリ回
路におけるセンスアンプの他の構成を示す図である。

【図２０】この発明の更に他の実施形態に係るメモリ回
路におけるセンスアンプの他の構成を示す図である。

【図２１】トランスファゲートによりビット線が分割さ
れる従来のメモリ回路のセルアレイの一構成を示す図で
ある。

【図２２】トランスファゲートによりビット線が分割さ
れる従来のメモリ回路のセルアレイの他の構成を示す図
である。

【図２３】従来のレイアウト方式により実装されるメモ
リ回路のセルアレイの構成を示す図である。

【図２４】従来のメモリ回路のセンスアンプの一構成を
示す図である。

【図２５】従来のメモリ回路のセンスアンプの他の構成
を示す図である。

【符号の説明】

１，７ メモリ生成サブシステム ２ データ解析サブシステム ３ メモリ回路の消費電力削減率のデータベース ４，８，４５ ビット線 ５，９，ＴＧ１，ＴＧ２ トランスファゲート ６，１０，１１ センスアンプ １２，１３，３６，４１，４２ トランジスタ ３１，３２，３３ サブアレイ ３４ａ，３４ｂ，３５ａ，３５ｂ，４０，４４ マスク
パターン ３７，４３ コンタクトホール ３８ １ＡＬの配線 ３９ ＶＩＡ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 公良 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 北原 健 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B015 HH01 JJ03 KA37 KB12 KB14 KB22 PP01 PP02 5B024 AA01 BA05 BA09 CA16 CA21 5F083 GA01 GA05 GA09 GA30 LA03 LA04 LA05 LA12 ZA01

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ビット線に複数のトランスファゲートが
   挿入され前記ビット線が複数に分割されてセルアレイが
   ワード線単位で複数に分割されたメモリ回路を設計する
   メモリ回路の設計装置において、 前記メモリ回路の仕様を入力して前記セルアレイのロウ
   数とカラム数を決定し、前記トランスファーゲートの挿
   入位置と挿入数を受けて、これらの情報ならびに前記ロ
   ウ数とカラム数に基づいて前記セルアレイを含む前記メ
   モリ回路の各コンポーネントを設計生成し、設計生成し
   た前記各コンポーネントを含む前記メモリ回路のレイア
   ウトを出力するメモリ生成サブシステムと、 前記メモリ生成サブシステムで決定されたロウ数とカラ
   ム数を受けて、該ロウ数とカラム数に対してトランスフ
   ァーゲートの挿入位置と挿入数に対応した前記メモリ回
   路の消費電力削減率のデータベースを備え、前記メモリ
   回路に格納される情報を入力して解析し、前記情報のア
   クセス頻度と前記データベースに基づいて前記トランス
   ファーゲートの挿入位置と挿入数を決定し、該トランス
   ファーゲートの挿入位置と挿入数に基づいて前記情報を
   格納する前記セルアレイのアドレスを決定し、決定した
   前記トランスファーゲートの挿入位置と挿入数を前記メ
   モリ生成サブシステムに与えるデータ解析サブシステム
   とを有することを特徴とするメモリ回路の設計装置。
2. 【請求項２】 ビット線に複数のトランスファゲートが
   挿入され前記ビット線が複数に分割されてセルアレイが
   ワード線単位で複数に分割されたメモリ回路を設計する
   メモリ回路の設計方法において、 前記メモリ回路の仕様を入力して前記セルアレイのロウ
   数とカラム数を決定し、 前記メモリ回路に格納される情報を入力して解析し、 前記メモリ回路に格納される情報のアクセス頻度と、前
   記決定されたロウ数とカラム数を受けて、該ロウ数とカ
   ラム数に対してトランスファーゲートの挿入位置と挿入
   数に対応した前記メモリ回路の消費電力削減率のデータ
   ベースとに基づいて、前記トランスファーゲートの挿入
   位置と挿入数を決定し、 前記トランスファーゲートの挿入位置と挿入数に基づい
   て、前記情報を格納する前記セルアレイのアドレスを決
   定し、 前記トランスファーゲートの挿入位置と挿入数ならびに
   前記ロウ数とカラム数に基づいて、前記セルアレイを含
   む前記メモリ回路の各コンポーネントを設計生成し、 設計生成した前記各コンポーネントを含む前記メモリ回
   路のレイアウトを出力することを特徴とするメモリ回路
   の設計方法。
3. 【請求項３】 前記メモリ回路の設計装置は、前記セル
   アレイをワード線単位で複数のセルアレイに分割し、少
   なくとも２種類のデータを分割されたセルアレイに格納
   し、前記データベースに基づいて、分割されたそれぞれ
   のセルアレイ間のビット線に前記トランスファゲートを
   選択的に挿入したすべての組み合わせと挿入しない場合
   の前記メモリ回路の消費電力を算出し、算出結果に基づ
   いて前記トランスファゲートを挿入するか否かを決定す
   ることを特徴とする請求項１記載のメモリ回路の設計装
   置。
4. 【請求項４】 前記メモリ回路の設計方法は、前記セル
   アレイをワード線単位で複数のセルアレイに分割し、少
   なくとも２種類のデータを分割されたセルアレイに格納
   し、前記データベースに基づいて、分割されたそれぞれ
   のセルアレイ間のビット線に前記トランスファゲートを
   選択的に挿入したすべての組み合わせと挿入しない場合
   の前記メモリ回路の消費電力を算出し、算出結果に基づ
   いて前記トランスファゲートを挿入するか否かを決定す
   ることを特徴とする請求項２記載のメモリ回路の設計方
   法。
5. 【請求項５】 前記メモリ生成サブシステムは、前記ト
   ランスファゲートの挿入位置及び挿入数に基づいて、分
   割されたビット線の各導通区間に対して要求されるセン
   スアンプのそれぞれの感度を算出し、算出した感度に応
   じた複数のセンスアンプを設計生成してなることを特徴
   とする請求項１記載のメモリ回路の設計装置。
6. 【請求項６】 前記トランスファゲートの挿入位置及び
   挿入数に基づいて、分割されたビット線の各導通区間に
   対して要求されるセンスアンプのそれぞれの感度を算出
   し、算出した感度に応じた複数のセンスアンプを設計生
   成してなることを特徴とする請求項２記載のメモリ回路
   の設計方法。
7. 【請求項７】 ビット線に複数のトランスファゲートが
   挿入され前記ビット線が複数に分割されてセルアレイが
   ワード線単位で複数に分割されたメモリ回路の実装方法
   において、 前記トランスファゲートとなる並列接続されたトランジ
   スタ対を予め形成し、 前記ビット線を構成する配線層のパターンにより、前記
   トランジスタ対のソース端子とドレイン端子間を短絡又
   は開放し、 これにより、前記トランスファゲートを機能させるか否
   かを制御してメモリ回路を実装することを特徴とするメ
   モリ回路の実装方法。
8. 【請求項８】 前記セルアレイは、第１のサブアレイ
   と、該サブアレイよりもワード数が小さい又は等しい複
   数の第２のサブアレイに分割され、該第２のサブアレイ
   は前記第１のサブアレイよりもセンスアンプに近い側に
   配置され、前記第１及び第２のそれぞれのサブアレイ間
   に前記トランスファゲートが挿入されてなることを特徴
   とする請求項７記載のメモリ回路の実装方法。
9. 【請求項９】 前記第１のサブアレイと前記第２のサブ
   アレイ間に挿入された前記トランスファゲートのトラン
   ジスタサイズは、前記第２のサブアレイ間に挿入された
   前記トランスファゲートのトランジスタサイズよりも大
   きく設定されてなることを特徴とする請求項８記載のメ
   モリ回路の実装方法。
10. 【請求項１０】 ビット線に読み出されたデータをセン
    ス増幅する１つのセンス回路と、 前記センス回路に接続され、前記トランスファゲートが
    導通制御されることによりデータが読み出されてセンス
    アンプが駆動する前記ビット線の長さに応じて、第１の
    感度で前記センス回路を活性化制御する第１のトランジ
    スタと、 前記ビット線の長さに応じて、前記第１の感度よりも低
    い第２の感度で前記センス回路を活性化制御し、前記第
    １のトランジスタに並列接続された第２のトランジスタ
    を備え、 前記第１のトランジスタと前記第２のトランジスタは、
    何れか一方が選択的に導通制御されてなるセンスアンプ
    を有することを特徴とするメモリ回路。
11. 【請求項１１】 ビット線に読み出されたデータをセン
    ス増幅する１つのセンス回路と、 前記センス回路に接続され、センスアンプが活性化され
    る時は常に前記センス回路を活性化制御する第１のトラ
    ンジスタと、 前記第１のトランジスタに並列接続され、前記トランス
    ファゲートが導通制御されることによりデータが読み出
    されてセンスアンプが駆動する前記ビット線の長さに応
    じて、選択的に前記センス回路を活性化制御する第２の
    トランジスタを備えたセンスアンプを有することを特徴
    とするメモリ回路。
12. 【請求項１２】 前記センス回路は、カレントミラー型
    又はラッチ型の回路構成からなることを特徴とする請求
    項１０又は１１記載のメモリ回路。
13. 【請求項１３】 前記メモリ回路は、ビット線に複数の
    トランスファゲートが挿入され前記ビット線が複数に分
    割されてセルアレイがワード線単位で複数に分割された
    メモリ回路であることを特徴とする請求項１０，１１又
    は１２記載のメモリ回路。
14. 【請求項１４】 ビット線に複数のトランスファゲート
    が挿入され前記ビット線が複数に分割されており、アク
    セス頻度に応じて、頻度大なるデータがビット線をセン
    ス増幅するためのセンス回路に近い側の分割セルアレイ
    に格納され、頻度小なるデータが前記センス回路から遠
    い側の分割セルアレイに格納されていることを特徴とす
    るメモリ回路。
15. 【請求項１５】 前記センス回路に近い側の分割セルア
    レイにはフィルタ係数用データが格納され、前記センス
    回路から遠い側の分割セルアレイには命令データが格納
    されていることを特徴とする請求項１４記載のメモリ回
    路。