JP2001085450A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】良好な電気特性を有すると共に、超小型で耐熱
性に優れた半導体装置を提供する。 【解決手段】 表裏両面に電極が形成された半導体素子
を予め加熱して該半導体素子の裏面電極に所要レベルの
オーミックコンタクト性を得ておく。表側には同一の回
路パターンを規則的に複数個形成し且つ裏側には表側の
前記回路パターンに貫通孔例えばスルーホール又はビア
ホールを介して接続された外部電極を規則的に複数個形
成した絶縁性基板を用意し、該絶縁性基板の表面に形成
された前記回路パターンの素子搭載部上に前記半導体素
子の裏面電極を低温硬化の導電性接着剤で接着し、前記
絶縁性基板における前記回路パターンの内部電極と前記
半導体素子の表面電極とを金属細線で接続し、その絶縁
性基板の回路パターン形成面全体を樹脂で封止し、その
後の構造体を個々の半導体装置に分割する。
性に優れた半導体装置を提供する。 【解決手段】 表裏両面に電極が形成された半導体素子
を予め加熱して該半導体素子の裏面電極に所要レベルの
オーミックコンタクト性を得ておく。表側には同一の回
路パターンを規則的に複数個形成し且つ裏側には表側の
前記回路パターンに貫通孔例えばスルーホール又はビア
ホールを介して接続された外部電極を規則的に複数個形
成した絶縁性基板を用意し、該絶縁性基板の表面に形成
された前記回路パターンの素子搭載部上に前記半導体素
子の裏面電極を低温硬化の導電性接着剤で接着し、前記
絶縁性基板における前記回路パターンの内部電極と前記
半導体素子の表面電極とを金属細線で接続し、その絶縁
性基板の回路パターン形成面全体を樹脂で封止し、その
後の構造体を個々の半導体装置に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、裏面電極を有する
半導体素子を搭載した半導体装置、及びその半導体装置
の製造方法に関する。
半導体素子を搭載した半導体装置、及びその半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来、裏面電極を有するダイオードやト
ランジスタ等の半導体素子を搭載した個別半導体装置と
しては、例えば図６に示すようなものがあった。
ランジスタ等の半導体素子を搭載した個別半導体装置と
しては、例えば図６に示すようなものがあった。
【０００３】図６（ａ），（ｂ）は、従来の小信号トラ
ンジスタの構造を示す図であり、同図（ａ）はその平面
図、同図（ｂ）は断面図である。
ンジスタの構造を示す図であり、同図（ａ）はその平面
図、同図（ｂ）は断面図である。
【０００４】同図に示すように、この半導体装置は、表
面電極１０２と裏面電極１０３を有する半導体素子１０
１が、リードフレーム１０４の素子搭載部１０４ａに裏
面電極１０３を介して固定されている。さらに、半導体
素子１０１の表面電極１０２とリードフレーム１０４の
インナーリード１０４ｂとの間がＡｕやＣｕ等の金属細
線１０５で接続されて、これら全体がエポキシ等の高分
子樹脂１０６で封止され、リードフレーム１０４のアウ
ターリード１０４ｃが所定の形状に整形・切断された構
造を成している。
面電極１０２と裏面電極１０３を有する半導体素子１０
１が、リードフレーム１０４の素子搭載部１０４ａに裏
面電極１０３を介して固定されている。さらに、半導体
素子１０１の表面電極１０２とリードフレーム１０４の
インナーリード１０４ｂとの間がＡｕやＣｕ等の金属細
線１０５で接続されて、これら全体がエポキシ等の高分
子樹脂１０６で封止され、リードフレーム１０４のアウ
ターリード１０４ｃが所定の形状に整形・切断された構
造を成している。
【０００５】半導体素子１０１の裏面電極１０３は、バ
ナジウムまたはチタニウムと、ニッケルまたはニッケル
合金と、金・ゲルマニウム・アンチモン合金とから成
る。この半導体素子１０１を、リードフレーム１０４の
素子搭載部１０４ａに配置して還元性雰囲気下の高温
（３９０℃程度）で共晶結合を行い、さらに、半導体素
子１０１の表面電極１０２とリードフレーム１０４のイ
ンナーリード１０４ｂとの間をＡｕやＣｕ等の金属細線
１０５で接続する。
ナジウムまたはチタニウムと、ニッケルまたはニッケル
合金と、金・ゲルマニウム・アンチモン合金とから成
る。この半導体素子１０１を、リードフレーム１０４の
素子搭載部１０４ａに配置して還元性雰囲気下の高温
（３９０℃程度）で共晶結合を行い、さらに、半導体素
子１０１の表面電極１０２とリードフレーム１０４のイ
ンナーリード１０４ｂとの間をＡｕやＣｕ等の金属細線
１０５で接続する。
【０００６】しかる後に、これら全体をエポキシ等の高
分子樹脂１０６で封止し、リードフレーム１０４のアウ
ターリード１０４ｃに半田メッキや半田ディップ等の外
装処理を施し、所定の形状に整形・切断して、上記構造
の半導体装置を得ている。
分子樹脂１０６で封止し、リードフレーム１０４のアウ
ターリード１０４ｃに半田メッキや半田ディップ等の外
装処理を施し、所定の形状に整形・切断して、上記構造
の半導体装置を得ている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、半導体装置の信頼性（主に耐湿
性）を維持するために、リードフレーム１０４のインナ
ーリード１０４ｂに屈曲部１０４ｄを設ける必要がある
こと、リードフレーム１０４の加工限界からインナーリ
ード１０４ｂと素子搭載部１０４ａとの間隔をほぼリー
ドフレーム１０４の板厚と同等以下にはできないこと、
さらにアウターリード１０４ｃを有すること等の理由に
より、パッケージの超小型化を実現することができなか
った。
来の半導体装置では、半導体装置の信頼性（主に耐湿
性）を維持するために、リードフレーム１０４のインナ
ーリード１０４ｂに屈曲部１０４ｄを設ける必要がある
こと、リードフレーム１０４の加工限界からインナーリ
ード１０４ｂと素子搭載部１０４ａとの間隔をほぼリー
ドフレーム１０４の板厚と同等以下にはできないこと、
さらにアウターリード１０４ｃを有すること等の理由に
より、パッケージの超小型化を実現することができなか
った。
【０００８】そこで、半導体装置の小型化を図る観点か
ら、図７に示すような構造が特開平９−２７５１７８号
公報に開示されている。
ら、図７に示すような構造が特開平９−２７５１７８号
公報に開示されている。
【０００９】図７に示す半導体装置は、金属導体層２０
２の素子搭載部２０２ａに接着剤層２０３によって固着
された半導体チップ２０１と、該半導体チップ２０１に
金属細線２０４によって接続した金属導体層２０２とを
樹脂２０５で封止し、その一面に金属導体層２０２の一
部が露出するように絶縁レジスト層２０６を形成する。
そして、露出した金属導体層２０２に突起状の外部接続
端子２０７を設けるようにしたものである。
２の素子搭載部２０２ａに接着剤層２０３によって固着
された半導体チップ２０１と、該半導体チップ２０１に
金属細線２０４によって接続した金属導体層２０２とを
樹脂２０５で封止し、その一面に金属導体層２０２の一
部が露出するように絶縁レジスト層２０６を形成する。
そして、露出した金属導体層２０２に突起状の外部接続
端子２０７を設けるようにしたものである。
【００１０】確かに本公報の構造であれば、リードフレ
ームを使用しないため、パッケージから突出した外部リ
ード端子を持たない構造となり、しかもデザインルール
の微細化が可能であり、装置の超小型化を図ることがで
きる。しかし、本公報に開示された構造は、半導体チッ
プとして、ＬＳＩ等の集積回路チップを前提としてお
り、裏面電極を有する半導体素子を搭載した個別半導体
装置に単純に適用することはできない。例えば、上記公
報の装置では、金属導体層２０２の素子搭載部２０２ａ
に半導体チップ２０１を接合するための接着剤層２０３
として銀ペーストを用いているが、この銀ペーストを単
純に、個別半導体装置の半導体素子接着用に使用した場
合には十分なオーミックコンタクト性が得られない等の
問題が発生する。
ームを使用しないため、パッケージから突出した外部リ
ード端子を持たない構造となり、しかもデザインルール
の微細化が可能であり、装置の超小型化を図ることがで
きる。しかし、本公報に開示された構造は、半導体チッ
プとして、ＬＳＩ等の集積回路チップを前提としてお
り、裏面電極を有する半導体素子を搭載した個別半導体
装置に単純に適用することはできない。例えば、上記公
報の装置では、金属導体層２０２の素子搭載部２０２ａ
に半導体チップ２０１を接合するための接着剤層２０３
として銀ペーストを用いているが、この銀ペーストを単
純に、個別半導体装置の半導体素子接着用に使用した場
合には十分なオーミックコンタクト性が得られない等の
問題が発生する。
【００１１】また、リードフレームを使用せずに、スル
ーホール型の内部配線層を有するセラミックス基板をパ
ッケージ本体として、その上面に半導体素子を搭載すこ
とで、装置の小型化を図る構造も開示されている（例え
ば、特開平１０−２４２３２２号公報）。この構造も、
上記同様の理由で、裏面電極を有する半導体素子を搭載
した個別半導体装置に単純に適用することはできない。
ーホール型の内部配線層を有するセラミックス基板をパ
ッケージ本体として、その上面に半導体素子を搭載すこ
とで、装置の小型化を図る構造も開示されている（例え
ば、特開平１０−２４２３２２号公報）。この構造も、
上記同様の理由で、裏面電極を有する半導体素子を搭載
した個別半導体装置に単純に適用することはできない。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、裏面電極を有
する半導体素子をマウントする際に良好な電気特性を確
保すると共に、超小型で耐熱性に優れた半導体装置を提
供することである。
するためになされたもので、その目的は、裏面電極を有
する半導体素子をマウントする際に良好な電気特性を確
保すると共に、超小型で耐熱性に優れた半導体装置を提
供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体装置では、表面に
形成された回路パターンがスルーホールを介して裏面の
外部電極に接続された絶縁性基板と、シリコン基板の表
裏両面に電極が形成された半導体素子とを有し、前記絶
縁性基板の表面に形成された前記回路パターンの素子搭
載部上に前記半導体素子の裏面電極が電気的に接続され
た半導体装置であって、前記半導体素子は、加熱処理に
より裏面電極のオーミックコンタクト性が予め実現さ
れ、た構造であり、該半導体素子の裏面電極と前記回路
パターンの素子搭載部とを低温硬化の導電性接着剤で接
合したことを特徴とする。
に、請求項１記載の発明に係る半導体装置では、表面に
形成された回路パターンがスルーホールを介して裏面の
外部電極に接続された絶縁性基板と、シリコン基板の表
裏両面に電極が形成された半導体素子とを有し、前記絶
縁性基板の表面に形成された前記回路パターンの素子搭
載部上に前記半導体素子の裏面電極が電気的に接続され
た半導体装置であって、前記半導体素子は、加熱処理に
より裏面電極のオーミックコンタクト性が予め実現さ
れ、た構造であり、該半導体素子の裏面電極と前記回路
パターンの素子搭載部とを低温硬化の導電性接着剤で接
合したことを特徴とする。
【００１４】請求項２記載の発明に係る半導体装置で
は、請求項１に記載の半導体装置において、前記貫通孔
は、スルーホールとビアホールとの少なくとも一方から
なることを特徴とする。
は、請求項１に記載の半導体装置において、前記貫通孔
は、スルーホールとビアホールとの少なくとも一方から
なることを特徴とする。
【００１５】請求項３記載の発明に係る半導体装置の製
造方法では、シリコン基板の表裏両面に電極が形成され
た半導体素子を予め加熱して該半導体素子の裏面電極に
所要レベルのオーミックコンタクト性を得る第１の工程
と、表側には同一の回路パターンを規則的に複数個形成
し且つ裏側には表側の前記回路パターンにスルーホール
を介して接続された外部電極を規則的に複数個形成した
絶縁性基板を用意し、該絶縁性基板の表面に形成された
前記回路パターンの素子搭載部上に前記半導体素子の裏
面電極を低温硬化の導電性接着剤で接着する第２の工程
と、前記絶縁性基板における前記回路パターンの内部電
極と前記半導体素子の表面電極とを金属細線で接続する
第３の工程と、前記絶縁性基板の前記回路パターンの形
成面全体を樹脂で封止する第４の工程と、前記第４の工
程後の構造体を個々の半導体装置に分割する第５の工程
とを順次施すことを特徴とする。
造方法では、シリコン基板の表裏両面に電極が形成され
た半導体素子を予め加熱して該半導体素子の裏面電極に
所要レベルのオーミックコンタクト性を得る第１の工程
と、表側には同一の回路パターンを規則的に複数個形成
し且つ裏側には表側の前記回路パターンにスルーホール
を介して接続された外部電極を規則的に複数個形成した
絶縁性基板を用意し、該絶縁性基板の表面に形成された
前記回路パターンの素子搭載部上に前記半導体素子の裏
面電極を低温硬化の導電性接着剤で接着する第２の工程
と、前記絶縁性基板における前記回路パターンの内部電
極と前記半導体素子の表面電極とを金属細線で接続する
第３の工程と、前記絶縁性基板の前記回路パターンの形
成面全体を樹脂で封止する第４の工程と、前記第４の工
程後の構造体を個々の半導体装置に分割する第５の工程
とを順次施すことを特徴とする。
【００１６】請求項４記載の発明に係る半導体装置の製
造方法では、請求項３記載の半導体装置の製造方法にお
いて、前記貫通孔は、スルーホールとビアホールとの少
なくとも一方からなることを特徴とする。
造方法では、請求項３記載の半導体装置の製造方法にお
いて、前記貫通孔は、スルーホールとビアホールとの少
なくとも一方からなることを特徴とする。
【００１７】請求項５記載の発明に係る半導体装置の製
造方法では、請求項３記載の半導体装置の製造方法にお
いて、前記半導体素子の裏面電極は、少なくとも金、ゲ
ルマニウム及びアンチモンを含み、前記半導体素子の加
熱は、温度を３６０℃から４５０℃までの範囲内にし、
５分間から１０分間までの時間で行うことを特徴とす
る。
造方法では、請求項３記載の半導体装置の製造方法にお
いて、前記半導体素子の裏面電極は、少なくとも金、ゲ
ルマニウム及びアンチモンを含み、前記半導体素子の加
熱は、温度を３６０℃から４５０℃までの範囲内にし、
５分間から１０分間までの時間で行うことを特徴とす
る。
【００１８】請求項６記載の発明に係る半導体装置の製
造方法では、請求項３または請求項５記載の半導体装置
の製造方法において、前記導電性接着剤は、銀ペースト
であることを特徴とする。
造方法では、請求項３または請求項５記載の半導体装置
の製造方法において、前記導電性接着剤は、銀ペースト
であることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２０】図１（ａ），（ｂ）は、本発明の実施の一
形態に係る半導体装置の構造図であり、同図（ａ）はそ
の側面図、同図（ｂ）断面図である。
形態に係る半導体装置の構造図であり、同図（ａ）はそ
の側面図、同図（ｂ）断面図である。
【００２１】この半導体装置は、例えば１個の小信号ト
ランジスタを搭載したパッケージで構成されるものであ
り、トランジスタ搭載用のセラミックス製回路基板１１
を備えている。
ランジスタを搭載したパッケージで構成されるものであ
り、トランジスタ搭載用のセラミックス製回路基板１１
を備えている。
【００２２】セラミックス製回路基板１１の表面には、
搭載する半導体素子（トランジスタ）１２に対応した回
路パターン（素子搭載部１３ａ及び内部電極１３ｂ）が
形成され、その回路形成面と反対の基板裏面には、スル
ーホール１４を介して外部電極１５が設けられている。
搭載する半導体素子（トランジスタ）１２に対応した回
路パターン（素子搭載部１３ａ及び内部電極１３ｂ）が
形成され、その回路形成面と反対の基板裏面には、スル
ーホール１４を介して外部電極１５が設けられている。
【００２３】セラミックス製回路基板１１に搭載される
半導体素子１２は、図２に示すように、シリコン（Ｓ
ｉ）基板１２ｃの表裏両面に電極が形成されている。そ
の表面電極１２ａは例えばアルミ（Ａｌ）電極であり、
裏面電極１２ｂは、例えば、バナジウム（Ｖ）の第１金
属層１２ｂ−１と、この第１金属層１２ｂ−１に積層被
着されたニッケル（Ｎｉ）の第２金属層１２ｂ−２と、
第２金属層１２ｂ−２に積層被着された金（Ａｕ）の第
３金属層１２ｂ−３と、第３金属層１２ｂ−３に積層被
着された金（Ａｕ）・ゲルマニウム（Ｇｅ）の第４金属
層１２ｂ−４と、第４金属層１２ｂ−４に積層被着され
た金（Ａｕ）・ゲルマニウム（Ｇｅ）・アンチモン（Ｓ
ｂ）合金の第５金属層１２ｂ−５と、第５金属層１２ｂ
−５に積層被着された金の第６金属層１２ｂ−６とで構
成されている。
半導体素子１２は、図２に示すように、シリコン（Ｓ
ｉ）基板１２ｃの表裏両面に電極が形成されている。そ
の表面電極１２ａは例えばアルミ（Ａｌ）電極であり、
裏面電極１２ｂは、例えば、バナジウム（Ｖ）の第１金
属層１２ｂ−１と、この第１金属層１２ｂ−１に積層被
着されたニッケル（Ｎｉ）の第２金属層１２ｂ−２と、
第２金属層１２ｂ−２に積層被着された金（Ａｕ）の第
３金属層１２ｂ−３と、第３金属層１２ｂ−３に積層被
着された金（Ａｕ）・ゲルマニウム（Ｇｅ）の第４金属
層１２ｂ−４と、第４金属層１２ｂ−４に積層被着され
た金（Ａｕ）・ゲルマニウム（Ｇｅ）・アンチモン（Ｓ
ｂ）合金の第５金属層１２ｂ−５と、第５金属層１２ｂ
−５に積層被着された金の第６金属層１２ｂ−６とで構
成されている。
【００２４】かかる構造の半導体素子１２は、後述する
加熱処理により裏面電極１２ｂの良好なオーミックコン
タクト性が予め実現されたものとなっており、この半導
体素子１２の裏面電極１２ｂが、前記セラミックス製回
路基板１１の表面に形成された回路パターンの素子搭載
部１３ａ上に、銀ペースト２１で接着固定されている。
さらに、前記回路パターンの内部電極１３ｂが半導体素
子１２の表面電極１２ａと金属細線１６を介して接合さ
れている。そして、これらの接合部全体を被包する形
で、セラミックス製回路基板１１上がエポキシ等の高分
子樹脂１７で封止されている。
加熱処理により裏面電極１２ｂの良好なオーミックコン
タクト性が予め実現されたものとなっており、この半導
体素子１２の裏面電極１２ｂが、前記セラミックス製回
路基板１１の表面に形成された回路パターンの素子搭載
部１３ａ上に、銀ペースト２１で接着固定されている。
さらに、前記回路パターンの内部電極１３ｂが半導体素
子１２の表面電極１２ａと金属細線１６を介して接合さ
れている。そして、これらの接合部全体を被包する形
で、セラミックス製回路基板１１上がエポキシ等の高分
子樹脂１７で封止されている。
【００２５】次に、上記構造の半導体装置の製造方法
を、図３（ａ），（ｂ），（ｃ）と図４（ｄ），（ｅ）
の工程図を参照しつつ説明する。
を、図３（ａ），（ｂ），（ｃ）と図４（ｄ），（ｅ）
の工程図を参照しつつ説明する。
【００２６】先ず、前処理として、半導体素子１２を予
め加熱して該半導体素子１２の裏面電極１２ｂの良好な
オーミックコンタクト性を実現する。具体的には、還元
性または不活性雰囲気下の３６０〜４５０℃で５〜１０
分間加熱する。その結果、裏面電極１２ｂのアンチモン
（Ｓｂ）成分がシリコン基板１２ｃ側に十分拡散して必
要量のキャリアを得ることができ、半導体素子１２の裏
面電極１２ｂの良好なオーミックコンタクト性が実現す
る。
め加熱して該半導体素子１２の裏面電極１２ｂの良好な
オーミックコンタクト性を実現する。具体的には、還元
性または不活性雰囲気下の３６０〜４５０℃で５〜１０
分間加熱する。その結果、裏面電極１２ｂのアンチモン
（Ｓｂ）成分がシリコン基板１２ｃ側に十分拡散して必
要量のキャリアを得ることができ、半導体素子１２の裏
面電極１２ｂの良好なオーミックコンタクト性が実現す
る。
【００２７】この前処理を終えると、同一の回路パター
ンを多数配列したセラミックス製回路基板１１を用意す
る（図３（ａ））。セラミックス製回路基板１１は、図
５（ａ），（ｂ）の平面図に示すが如くマトリックス状
に区分された多数のパッケージ領域を有し、その表面に
は、図５（ａ）に示すように、搭載する半導体素子１２
（本実施形態ではトランジスタ）の電極に対応した回路
パターンが形成されている。即ち、図５（ａ）中の１３
ａは、例えばコレクタ電極を裏面電極１２ｂに有するト
ランジスタを搭載する素子搭載部であり、１３ｂは内部
電極（ベース電極／エミッタ電極）用のパターンであ
る。一方、セラミックス製回路基板１１の裏面には、図
５（ｂ）に示すように、前記表面上の回路パターンにス
ルーホール１４を介して接続された外部電極１５が形成
されている。
ンを多数配列したセラミックス製回路基板１１を用意す
る（図３（ａ））。セラミックス製回路基板１１は、図
５（ａ），（ｂ）の平面図に示すが如くマトリックス状
に区分された多数のパッケージ領域を有し、その表面に
は、図５（ａ）に示すように、搭載する半導体素子１２
（本実施形態ではトランジスタ）の電極に対応した回路
パターンが形成されている。即ち、図５（ａ）中の１３
ａは、例えばコレクタ電極を裏面電極１２ｂに有するト
ランジスタを搭載する素子搭載部であり、１３ｂは内部
電極（ベース電極／エミッタ電極）用のパターンであ
る。一方、セラミックス製回路基板１１の裏面には、図
５（ｂ）に示すように、前記表面上の回路パターンにス
ルーホール１４を介して接続された外部電極１５が形成
されている。
【００２８】次の工程（図３（ｂ））では、加熱処理し
た各半導体素子１２をセラミックス製回路基板１１のそ
れぞれの素子搭載部１３ａにマウントする。具体的に
は、銀ペースト２１を介して各素子搭載部１３ａ上にそ
れぞれ半導体素子１２を配置するようにし、所定の接着
硬化温度（２００℃）で１時間に亘って加熱して銀ペー
スト２１を硬化させ、各素子搭載部１３ａ上にそれぞれ
半導体素子１２を固定する。
た各半導体素子１２をセラミックス製回路基板１１のそ
れぞれの素子搭載部１３ａにマウントする。具体的に
は、銀ペースト２１を介して各素子搭載部１３ａ上にそ
れぞれ半導体素子１２を配置するようにし、所定の接着
硬化温度（２００℃）で１時間に亘って加熱して銀ペー
スト２１を硬化させ、各素子搭載部１３ａ上にそれぞれ
半導体素子１２を固定する。
【００２９】しかる後に、半導体素子１２の表面電極１
２ａとセラミックス製回路基板１１の内部電極１３ｂと
を金属細線１６で接続し（図３（ｃ））、さらにこれら
を含んだセラミックス製回路基板１１の内部回路形成面
全体を、マスク印刷法等によりエポキシ等の高分子樹脂
１７で封止する（図４（ｄ））。
２ａとセラミックス製回路基板１１の内部電極１３ｂと
を金属細線１６で接続し（図３（ｃ））、さらにこれら
を含んだセラミックス製回路基板１１の内部回路形成面
全体を、マスク印刷法等によりエポキシ等の高分子樹脂
１７で封止する（図４（ｄ））。
【００３０】さらに、この状態の構造体をブレードダイ
シング法を用いて個々の半導体装置に分割すれば（図４
（ｅ））、図１に示した構造の超小型半導体装置を得る
ことができる。
シング法を用いて個々の半導体装置に分割すれば（図４
（ｅ））、図１に示した構造の超小型半導体装置を得る
ことができる。
【００３１】本実施形態では、少なくとも金、ゲルマニ
ウム及びアンチモンを含んだ裏面電極１２ｂを有する半
導体素子１２を、セラミックス製回路基板１１にマウン
トする前に予め加熱して十分なオーミックコンタクト性
を実現しているが、その理由について詳細に説明する。
ウム及びアンチモンを含んだ裏面電極１２ｂを有する半
導体素子１２を、セラミックス製回路基板１１にマウン
トする前に予め加熱して十分なオーミックコンタクト性
を実現しているが、その理由について詳細に説明する。
【００３２】セラミックス製回路基板１１に半導体素子
１２をマウントする場合は、低温処理で行うのが望まし
い。例えば共晶結合でマウントする場合には、４００℃
程度の高温で加熱処理することになる。即ち、還元性ま
たは不活性雰囲気下の４００℃で、セラミックス製回路
基板の各素子搭載部に半導体素子を順次１つずつ配置
し、各半導体素子の裏面電極とセラミックス回路基板の
素子搭載部との共晶結合を行うことになる。
１２をマウントする場合は、低温処理で行うのが望まし
い。例えば共晶結合でマウントする場合には、４００℃
程度の高温で加熱処理することになる。即ち、還元性ま
たは不活性雰囲気下の４００℃で、セラミックス製回路
基板の各素子搭載部に半導体素子を順次１つずつ配置
し、各半導体素子の裏面電極とセラミックス回路基板の
素子搭載部との共晶結合を行うことになる。
【００３３】このとき、多数の半導体素子をセラミック
ス製回路基板に配置するのに要する時間は、配置する半
導体素子の個数により増大するが、最初に配置した半導
体素子と最後に配置した半導体素子では、４００℃の高
温にさらされている時間に大きな差が生じてくる。初め
の方で配置した半導体素子は、長時間に亘って４００℃
の温度にさらされることになり、その結果、半導体素子
の裏面電極が過多な拡散を起こし、当該半導体素子の電
気特性が劣化するという不具合がある。
ス製回路基板に配置するのに要する時間は、配置する半
導体素子の個数により増大するが、最初に配置した半導
体素子と最後に配置した半導体素子では、４００℃の高
温にさらされている時間に大きな差が生じてくる。初め
の方で配置した半導体素子は、長時間に亘って４００℃
の温度にさらされることになり、その結果、半導体素子
の裏面電極が過多な拡散を起こし、当該半導体素子の電
気特性が劣化するという不具合がある。
【００３４】これを回避するために、本実施形態では、
共晶結合ではなく、２００℃という低温で半導体素子を
マウントすることができる銀ペースト２１を使用する。
この場合、２００℃という低温では、半導体素子１２の
裏面電極１２ｂのアンチモン成分が拡散せず、十分なオ
ーミックコンタクト性を実現することができないので、
４００℃程度の高温加熱処理が必要であるが、銀ペース
ト２１の主成分はエポキシ樹脂であり、高温で加熱する
と樹脂が分解してしまうため、銀ペースト２１を塗布し
た状態で高温加熱処理することができない。
共晶結合ではなく、２００℃という低温で半導体素子を
マウントすることができる銀ペースト２１を使用する。
この場合、２００℃という低温では、半導体素子１２の
裏面電極１２ｂのアンチモン成分が拡散せず、十分なオ
ーミックコンタクト性を実現することができないので、
４００℃程度の高温加熱処理が必要であるが、銀ペース
ト２１の主成分はエポキシ樹脂であり、高温で加熱する
と樹脂が分解してしまうため、銀ペースト２１を塗布し
た状態で高温加熱処理することができない。
【００３５】そこで、本実施形態では、裏面電極１２ｂ
の十分なオーミックコンタクト性を得るための高温加熱
処理は、半導体素子１２をセラミックス製回路基板１１
に配置する前に予め実行しておき、その後に、銀ペース
ト２１を介して各素子搭載部１３ａ上に高温加熱処理後
の半導体素子１２をそれぞれ配置し、低温加熱で銀ペー
スト２１の硬化を行うのである。
の十分なオーミックコンタクト性を得るための高温加熱
処理は、半導体素子１２をセラミックス製回路基板１１
に配置する前に予め実行しておき、その後に、銀ペース
ト２１を介して各素子搭載部１３ａ上に高温加熱処理後
の半導体素子１２をそれぞれ配置し、低温加熱で銀ペー
スト２１の硬化を行うのである。
【００３６】本実施形態では、次のような利点を有して
いる。
いる。
【００３７】（１）従来のリードフレームと比較して、
セラミックス回路基板１１は、より細かなデザインルー
ルが可能であり、且つスルーホール技術により内部回路
直下の基板裏面に外部電極の設置が可能である。このよ
うなセラミックス回路基板１１を用いることにより、突
出した外部リードを持たない、つまり外部電極が装置外
形内に収まった超小型で高耐熱性の半導体装置が実現す
る。
セラミックス回路基板１１は、より細かなデザインルー
ルが可能であり、且つスルーホール技術により内部回路
直下の基板裏面に外部電極の設置が可能である。このよ
うなセラミックス回路基板１１を用いることにより、突
出した外部リードを持たない、つまり外部電極が装置外
形内に収まった超小型で高耐熱性の半導体装置が実現す
る。
【００３８】（２）内部回路及びこれの反対面に配置さ
れた外部電極とが規則的に複数個形成されたセラミック
ス製回路基板を用いることにより、従来のリードフレー
ムを使用して単体処理する半導体装置に比較して、半導
体装置製造における材料利用効率が飛躍的に向上し、低
価格の超小型半導体が実現する。
れた外部電極とが規則的に複数個形成されたセラミック
ス製回路基板を用いることにより、従来のリードフレー
ムを使用して単体処理する半導体装置に比較して、半導
体装置製造における材料利用効率が飛躍的に向上し、低
価格の超小型半導体が実現する。
【００３９】（３）少なくとも金、ゲルマニウム及びア
ンチモンを含んだ裏面電極を有する半導体素子をセラミ
ックス製回路基板上にマウントする前に予め高温加熱処
理するので、低温下でのマウントが可能になり、良好な
電気特性を有する半導体装置を実現することができる。
ンチモンを含んだ裏面電極を有する半導体素子をセラミ
ックス製回路基板上にマウントする前に予め高温加熱処
理するので、低温下でのマウントが可能になり、良好な
電気特性を有する半導体装置を実現することができる。
【００４０】なお、本発明は図示の実施形態に限定され
ず種々の変形が可能であり、例えば上記実施形態では、
半導体素子としてトランジスタを使用したが、例えばダ
イオードであってもよい。ダイオードである場合は、そ
の電極数に対応して図５（ａ），（ｂ）に示したセラミ
ック製回路基板１１の回路パターンが変更される。
ず種々の変形が可能であり、例えば上記実施形態では、
半導体素子としてトランジスタを使用したが、例えばダ
イオードであってもよい。ダイオードである場合は、そ
の電極数に対応して図５（ａ），（ｂ）に示したセラミ
ック製回路基板１１の回路パターンが変更される。
【００４１】なお、上述の実施例ではスルーホールにて
説明したが本発明はビアホールにおいても同等の作用効
果を得ることは明らかである。
説明したが本発明はビアホールにおいても同等の作用効
果を得ることは明らかである。
【００４２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、貫通孔例えばスルーホール又はビアホールを有す
る絶縁性基板を使用したので、突出した外部リードを持
たない超小型の半導体装置を実現することができる。さ
らに、裏面電極を有する半導体素子を絶縁性基板上にマ
ウントする前に、裏面電極に所要レベルのオーミックコ
ンタクト性を確保するための加熱処理を行うので、絶縁
基板上では例えば銀ペーストを用いて低温下でのマウン
トが可能になる。これにより、半導体素子の複数個配置
時の高温・長時間放置による半導体素子の電気特性の劣
化を回避することができ、良好な電気特性を得ることが
できる。
れば、貫通孔例えばスルーホール又はビアホールを有す
る絶縁性基板を使用したので、突出した外部リードを持
たない超小型の半導体装置を実現することができる。さ
らに、裏面電極を有する半導体素子を絶縁性基板上にマ
ウントする前に、裏面電極に所要レベルのオーミックコ
ンタクト性を確保するための加熱処理を行うので、絶縁
基板上では例えば銀ペーストを用いて低温下でのマウン
トが可能になる。これにより、半導体素子の複数個配置
時の高温・長時間放置による半導体素子の電気特性の劣
化を回避することができ、良好な電気特性を得ることが
できる。
【図１】本発明の実施の一形態に係る半導体装置の構造
図である。
図である。
【図２】実施形態に係る半導体素子の断面構造図であ
る。
る。
【図３】実施形態に係る半導体装置の製造方法を示す工
程断面図である。
程断面図である。
【図４】図３の続きの工程断面図である。
【図５】実施形態に係るセラミックス製回路基板の平面
図である。
図である。
【図６】従来の半導体装置の断面構造図である。
【図７】従来の他の半導体装置の断面構造図である。
１１ セラミックス製回路基板 １２ 半導体素子 １２ａ 表面電極 １２ｂ 裏面電極 １２ｃ シリコン基板 １２ｂ−１ 第１金属層 １２ｂ−２ 第２金属層 １２ｂ−３ 第３金属層 １２ｂ−４ 第４金属層 １２ｂ−５ 第５金属層 １２ｂ−６ 第６金属層 １３ａ 素子搭載部 １３ｂ 内部電極 １４ スルーホール １５ 外部電極 １６ 金属細線 １７ 高分子樹脂 ２１ 銀ペースト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/50 Ｂ (72)発明者 松崎 隆 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 高山 晋一 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 和田 勇 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 亀渕 丈司 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 山本 学 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 Ｆターム(参考） 4M104 AA01 BB13 CC01 FF02 FF13 GG02 GG06 5F047 AA17 BA12 BB11 BB16 5F061 AA01 BA03 CA12 CB13
Claims (6)
- 【請求項１】 表面に形成された回路パターンが貫通孔
を介して裏面の外部電極に接続された絶縁性基板と、シ
リコン基板の表裏両面に電極が形成された半導体素子と
を有し、前記絶縁性基板の表面に形成された前記回路パ
ターンの素子搭載部上に前記半導体素子の裏面電極が電
気的に接続された半導体装置であって、 前記半導体素子は、加熱処理により裏面電極のオーミッ
クコンタクト性を配された構成であり、該半導体素子の
裏面電極と前記回路パターンの素子搭載部とを低温硬化
の導電性接着剤で接合したことを特徴とする半導体装
置。 - 【請求項２】 前記貫通孔は、スルーホールとビアホー
ルとの少なくとも一方からなることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 シリコン基板の表裏両面に電極が形成さ
れた半導体素子を予め加熱して該半導体素子の裏面電極
に所要レベルのオーミックコンタクト性を得る第１の工
程と、 表側には同一の回路パターンを規則的に複数個形成し且
つ裏側には表側の前記回路パターンに貫通孔を介して接
続された外部電極を規則的に複数個形成した絶縁性基板
を用意し、該絶縁性基板の表面に形成された前記回路パ
ターンの素子搭載部上に前記半導体素子の裏面電極を低
温硬化の導電性接着剤で接着する第２の工程と、 前記絶縁性基板における前記回路パターンの内部電極と
前記半導体素子の表面電極とを金属細線で接続する第３
の工程と、 前記絶縁性基板の前記回路パターンの形成面全体を樹脂
で封止する第４の工程と、 前記第４の工程後の構造体を個々の半導体装置に分割す
る第５の工程とを順次施すことを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記貫通孔は、スルーホールとビアホー
ルとの少なくとも一方からなることを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記半導体素子の裏面電極は、少なくと
も金、ゲルマニウム及びアンチモンを含み、前記半導体
素子の加熱は、温度を３６０℃から４５０℃までの範囲
内にし、５分間から１０分間までの時間で行うことを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記導電性接着剤は、銀ペーストである
ことを特徴とする請求項３または請求項５記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25625699A JP2001085450A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25625699A JP2001085450A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085450A true JP2001085450A (ja) | 2001-03-30 |
Family
ID=17290122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25625699A Pending JP2001085450A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919624B2 (en) * | 2002-08-28 | 2005-07-19 | Sanyo Electric Co., Ltd. | Semiconductor device with exposed electrodes |
| TWI588912B (zh) * | 2014-02-13 | 2017-06-21 | 群成科技股份有限公司 | 電子封裝件、封裝載板及兩者的製造方法 |
-
1999
- 1999-09-09 JP JP25625699A patent/JP2001085450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919624B2 (en) * | 2002-08-28 | 2005-07-19 | Sanyo Electric Co., Ltd. | Semiconductor device with exposed electrodes |
| TWI588912B (zh) * | 2014-02-13 | 2017-06-21 | 群成科技股份有限公司 | 電子封裝件、封裝載板及兩者的製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |