JP2001083689A - 半導体製造用マスクのパターン補正方法およびそのパターン補正方法を記録した記録媒体 - Google Patents

半導体製造用マスクのパターン補正方法およびそのパターン補正方法を記録した記録媒体

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JP2001083689A
JP2001083689A JP26027099A JP26027099A JP2001083689A JP 2001083689 A JP2001083689 A JP 2001083689A JP 26027099 A JP26027099 A JP 26027099A JP 26027099 A JP26027099 A JP 26027099A JP 2001083689 A JP2001083689 A JP 2001083689A
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Kei Yoshikawa
圭 吉川
Satoshi Usui
聡 臼井
Koji Hashimoto
耕治 橋本
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Toshiba Corp
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes

Abstract

(57)【要約】 【課題】十分な補正精度を得ることができる半導体製造
用マスクのパターン補正方法を提供すること。 【解決手段】ライン部とコンタクト部とが重なった領域
を抽出し(ST.1)、上記重なった領域とこの重なった領域
に隣接する他のライン部とのスペース、および前記ライ
ン部のライン幅を抽出し(ST.2)、ウェーハプロセス後に
生ずるライン部のライン幅変動量とスペースとの依存性
を取得し(ST.3)、依存性を設計グリッド幅毎に分割し、
この設計グリッド幅と依存性との交点を抽出し(ST.4)、
関係を交点区間毎に区切り、交点区間毎に、設計グリッ
ド幅の整数倍の補正を行う補正ルールテーブルを作成し
(ST.5)、上記重なった領域に対し、補正ルールテーブル
に基いた設計グリッド幅の整数倍の補正を行う(ST.6)。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置製造
におけるリソグラフィ工程で用いられる露光用マスクの
パターン補正方法とマスクパターン補正装置、そしてそ
れらを用いた露光用マスクと半導体装置に関する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化に伴い、
仕上がりが設計寸法通りにできない箇所の問題が顕在化
してきた。その一例として、ライン終端部のショートニ
ングが挙げられる。ショートニングの原因としては、マ
スクが設計寸法通りにできていない、ライン終端のコー
ナー部がすでに光の解像限界である、また、エッチング
による変換差などが挙げられる。
【０００３】ボーダーレスコンタクトの配線パターンを
例にとると、コンタクトの落ちるライン終端がショート
ニングした場合、ラインとコンタクトホールとの接触面
積が減少し、ヴィア抵抗の上昇を引き起こす。これは、
デバイスのパフォーマンスを落とす一因となる。
【０００４】このようなショートニングを回避するた
め、コンタクト部に対して予め、ある程度のフリンジ量
を付けて設計する、あるいは実験により見積もったフリ
ンジ量を補正ツールを使うことにより一律に付ける手法
が一般的に用いられている。
【０００５】しかし、ショートニング量等の仕上がり誤
差は、パターンの疎密、あるいは線幅などにより変化す
ることが十分に考えられる。
【０００６】
【発明が解決しようとする課題】このように、従来のマ
スクパターン補正方法では、仕上がり誤差のパターン依
存性が考慮されておらず、十分な補正精度が必ずしも得
られてはいない、という事情がある。
【０００７】この発明は、上記事情に鑑み為されたもの
で、その目的は、十分な補正精度を得ることができる半
導体製造用マスクのパターン補正方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る半導体製造用マスクの
パターン補正方法は、ライン部とコンタクト部とが重な
った領域を抽出し、前記重なった領域とこの重なった領
域に隣接する他のライン部とのスペース、および前記ラ
イン部のライン幅を抽出し、前記ライン幅毎に、ウェー
ハプロセス後に生ずる前記ライン部のライン幅変動量と
前記スペースとの関係を取得し、前記関係を設計グリッ
ド幅毎に分割し、この設計グリッド幅と前記関係との交
点を抽出し、前記関係を交点区間毎に区切り、前記交点
区間毎に、前記設計グリッド幅の整数倍の補正を行う補
正ルールテーブルを作成し、前記スペースと前記交点区
間との対応関係を求め、前記補正ルールテーブルに基い
た前記設計グリッド幅の整数倍の補正を、前記重なった
領域に対して行うことを特徴としている。
【０００９】また、上記目的を達成するために、この発
明の第２の態様に係る半導体製造用マスクのパターン補
正方法は、ライン部とコンタクト部とが重なった領域を
抽出し、前記重なった領域とこの重なった領域に隣接す
る他のライン部とのスペース、および前記ライン部のラ
イン幅を抽出し、前記ライン幅毎に、ウェーハプロセス
後に生ずる前記ライン部のショートニング量と前記スペ
ースとの関係を取得し、前記関係を設計グリッド幅毎に
分割し、この設計グリッド幅と前記関係との交点を抽出
し、前記関係を交点区間毎に区切り、前記交点区間毎
に、前記設計グリッド幅の整数倍の補正を行う補正ルー
ルテーブルを作成し、前記スペースと前記交点区間との
対応関係を求め、前記補正ルールテーブルに基いた前記
設計グリッド幅の整数倍の補正を、前記重なった領域に
対して行うことを特徴としている。
【００１０】また、上記目的を達成するために、この発
明の第３の態様に係る半導体製造用マスクのパターン補
正方法は、ライン部とコンタクト部とが重なった領域を
抽出し、前記コンタクト部をデザインルールで規定され
た最小フリンジ量拡大し、拡大したコンタクト部と前記
ライン部の端とが接する辺を抽出し、前記重なった領域
とこの重なった領域に隣接する他のライン部とのスペー
ス、および前記ライン部のライン幅を抽出し、前記ライ
ン幅毎に、ウェーハプロセス後に生ずる前記ライン部の
ショートニング量と前記スペースとの関係を取得し、前
記関係を設計グリッド幅毎に分割し、この設計グリッド
幅と前記関係との交点を抽出し、前記関係を交点区間毎
に区切り、前記交点区間毎に、前記設計グリッド幅の整
数倍の補正を行う補正ルールテーブルを作成し、前記ス
ペースと前記交点区間との対応関係を求め、前記補正ル
ールテーブルに基いた前記設計グリッド幅の整数倍の補
正を、前記接する辺に対して行うことを特徴としてい
る。
【００１１】また、上記目的を達成するために、この発
明の第４の態様に係る半導体製造用マスクのパターン補
正方法は、トランジスタ領域上を走るライン部の終端部
分のうち、ゲート端であり、かつトランジスタ領域上に
ない領域を抽出し、前記ゲート端であり、かつトランジ
スタ領域上にない領域の面積を抽出し、前記面積毎に、
ウェーハプロセス後に生ずる前記ライン部のショートニ
ング量と前記面積との関係を取得し、前記関係を設計グ
リッド幅毎に分割し、この設計グリッド幅と前記関係と
の交点を抽出し、前記関係を交点区間毎に区切り、前記
交点区間毎に、前記設計グリッド幅の整数倍の補正を行
う補正ルールテーブルを作成し、前記スペースと前記交
点区間との対応関係を求め、前記補正ルールテーブルに
基いた前記設計グリッド幅の整数倍の補正を、前記ゲー
ト端であり、かつトランジスタ領域上にない領域に対し
て行うことを特徴としている。
【００１２】また、上記目的を達成するために、この発
明の第５の態様に係る半導体製造用マスクのパターン補
正方法は、トランジスタ領域のコーナー部を抽出し、前
記コーナー部からライン部までの距離を抽出し、前記ラ
イン部が前記コーナー部のラウンディングと重ならない
最小距離を取得し、前記ライン部が前記コーナー部のラ
ウンディングと重なる場合、切り欠き処理を、前記コー
ナー部に対して行うことを特徴としている。
【００１３】また、上記目的を達成するために、この発
明の第６の態様に係る半導体製造用マスクのパターン補
正方法は、コンタクト部がトランジスタ領域に接触する
第１の接触領域、およびコンタクト部がライン部に接触
する第２の接触領域を抽出し、前記第１、第２の接触領
域の直径を抽出し、前記第１、第２の接触領域の直径差
と、前記ライン部の寸法との関係を取得し、前記関係を
設計グリッド幅毎に分割し、この設計グリッド幅と前記
関係との交点を抽出し、前記関係を交点区間毎に区切
り、前記交点区間毎に、前記設計グリッド幅の整数倍の
補正を行う補正ルールテーブルを作成し、前記ライン部
の寸法と前記交点区間との対応関係を求め、前記補正ル
ールテーブルに基いた前記設計グリッド幅の整数倍の補
正を、前記前記第１の接触領域および前記第２の接触領
域のいずれかに対して行うことを特徴としている。
【００１４】また、上記目的を達成するために、この発
明の第７の態様に係る半導体製造用マスクのパターン補
正方法は、コンタクト部に対してライン部が重なる第１
の領域、およびライン部に対してコンタクト部が重なる
第２の領域を抽出し、前記第１の領域とこの第１の領域
に隣接する他のライン部とのスペース、および前記ライ
ン部のライン幅を抽出し、前記ライン幅毎に、ウェーハ
プロセス後に生ずる前記ライン部のショートニング量と
前記スペースとの第１の関係を取得し、前記関係を設計
グリッド幅毎に分割し、この設計グリッド幅と前記関係
との交点を抽出し、前記関係を交点区間毎に区切り、前
記交点区間毎に、前記設計グリッド幅の整数倍の補正を
行う補正ルールテーブルを作成し、前記第２の領域から
前記ライン部の終端までの距離を抽出し、前記ライン幅
毎に、ウェーハプロセス後に生ずる前記ライン部のショ
ートニング量と前記第２の領域から前記ライン部の終端
までの距離との第２の関係を取得し、前記関係を設計グ
リッド幅毎に分割し、この設計グリッド幅と前記関係と
の交点を抽出し、前記関係を交点区間毎に区切り、前記
交点区間毎に、前記設計グリッド幅の整数倍の補正を行
う補正ルールテーブルを作成し、前記スペースと前記交
点区間との対応関係、および前記第２の領域から前記ラ
イン部の終端までの距離との対応関係を求め、前記補正
ルールテーブルに基いた前記設計グリッド幅の整数倍の
補正を、前記第１、第２の領域に対して行うことを特徴
としている。
【００１５】また、上記目的を達成するために、この発
明の第８の態様に係る半導体製造用マスクのパターン補
正方法は、コンタクト部とトランジスタ領域とが重なっ
た領域を抽出し、前記トランジスタ領域に隣接する他の
トランジスタ領域との間のスペース、および前記トラン
ジスタ領域端から前記重なった領域までの距離Ｆを抽出
し、前記コンタクト部をデザインルールで規定された最
小フリンジ量Ｄ拡大し、前記補正量とスペースとの関係
を取得し、前記関係を設計グリッド幅毎に分割し、この
設計グリッド幅と前記関係との交点を抽出し、前記関係
を交点区間毎に区切り、前記交点区間毎に、前記設計グ
リッド幅の整数倍の補正を行う補正ルールテーブルを作
成し、前記スペースと前記交点区間との対応関係を求
め、前記補正ルールテーブルに基いた前記設計グリッド
幅の整数倍の補正を、Ｄ≦Ｆの場合、前記トランジスタ
領域端の全体に対して行い、Ｆ＜Ｄの場合、前記トラン
ジスタ領域端の、前記トランジスタ領域端と前記拡大し
たコンタクト部とが接する辺を除いた部分に対して行う
ことを特徴としている。
【００１６】上記構成を有する半導体製造用マスクのパ
ターン補正方法であると、 （１）ウェーハプロセス後に生ずるライン部のライン幅
変動量と、ライン部とコンタクト部とが重なった領域と
この重なった領域に隣接する他のライン部とのスペース
との関係。
【００１７】（２）ウェーハプロセス後に生ずるライン
部のショートニング量と、ライン部とコンタクト部とが
重なった領域とこの重なった領域に隣接する他のライン
部とのスペースとの関係。
【００１８】（３）ウェーハプロセス後に生ずるライン
部のショートニング量とトランジスタ領域上を走るライ
ン部の終端部分のうち、ゲート端であり、かつトランジ
スタ領域上にない領域の面積との関係。
【００１９】（４）ウェーハプロセス後に生ずるトラン
ジスタ領域のラウンディング量とライン部との関係。
【００２０】（５）ウェーハプロセス後に生ずるコンタ
クト部がトランジスタ領域に接触する第１の接触領域、
およびコンタクト部がライン部に接触する第２の接触領
域の直径差と、ライン部の寸法との関係。
【００２１】（６）ウェーハプロセス後に生ずるライン
部のショートニング量とライン部に対してコンタクト部
が重なる領域からライン部の終端までの距離との関係。
【００２２】（７）補正量と一のトランジスタ領域に隣
接する他のトランジスタ領域との間のスペースとの関
係、拡大したコンタクト部が一のトランジスタ領域に接
するか否か。
【００２３】上記（１）〜（７）のように、補正するパ
ターンの周囲の環境を考慮するので、周囲の環境を考慮
しない補正方法に比べて、十分な補正精度を得ることが
できる。
【００２４】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２５】［第１の実施形態］まず、この発明の第１
の実施形態に係るマスクパターン補正方法を説明する。
【００２６】第１の実施形態は、ボーダーレスコンタク
トを有する配線パターン（ライン部）において、コンタ
クト部と重なった領域のパターンを、その領域周囲のパ
ターンの疎密、およびライン部のライン幅を考慮して補
正し、変更するフリンジ処理である。
【００２７】図１は、第１の実施形態に係るマスクパタ
ーン補正方法を示す流れ図、図２〜図８はそれぞれ、図
１に示す各ステップを説明するための図である。
【００２８】図１に示すステップＳＴ．１において、ま
ず、ライン部とコンタクト部とが重なった領域を抽出す
る。図２に、第１の実施形態に用いられた、ライン部、
コンタクト部、およびこれらが重なった領域をそれぞれ
持つパターンの一例を示す。なお、図２に示す一例は、
デザイン上、たとえばＣＡＤデータ上のものである。
【００２９】図２に示すように、一例に係るパターン
は、互いに並行するライン部１、２、３-1、３-2をそれ
ぞれ持つ。ライン部３-1、３-2はそれぞれ、ライン部１
とライン部２との間に配置されている。コンタクト部４
-1は、ライン部３-1の終端に重なっている。また、コン
タクト部４-2は、ライン部３-2の中程に重なり、その終
端には重なっていない。
【００３０】次に、ステップＳＴ．２において、上記重
なった領域と、これに隣接するライン部とのスペース
（距離）をそれぞれ、デザイン上、たとえばＣＡＤデー
タ上で抽出する。
【００３１】ここで、上記スペースに関しては、図３に
示すように、ライン部の終端に重なるコンタクト部４-1
の場合、重なった領域の三辺それぞれに相対したライン
部までのスペースをそれぞれ抽出する。一方、コンタク
ト部４-2のように、ライン部の中程のみに重なる場合に
は、重なった領域の二辺それぞれに相対したライン部ま
でのスペースをそれぞれ抽出する。
【００３２】上記一例に係るパターンにおいては、コン
タクト部４-1からライン部１までのスペースＳ1、コン
タクト部４-1からライン部３-2までのスペースＳ2、お
よびコンタクト部４-1からライン部２までのスペースＳ
3をそれぞれデザイン上で測定し、抽出した。また、コ
ンタクト部４-2からライン部１までのスペースＳ4、お
よびコンタクト部４-2からライン部３-2までのスペース
Ｓ5をそれぞれデザイン上で測定し、抽出した。
【００３３】さらにステップＳＴ．２において、スペー
スＳ1〜Ｓ5の他、ライン部のライン幅を抽出する。
【００３４】上記一例に係るパターンにおいては、コン
タクト部４-1が重なるライン部３-1のライン幅Ｌをデザ
イン上で測定し、抽出した。なお、ライン部３-1のライ
ン幅Ｌと、ライン幅３-2のライン幅とは互いに等しい。
【００３５】次に、ステップＳＴ．３において、スペー
スとライン幅変動量との関係を、実験的、あるいはシミ
ュレーションにより取得する。この関係は、実験的に取
得する場合、図４に示すようなライン・アンド・スペー
ス（Ｌ／Ｓ）パターンを持つ測定パターンをウェーハ上
に形成し、これを走査型電子顕微鏡（ＳＥＭ）や電気的
測定を用いて、ライン幅変動量を測定すれば良い。ま
た、シミュレーションにより取得する場合には、図４に
示すような測定パターンを製造プロセスシミュレータに
再現させ、そのライン幅変動量を計算すれば良い。
【００３６】次に、ステップＳＴ．４において、取得し
たスペースとライン幅変動量との関係を用いて、隣接す
るライン部とのスペースに対する補正ルールを作成す
る。スペースとライン幅変動量との関係を、図５および
図６に示す。
【００３７】図５および図６に示すように、一例に係る
パターンにおいては、ライン幅Ｌは、スペースＳが大き
くなる程、ライン幅変動量が“０”、即ち設計値から大
きくずれる（変動極性Ｉ）。つまり、スペースＳが大き
くなる程、ライン幅Ｌは細くなる。このような傾向に基
き、第１の実施形態では、上記重なった領域に対して、
スペースＳが大きくなるにしたがって、上記重なった領
域の幅が大きくなるようにパターンを補正する補正ルー
ルを作成する。
【００３８】次に、ステップＳＴ．５において、上記補
正ルールにより、補正ルールテーブルを作成する。この
ために、図５および図６に示すように、縦軸（ライン幅
変動量）を、設計グリッド幅Ｗ毎に分割する（設計グリ
ッド幅Ｗは、たとえばＣＡＤ上で一度に付加することの
できる最小の幅である。）。次に、設計グリッド幅Ｗと
変動曲線Ｉとの交点をそれぞれ抽出する。この作業によ
って得た交点をそれぞれ“ａ”、“ｂ”、“ｃ”とす
る。次に、スペースＳが“Ｓ＜ａ”の範囲では、補正値
を“０”とし、スペースＳが“ａ≦Ｓ＜ｂ”の範囲で
は、“＋Ｗ”の補正値を設ける。さらにスペースＳが
“ｂ≦Ｓ＜ｃ”の範囲では、“＋２Ｗ”の補正値を設
け、スペースＳが“ｃ≦Ｓ”の範囲では、“＋３Ｗ”の
補正値を設ける。このような作業により、図７に示すよ
うな補正ルールテーブルが作成される。
【００３９】さらにステップＳＴ．５において、作成し
た補正ルールテーブルから、ステップＳＴ．２で求めた
スペースＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5に対する補正値を抽
出する。
【００４０】次に、ステップＳＴ．６において、抽出し
た補正値を、ライン部とコンタクト部とが重なった領域
のライン端に、フリンジ量として付加する。このフリン
ジ処理は、この発明に適合した補正ツールをプログラム
により作成し、たとえばＣＡＤに格納しておき、適宜用
いることで、自動的に行うことができる。フリンジ処理
が終了した状態の一例に係るパターンを、図８に示す。
図８に示すように、上記重なった領域にはそれぞれ、フ
リンジ５-1、５-2が設けられている。
【００４１】このような第１の実施形態によれば、ライ
ン部とコンタクト部とが重なった領域に対して、パター
ンの疎密、およびそのライン幅等、その周囲の環境を考
慮した補正フリンジ量を求め、求めた補正フリンジ量
を、補正ルールテーブル化しておく。この後、補正ルー
ルテーブルに従って、補正ツールを用いて自動でフリン
ジ処理を行う。
【００４２】このようなフリンジ処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、たとえば周囲の環境に関係な
く一律なフリンジ処理を行ったマスクを用いた場合に比
べて、上記重なった領域を、より設計値に近い状態、あ
るいは設計値通りに仕上げることができる。
【００４３】このように上記重なった領域が、より設計
値に近い状態に仕上がることで、たとえばコンタクト面
積の減少等に伴ったコンタクト抵抗の上昇の問題等を、
回避できる。よって、形成された集積回路においては、
設計値に近いコンタクト抵抗を得ることができ、回路
上、期待される電気的パフォーマンスを、容易に得るこ
とができる。
【００４４】また、補正ルールの一例（図５）と、他の
例（図６）との違いは、ライン幅変動量“０”を基準に
して補正値を“Ｗ”ずつ付けていくか、ライン幅変動量
“０”に設計グリッド幅Ｗの１／２を足した値を基準に
して補正値を“Ｗ”ずつ付けていくかである。どちらの
例でも、ウェーハ上に形成されたパターンを、設計値に
近い状態、あるいは設計値通りに仕上げることができ
る。
【００４５】しかし、図６に示す設計グリッド幅Ｗの１
／２を足した値を基準にして補正値を“＋Ｗ”ずつ付け
ていく他の例のほうが、設計値に近い状態、あるいは設
計値通りに仕上がり易い。
【００４６】なぜならば図５に示す一例においては、た
とえば“Ｓ＜ｃ”のとき、ライン幅Ｌの変動を、ライン
幅変動量“０”（即ち設計値）から“−Ｗ”の範囲に変
動に抑えることができるのに対し、図６に示す他の例に
おいては、ライン幅変動量“０”（即ち設計値）から
“±Ｗ／２”の範囲に、さらに変動を抑えることができ
るからである。
【００４７】また、図８に示すように、上記一例に係る
パターンにおいては、ライン幅Ｌを持つライン部３-1、
３-2に対してフリンジ５-1、５-2を付加する補正を行っ
たが、ライン幅Ｌ以外のライン幅が存在する場合には、
各ライン幅毎にそれぞれ、上記と同様な方法で補正ルー
ルを作成し、この補正ルールにより補正ルールテーブル
を作成する。この後、ライン幅毎に、それぞれ作成した
補正ルールテーブルに基いてフリンジを付加する補正を
行えば良い。
【００４８】［第２の実施形態］次に、この発明の第２
の実施形態に係るマスクパターン補正方法を説明する。
【００４９】第２の実施形態は、第１の実施形態と同様
に、ボーダーレスコンタクトを有する配線パターン（ラ
イン部）において、コンタクト部と重なった領域のパタ
ーンを、その領域周囲のパターンの疎密、およびライン
部のライン幅を考慮して補正し、変更するフリンジ処理
である。異なるところは、第１の実施形態では、ライン
幅変動量とスペースとの関係に基づき、補正ルールを作
成したのに対し、第２の実施形態では、ライン部のショ
ートニング量とスペースとの関係に基づき、補正ルール
を作成するようにしたことである。
【００５０】図９は、第２の実施形態に係るマスクパタ
ーン補正方法を示す流れ図、図１０〜図１６はそれぞ
れ、図９に示す各ステップを説明するための図である。
【００５１】まず、図９に示すステップＳＴ．１におい
て、ライン部とコンタクト部とが重なった領域を抽出す
る。図１０に、第２の実施形態に用いられた、パターン
の一例を示す。なお、図１０に示す一例は、デザイン
上、たとえばＣＡＤデータ上のものであり、図２に示し
た一例と同様のパターンである。
【００５２】次に、ステップＳＴ．２において、上記重
なった領域と、これに隣接するライン部とのスペース
（距離）をそれぞれ、デザイン上、たとえばＣＡＤデー
タ上で抽出する。
【００５３】ここで、上記スペースに関しては、第１の
実施形態と同様に、コンタクト部４-1からライン部１ま
でのスペースＳ1、コンタクト部４-1からライン部３-2
までのスペースＳ2、コンタクト部４-1からライン部２
までのスペースＳ3、コンタクト部４-2からライン部１
までのスペースＳ4、およびコンタクト部４-2からライ
ン部２までのスペースＳ5をそれぞれデザイン上で測定
し、抽出した。
【００５４】さらにステップＳＴ．２において、スペー
スＳ1〜Ｓ5とともに、ライン部のライン幅を抽出する。
ここでも第１の実施形態と同様に、コンタクト部４-1が
重なるライン部３-1のライン幅Ｌをデザイン上で測定
し、抽出した。なお、ライン部３-1のライン幅Ｌと、ラ
イン幅３-2のライン幅とは互いに等しい、とする。
【００５５】次に、ステップＳＴ．３において、スペー
スとライン部のショートニング量との関係を、実験的、
あるいはシミュレーションにより取得する。この関係
は、実験的に取得する場合、図１２に示すようなパター
ンを持つ測定パターンをウェーハ上に形成し、これを走
査型電子顕微鏡（ＳＥＭ）や電気的測定を用いて、ショ
ートニング量を測定すれば良い。また、シミュレーショ
ンにより取得する場合には、図１２に示すような測定パ
ターンを製造プロセスシミュレータに再現させ、そのシ
ョートニング量を計算すれば良い。
【００５６】次に、ステップＳＴ．４において、取得し
たスペースとショートニング量との関係を用いて、隣接
するライン部とのスペースに対する補正ルールを作成す
る。スペースとショートニング量との関係を、図１３お
よび図１４に示す。
【００５７】図１３および図１４に示すように、一例に
係るパターンのショートニング量は、スペースＳが大き
くなる程、ショートニング量が“０”、即ち設計値から
大きくずれる（変動曲線Ｉ）。つまり、スペースＳが大
きくなる程、ライン幅Ｌは細くなる。このような傾向に
基き、第２の実施形態では、上記重なった領域に対し、
スペースＳが大きくなるにしたがって、上記重なった領
域の幅が大きくなるようにパターンを補正する補正ルー
ルを作成する。
【００５８】次に、ステップＳＴ．５において、上記補
正ルールにより、補正ルールテーブルを作成する。この
ために、まず、図１３、および図１４に示すように、縦
軸（ショートニング量）を、設計グリッド幅Ｗ毎に分割
する（設計グリッド幅Ｗは、たとえばＣＡＤ上で一度に
付加することのできる最小の幅である。）。次に、設計
グリッド幅Ｗと変動曲線Ｉとの交点をそれぞれ抽出す
る。この作業によって得た交点をそれぞれ“ａ”、
“ｂ”、“ｃ”とする。次に、スペースＳが“Ｓ＜ａ”
の範囲では補正値を“０”とし、スペースＳが“ａ≦Ｓ
＜ｂ”の範囲では、“＋Ｗ”の補正値を設ける。さらに
スペースＳが“ｂ≦Ｓ＜ｃ”の範囲では、“＋２Ｗ”の
補正値、スペースＳが“ｃ≦Ｓ”の範囲では、“＋３
Ｗ”の補正値を設ける。このような作業により、図１５
に示すような補正ルールテーブルを作成する。
【００５９】さらにステップＳＴ．５において、作成し
た補正ルールテーブルから、ステップＳＴ．２で求めた
スペースＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5に対する補正値を抽
出する。
【００６０】次に、ステップＳＴ．６において、抽出し
た補正値を、ライン部とコンタクト部とが重なった領域
のライン端に、フリンジ量として付加する。このフリン
ジ処理は、この発明に適合した補正ツールをプログラム
により作成して、たとえばＣＡＤに格納しておき、適宜
用いることで、自動的に行うことが可能である。フリン
ジ処理が終了した状態の一パターン例を、図１６に示
す。図１６に示すように、上記重なった領域にはそれぞ
れ、フリンジ５-1、５-2が設けられている。
【００６１】このような第２の実施形態によれば、第１
の実施形態と同様に、ライン部とコンタクト部とが重な
った領域に対して、パターンの疎密、およびそのライン
幅等、その周囲の環境を考慮した補正フリンジ量を求
め、求めた補正フリンジ量を補正ルールテーブル化す
る。この後、補正ルールテーブルに従って、補正ツール
を用いて自動でフリンジ処理を行う。
【００６２】このようなフリンジ処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、たとえば周囲の環境に関係な
く一律なフリンジ処理を行ったマスクを用いた場合に比
べて、上記重なった領域を、より設計値に近い状態、あ
るいは設計値通りに仕上げることができる。
【００６３】このように上記重なった領域が、より設計
値に近い状態に仕上がることで、たとえばコンタクト面
積の減少等に伴ったコンタクト抵抗の上昇の問題を、回
避できる。よって、形成された集積回路においては、設
計値に近いコンタクト抵抗を得ることができ、回路上、
期待される電気的パフォーマンスを、容易に得ることが
できる。
【００６４】また、補正ルールの一例（図１３）と、他
の例（図１４）との違いは、ショートニング量“０”を
基準にして補正値を“Ｗ”ずつ付けていくか、ショート
ニング量“０”に設計グリッド幅Ｗの１／２を足した値
を基準にして補正値を“Ｗ”ずつ付けていくかである。
どちらの例でも、ウェーハ上に形成されたパターンを、
設計値に近い状態、あるいは設計値通りに仕上げること
ができる。
【００６５】しかし、図１４に示す設計グリッド幅Ｗの
１／２を足した値を基準にして補正値を“＋Ｗ”ずつ付
けていく他の例のほうが、設計値に近い状態、あるいは
設計値通りに仕上がり易い。
【００６６】なぜならば図１３に示す一例においては、
たとえば“Ｓ＜ｃ”のとき、ライン幅Ｌの変動を、ショ
ートニング量“０”（即ち設計値）から“−Ｗ”の範囲
に変動に抑えることができるのに対し、図１４に示す他
の例においては、ライン幅変動量“０”（即ち設計値）
から“±Ｗ／２”の範囲に、さらに変動を抑えることが
できるためである。
【００６７】また、図１６に示すように、上記一例に係
るパターンにおいては、ライン幅Ｌを持つライン部３-
1、３-2に対してフリンジ５-1、５-2を付加する補正を
行ったが、ライン幅Ｌ以外のライン幅が存在する場合に
は、各ライン幅毎にそれぞれ、上記と同様な方法で補正
ルールを作成し、この補正ルールにより補正ルールテー
ブルを作成する。この後、ライン幅毎に、それぞれ作成
した補正ルールテーブルに基いてフリンジを付加する補
正を行えば良い。
【００６８】また、一パターン例に対して、第１、第２
の実施形態の双方をそれぞれ適用することも可能であ
る。この場合には、ライン部の短辺どうしが相対するス
ペースＳ2に対して、第２の実施形態を適用し、ライン
部の長辺どうしが相対するスペースＳ1、Ｓ3、Ｓ4、Ｓ5
に対して、第１の実施形態を適用する。
【００６９】このようにする理由は、ライン部の短辺ど
うしが相対するスペースについては、ショートニングが
起こりやすいので、スペースとショートニング量との関
係に基づき、補正するのが望ましいからである。同様
に、ライン部の長辺どうしが相対するスペースについて
は、ライン幅変動（配線の細り）が起こりやすいので、
スペースとライン幅変動との関係に基づき、補正するの
が望ましい。
【００７０】［第３の実施形態］次に、この発明の第３
の実施形態に係るマスクパターン補正方法を説明する。
【００７１】第３の実施形態は、第１、第２の実施形態
とは異なり、ボーダードコンタクトを有する配線パター
ン（ライン部）において、コンタクト部と重なった領域
のパターンを、その領域周囲のパターンの疎密、および
ライン部のライン幅を考慮して補正し、変更するフリン
ジ処理である。
【００７２】図１７は、第３の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図１８〜図２５はそれぞ
れ、図１７に示す各ステップを説明するための図であ
る。
【００７３】まず、図１７に示すステップＳＴ．１にお
いて、まず、ライン部とコンタクト部とが重なった領域
を抽出する。図１８に、第３の実施形態に用いられたパ
ターンの一例を示す。なお、図１８に示す一例は、デザ
イン上、たとえばＣＡＤデータ上のものである。
【００７４】図１８に示すように、一例に係るパターン
は、互いに並行するライン部１、２、３-1、３-2を持
つ。ライン部３-1、３-2はそれぞれ、ライン部１とライ
ン部２との間に配置されている。コンタクト部４はライ
ン部３-1の終端の部分に設けられたコンタクト領域３-c
に重なっている。
【００７５】次に、ステップＳＴ．２において、図１９
に示すように、コンタクト部４を最小デザインルール分
だけ拡大する。点線６は、拡大したコンタクト部を示し
ている。
【００７６】さらに、ステップＳＴ．２において、拡大
したコンタクト部６とライン部３のライン端とが接する
辺を抽出する。
【００７７】上記一例に係るパターンにおいては、上記
接する辺は、コンタクト領域３-cのうち、ライン部３-2
と相対する辺７である。
【００７８】次に、ステップＳＴ．３において、上記接
する辺７と、これに隣接するライン部とのスペース（距
離）を、デザイン上、たとえばＣＡＤデータ上で抽出す
る。
【００７９】ここで、上記スペースに関しては、図２０
に示すように、接する辺７からライン部３-2までのスペ
ースＳをデザイン上で測定し、抽出した。
【００８０】さらにステップＳＴ．３において、スペー
スＳとともに、ライン部のライン幅を抽出する。ここで
は、第１の実施形態と同様に、コンタクト部４が重なる
ライン部３-1のライン幅Ｌをデザイン上で測定し、抽出
した（なお、ライン部３-1のライン幅Ｌと、ライン幅３
-2のライン幅とは互いに等しい、とする）。
【００８１】次に、ステップＳＴ．４において、スペー
スとライン部のショートニング量との関係を、実験的、
あるいはシミュレーションにより取得する。この関係
は、実験的に取得する場合、図２１に示すようなパター
ンを持つ測定パターンをウェーハ上に形成し、これを走
査型電子顕微鏡（ＳＥＭ）や電気的測定を用いて、ショ
ートニング量を測定すれば良い。また、シミュレーショ
ンにより取得する場合には、図２１に示すような測定パ
ターンを製造プロセスシミュレータに再現させ、そのシ
ョートニング量を計算すれば良い。
【００８２】次に、ステップＳＴ．５において、取得し
たスペースとショートニング量との関係を用いて、隣接
するライン部とのスペースに対する補正ルールを作成す
る。スペースとショートニング量との関係を図２２、お
よび図２３に示す。
【００８３】図２２、および図２３に示すように、一パ
ターン例ではショートニング量は、変動曲線Ｉに示すよ
うにスペースＳが大きくなる程、ショートニング量が
“０”、即ち設計値から大きくずれる。つまり、スペー
スＳが大きくなる程、ライン幅Ｌは細くなる。このよう
な傾向に基き、第３の実施形態では、上記接する辺７に
対して、スペースＳが大きくなるにしたがって、上記コ
ンタクト領域３-cの幅が大きくなるようにパターンを補
正する補正ルールを作成する。
【００８４】次に、ステップＳＴ．６において、上記補
正ルールにより、補正ルールテーブルを作成する。この
ために、まず、図２２、および図２３に示すように、縦
軸（ショートニング量）を、設計グリッド幅Ｗ毎に分割
する（設計グリッド幅Ｗは、たとえばＣＡＤ上で一度に
付加することのできる最小の幅である。）。次に、設計
グリッド幅Ｗと変動曲線Ｉとの交点をそれぞれ抽出す
る。この作業によって得た交点をそれぞれ“ａ”、
“ｂ”、“ｃ”とする。次に、スペースＳが“Ｓ＜ａ”
では補正値を０とし、スペースＳが“ａ≦Ｓ＜ｂ”では
“＋Ｗ”の補正値を設ける。さらにスペースＳが“ｂ≦
Ｓ＜ｃ”では“＋２Ｗ”の補正値、スペースＳが“ｃ≦
Ｓ”では“＋３Ｗ”の補正値を設ける。このような作業
により、図２４に示すような補正ルールテーブルを得る
ことができる。
【００８５】さらにステップＳＴ．６において、作成し
た補正ルールテーブルから、ステップＳＴ．３で求めた
スペースＳに対する補正値を抽出する。
【００８６】次に、ステップＳＴ．７において、抽出し
た補正値を、上記接する辺７に、フリンジ量として付加
する。このフリンジ処理は、この発明に適合した補正ツ
ールをプログラムにより作成して、たとえばＣＡＤに格
納しておき、適宜用いることで、自動的に行うことが可
能である。フリンジ処理が終了した状態の一パターン例
を、図２５に示す。図２５に示すように、上記接する辺
７には、フリンジ８が設けられている。
【００８７】このような第３の実施形態によれば、第
１、第２の実施形態と同様に、コンタクト領域３-cと拡
大したコンタクト部６とが接する辺７に対して、パター
ンの疎密、およびそのライン幅等、その周囲の環境を考
慮した補正フリンジ量を求め、補正ルールテーブル化す
る。この後、補正ルールテーブルに従って、補正ツール
を用いて自動でフリンジ処理を行う。
【００８８】このようなフリンジ処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、たとえば周囲の環境に関係な
く一律なフリンジ処理を行ったマスクを用いた場合に比
べて、上記重なった領域を、より設計値に近い状態、あ
るいは設計値通りに仕上げることができる。
【００８９】このように上記重なった領域が、より設計
値に近い状態に仕上がることで、たとえばコンタクト面
積の減少等に伴ったコンタクト抵抗の上昇の問題を、回
避できる。よって、形成された集積回路においては、設
計値に近いコンタクト抵抗を得ることができ、回路上、
期待される電気的パフォーマンスを、容易に得ることが
できる。
【００９０】また、補正ルールの一例（図２２）と、他
の例（図２３）との違いは、ショートニング量“０”を
基準にして補正値を“Ｗ”ずつ付けていくか、ショート
ニング量“０”に設計グリッド幅Ｗの１／２を足した値
を基準にして補正値を“Ｗ”ずつ付けていくかである。
どちらの例でも、ウェーハ上に形成されたパターンを、
設計値に近い状態、あるいは設計値通りに仕上げること
ができる。
【００９１】しかし、図２３に示す設計グリッド幅Ｗの
１／２を足した値を基準にして補正値を“＋Ｗ”ずつ付
けていく他の例のほうが、設計値に近い状態、あるいは
設計値通りに仕上がり易い。
【００９２】なぜならば図２２に示す一例においては、
たとえば“Ｓ＜ｃ”のとき、ライン幅Ｌの変動を、ショ
ートニング量“０”（即ち設計値）から“−Ｗ”の範囲
に変動に抑えることができるのに対し、図２３に示す他
の例においては、ライン幅変動量“０”（即ち設計値）
から“±Ｗ／２”の範囲に、さらに変動を抑えることが
できるためである。
【００９３】また、図２５に示すように、上記一例に係
るパターンにおいては、ライン幅Ｌを持つライン部３-1
に対してフリンジ８を付加する補正を行ったが、ライン
幅Ｌ以外のライン幅が存在する場合には、各ライン幅毎
にそれぞれ、上記と同様な方法で補正ルールを作成し、
この補正ルールにより補正ルールテーブルを作成する。
この後、ライン幅毎に、それぞれ作成した補正ルールテ
ーブルに基いてフリンジを付加する補正を行えば良い。
【００９４】［第４の実施形態］次に、この発明の第４
の実施形態に係るマスクパターン補正方法を説明する。
【００９５】第４の実施形態は、トランジスタ領域上を
走るラインの終端部分において、ゲート端であり、かつ
トランジスタ領域にない領域の面積を考慮してショート
ニングを補正するフリンジ処理である。
【００９６】図２６は、第４の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図２７〜図３１はそれぞ
れ、図２６に示す各ステップを説明するための図であ
る。
【００９７】まず、図２６に示すステップＳＴ．１にお
いて、トランジスタ領域上を走るラインの終端部分のう
ち、ゲート端であり、かつトランジスタ領域にない領域
を抽出する。図２７に、第４の実施形態に用いられたパ
ターンの一例を示す。この一例は、デザイン上、たとえ
ばＣＡＤデータ上のものであり、図２７中、斜線により
示す領域９は、ゲート端であり、かつトランジスタ領域
にない領域である。
【００９８】次に、ステップＳＴ．２において、上記領
域９の面積Ａを、デザイン上、たとえばＣＡＤデータ上
で測定する。
【００９９】次に、ステップＳＴ．３において、面積Ａ
毎に、ライン部のショートニング量を、実験的、あるい
はシミュレーションにより取得する。このショートニン
グ量は、第１〜第３の実施形態と同様に、走査型電子顕
微鏡（ＳＥＭ）や電気的測定による方法などを用いるこ
とで取得できる。
【０１００】次に、ステップＳＴ．４において、上記面
積Ａに対する補正ルールを作成する。面積とショートニ
ング量との関係を図２８、および図２９に示す。
【０１０１】図２８、および図２９に示すように、一パ
ターン例ではショートニング量は、変動曲線Ｉに示すよ
うに面積Ａが小さい程、ショートニング量が“０”、即
ち設計値からずれる。つまり、面積Ａが小さい程、ライ
ン幅Ｌは細くなる。このような傾向に基き、第４の実施
形態では、上記領域に対して、面積Ａが小さくなるにし
たがって、上記領域９の面積が大きくなるようにパター
ンを補正する補正ルールを作成する。
【０１０２】次に、ステップＳＴ．５において、上記補
正ルールにより、補正ルールテーブルを作成する。この
ために、まず、図２８、および図２９に示すように、縦
軸（ショートニング量）を、設計グリッド幅Ｗ毎に分割
する（設計グリッド幅Ｗは、たとえばＣＡＤ上で一度に
付加することのできる最小の幅である。）。次に、設計
グリッド幅Ｗと変動曲線Ｉとの交点をそれぞれ抽出す
る。この作業によって得た交点をそれぞれ“ａ”、
“ｂ”、“ｃ”とする。次に、面積Ａが“Ａ＜ａ”の範
囲では“＋３Ｗ”、“ａ≦Ａ＜ｂ”の範囲では“＋２
Ｗ”、“ｂ≦Ａ＜ｃ”の範囲では“＋Ｗ”の補正値をそ
れぞれ設ける。また、面積Ａが“ｃ≦Ａ”の範囲では補
正値を設けない。このような作業により、図３０に示す
ような補正ルールテーブルが作成される。
【０１０３】さらにステップＳＴ．５において、作成し
た補正ルールテーブルから、ステップＳＴ．２で求めた
面積Ａに対する補正値を抽出する。
【０１０４】次に、ステップＳＴ．６において、抽出し
た補正値を、上記領域９のライン端に、フリンジ量とし
て付加する。このフリンジ処理は、この発明に適合した
補正ツールをプログラムにより作成して、たとえばＣＡ
Ｄに格納しておき、適宜用いることで、自動的に行うこ
とが可能である。フリンジ処理が終了した状態の一パタ
ーン例を、図３１に示す。図３１に示すように、上記領
域９には、フリンジ１０が設けられている。
【０１０５】このような第４の実施形態によれば、ゲー
ト端であり、かつトランジスタ領域にない領域９に対し
て、その面積を考慮した補正フリンジ量を求め、補正ル
ールテーブル化する。この後、補正ルールテーブルに従
って、補正ツールを用いて自動でフリンジ処理を行う。
【０１０６】このようなフリンジ処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、たとえばその面積に関係なく
一律なフリンジ処理を行ったマスクを用いた場合に比べ
て、上記領域９を、より設計値に近い状態、あるいは設
計値通りに仕上げることができる。
【０１０７】このように上記領域９が、より設計値に近
い状態に仕上がることで、たとえばゲートのショートニ
ングに起因したソースとドレインとの短絡不良等の問題
を、回避できる。
【０１０８】また、補正ルールの一例（図２８）と、他
の例（図２９）との違いは、ショートニング量“０”を
基準にして補正値を“Ｗ”ずつ付けていくか、ショート
ニング量“０”に設計グリッド幅Ｗの１／２を足した値
を基準にして補正値を“Ｗ”ずつ付けていくかである。
どちらの例でも、ウェーハ上に形成されたパターンを、
設計値に近い状態、あるいは設計値通りに仕上げること
ができる。
【０１０９】しかし、図２９に示す設計グリッド幅Ｗの
１／２を足した値を基準にして補正値を“＋Ｗ”ずつ付
けていく他の例のほうが、設計値に近い状態、あるいは
設計値通りに仕上がり易い。
【０１１０】なぜならば図２８に示す一例においては、
たとえば“Ｓ＜ｃ”のとき、ライン幅Ｌの変動を、ショ
ートニング量“０”（即ち設計値）から“−Ｗ”の範囲
に変動に抑えることができるのに対し、図２９に示す他
の例においては、ライン幅変動量“０”（即ち設計値）
から“±Ｗ／２”の範囲に、さらに変動を抑えることが
できるためである。
【０１１１】［第５の実施形態］次に、この発明の第５
の実施形態に係るマスクパターン補正方法を説明する。
【０１１２】第５の実施形態は、トランジスタ領域のコ
ーナー部において、コーナー部とこのコーナー部に隣接
するライン部との距離を考慮した切り欠き処理である。
ここで切り欠き処理とは、トランジスタ領域のコーナー
部を削り、近接効果補正を行うこと、と定義する。
【０１１３】図３２は、第５の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図３３〜図３８はそれぞ
れ、図３２に示す各ステップを説明するための図であ
る。
【０１１４】まず、図３２に示すステップＳＴ．１にお
いて、トランジスタ領域のコーナー部を抽出する。図３
３に、第５の実施形態に用いられたパターンの一例を示
す。この一例は、デザイン上、たとえばＣＡＤデータ上
のものであり、図２７中、参照符号１１に示す領域がコ
ーナー部、参照符号１２に示す領域がライン部である。
【０１１５】次に、ステップＳＴ．２において、コーナ
ー部１１からライン部１２までの距離Ｓを、デザイン
上、たとえばＣＡＤデータ上で測定する。
【０１１６】次に、ステップＳＴ．３において、ライン
部１２が、コーナー部１１のラウンディングと重ならな
い最小距離ｄを、実験的、あるいはシミュレーションに
より取得する。
【０１１７】次に、ステップＳＴ．４において、上記距
離Ｓに対する補正ルールを作成する。図３４に、コーナ
ー部１１のラウンディング１３とライン部１２との関係
を示す。図３４に示すように、上記距離Ｓが最小距離ｄ
以上（Ｓ≧ｄ）であれば、ライン部１２はコーナー部１
１のラウンディングに重ならないが、上記距離Ｓが最小
距離ｄ未満（Ｓ＜ｄ）であればラウンディングに重な
る。このような傾向に基づき、第５の実施形態では、
“Ｓ＜ｄ”であれば、コーナー部１１に対して切り欠き
処理を行い、“Ｓ≧ｄ”であれば、コーナー部１１に対
して切り欠き処理を行わない。このような補正ルールを
テーブル化したものが図３５である。
【０１１８】次に、ステップＳＴ．５において、上記補
正ルールに従い、必要に応じて、コーナー部１１に対し
て切り欠き処理を行う。この切り欠き処理は、この発明
に適合した補正ツールをプログラムにより作成して、た
とえばＣＡＤに格納しておき、適宜用いることで、自動
的に行うことが可能である。
【０１１９】切り欠き処理を施したパターン例を、図３
６、図３７、および図３８それぞれに示す。図３６〜図
３８に示すように、コーナー部１１には、それぞれ切り
欠き部１４が設けられている。
【０１２０】このような第５の実施形態によれば、トラ
ンジスタ領域のコーナー部１１に対し、このコーナー部
１１とライン部１２との距離Ｓを考慮して、切り欠き処
理を行う。
【０１２１】このような切り欠き処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、そのライン部１２が、コーナ
ー部１１のラウンディングに重ならなくなる。この結
果、ライン部１２がショートニングを起こしても、トラ
ンジスタ領域が露出し難くなる。よって、ライン部１２
（ゲート）のショートニングに起因したソースとドレイ
ンとの短絡不良等の問題を、回避できる。
【０１２２】［第６の実施形態］次に、この発明の第６
の実施形態に係るマスクパターン補正方法を説明する。
【０１２３】第６の実施形態は、コンタクトホールの側
壁が鉛直でない場合、トランジスタ領域に接触するよう
な深いコンタクトホール、あるいはゲートに接触するよ
うな浅いコンタクトホールに対するバイアス処理であ
る。
【０１２４】図３９は、第６の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図４０〜図４６はそれぞ
れ、図３９に示す各ステップを説明するための図であ
る。
【０１２５】まず、図３９に示すステップＳＴ．１にお
いて、コンタクトホールとトランジスタ領域との接触領
域、およびコンタクトホールとゲートとの接触領域を抽
出する。図４０に、第６の実施形態に用いられたパター
ンの一例（断面例）を示す。図４０中、参照符号１５に
示す部分がコンタクトホールとトランジスタ領域との接
触領域であり、参照符号１６に示す部分がコンタクトホ
ールとゲートとの接触領域である。
【０１２６】次に、ステップＳＴ．２において、設計寸
法に対する接触領域１５の直径Ｓ１、および設計寸法に
対する接触領域１６の直径Ｓ２をそれぞれ、実験的、あ
るいはシミュレーションにより取得する。ここで、直径
Ｓ１、Ｓ２は、走査型電子顕微鏡（ＳＥＭ）や電気的測
定による方法などを用いることで取得できる。
【０１２７】次に、ステップＳＴ．３において、直径Ｓ
１と直径Ｓ２との差“Ｓ１−Ｓ２”を求める。
【０１２８】次に、ステップＳＴ．４において、“Ｓ１
−Ｓ２＝０”の点を基準（図４１）、あるいは“Ｓ１−
Ｓ２＝０”に、設計グリッド幅Ｗの１／２を足した点を
基準（図４２）として、図４１あるいは図４２の縦軸
（直径Ｓ１と直径Ｓ２との差“Ｓ１−Ｓ２”）を、設計
グリッド幅Ｗ毎に分割する。次いで、設計グリッド幅Ｗ
を示す直線と、Ｓ１−Ｓ２曲線との交点を抽出する。た
とえばあるゲート膜厚Ｌについて上記作業により抽出さ
れた交点をそれぞれ“ａ”、“ｂ”、“ｃ”とした場
合、“設計寸法＜ａ”の範囲では直径Ｓ１に加えるバイ
アス量は“０”であり、“ａ≦設計寸法＜ｂ”の範囲で
は直径Ｓ１に“＋Ｗ”のバイアス量を加え、“ｂ≦設計
寸法＜ｃ”の範囲では直径Ｓ１に“＋Ｗ”のバイアス量
を加え、“ｃ≦設計寸法”の範囲では直径Ｓ１に“＋２
Ｗ”のバイアス量を加える。このような作業により、あ
るゲート膜厚Ｌに対して、図４３に示すような補正ルー
ルテーブルが作成される。図４３に示す補正ルールテー
ブルに従って、直径Ｓ１を補正することで、直径Ｓ１は
直径Ｓ２に近づく。
【０１２９】また、上記作業と逆に、直径Ｓ２からバイ
アス量を差し引いて、直径Ｓ２を直径Ｓ１に近づけても
良い。このような方法により作成した補正ルールテーブ
ルを図４４に示す。次いで、作成した補正ルールテーブ
ルから、ステップＳＴ．２で求めた直径Ｓ１、あるいは
直径Ｓ２に対する補正値を抽出する。
【０１３０】次に、ステップＳＴ．５において、抽出し
た補正値を、コンタクトホールに、バイアス量として付
加する。このバイアス処理は、この発明に適合した補正
ツールをプログラムにより作成し、たとえばＣＡＤに格
納しておき、適宜用いることで、自動的に行うことがで
きる。バイアス処理が終了した状態の断面を、図４５お
よび図４６に示す。図４５に示すように、接触領域１５
の直径Ｓ１は、接触領域１６の直径Ｓ２とほぼ同等とな
るように拡大されている。また、図４６に示すように、
接触領域１６の直径Ｓ２は、接触領域１５の直径Ｓ１と
ほぼ等しくなるように縮小されている。
【０１３１】このような第６の実施形態によれば、トラ
ンジスタ領域に接触する接触領域１５の直径Ｓ１と、お
よびゲートに接触する接触領域１６の直径Ｓ２と互いに
異なってしまうような場合に、直径Ｓ１と直径Ｓ２とを
互いに等しくでき、直径Ｓ１および直径Ｓ２を設計値に
近い状態に仕上げることができる。
【０１３２】このように直径Ｓ１および直径Ｓ２が、よ
り設計値に近い状態に仕上がることで、コンタクト面積
の減少等に伴ったコンタクト抵抗の上昇の問題等を、回
避できる。よって、形成された集積回路においては、設
計値に近いコンタクト抵抗を得ることができ、回路上、
期待される電気的パフォーマンスを、容易に得ることが
できる。
【０１３３】また、補正ルールの一例（図４１）と、他
の例（図４２）との違いは、“Ｓ１−Ｓ２＝０”を基準
にして補正値を“Ｗ”ずつ付けていくか、“Ｓ１−Ｓ２
＝０”に設計グリッド幅Ｗの１／２を足した値を基準に
して補正値を“Ｗ”ずつ付けていくかである。どちらの
例でも、接触領域の直径を、設計値に近い状態、あるい
は設計値通りに仕上げることができる。
【０１３４】しかし、図４２に示す設計グリッド幅Ｗの
１／２を足した値を基準にして補正値を“＋Ｗ”ずつ付
けていく他の例のほうが、設計値に近い状態、あるいは
設計値通りに仕上がり易い。
【０１３５】なぜならば図４１に示す一例においては、
たとえば“設計寸法＜ｃ”のとき、“Ｓ１−Ｓ２”の変
動を、“Ｓ１−Ｓ２＝０（即ち設計値）”から“−Ｗ”
の範囲に変動に抑えることができるのに対し、図４２に
示す他の例においては、“Ｓ１−Ｓ２”の変動を、“Ｓ
１−Ｓ２＝０（即ち設計値）”から“±Ｗ／２”の範囲
に、さらに変動を抑えることができるからである。
【０１３６】また、図４５、あるいは図４６に示すよう
に、上記一例に係るパターンにおいては、ゲート膜厚Ｌ
に対してバイアス処理を行ったが、ゲート膜厚Ｌ以外の
膜厚が存在する場合には、各膜厚毎にそれぞれ、上記と
同様な方法で補正ルールを作成し、この補正ルールによ
り補正ルールテーブルを作成する。この後、ライン幅毎
に、それぞれ作成した補正ルールテーブルに基いてバイ
アス処理を行えば良い。
【０１３７】［第７の実施形態］次に、この発明の第７
の実施形態に係るマスクパターン補正方法を説明する。
【０１３８】第７の実施形態は、ライン両端に上下に接
するそれぞれのヴィアに対するライン終端のフリンジ処
理である。
【０１３９】図４７は、第７の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図４８〜図５５はそれぞ
れ、図４７に示す各ステップを説明するための図であ
る。
【０１４０】まず、図４７に示すステップＳＴ．１にお
いて、ヴィア１とライン部１７との接触領域、ヴィア２
とライン部１７との接触領域を抽出する。図４８に、第
７の実施形態に用いられた、パターンの一例（断面）を
示す。
【０１４１】次に、ステップＳＴ．２において、第２の
実施形態により説明した方法を用いて、ヴィア１と、こ
のヴィア１が接触するライン部１７の終端へのフリンジ
処理を補正ルール化する（図４９、あるいは図５０）。
【０１４２】次に、ステップＳＴ．３において、第２の
実施形態により説明した方法を用いて、上記補正ルール
により、補正ルールテーブルを作成する（図５１）。こ
の後、作成した補正ルールテーブルから補正値を抽出す
る。
【０１４３】次に、ステップＳＴ．４において、ヴィア
２と、このヴィア２が接触する領域からライン部１７の
終端までの距離Ｄを、実験的、あるいはシミュレーショ
ンにより取得する。
【０１４４】次に、ステップＳＴ．５において、第２の
実施形態により説明した方法を用いて、ヴィア２が接触
するライン部１７の終端へのフリンジ処理を補正ルール
化する（図５３、あるいは図５４）。
【０１４５】次に、ステップＳＴ．６において、“ショ
ートニング量＝−Ｄ”の点を基準（図５２）、あるいは
“ショートニング量＝−Ｄ”に設計グリッド幅Ｗの１／
２を足した点を基準（図５３）とした補正ルールテーブ
ルを作成する（図５４）。この後、作成した補正ルール
テーブルから補正値を抽出する。
【０１４６】次に、ステップＳＴ．７において、抽出し
た補正値を、ヴィア１とライン部１７との接触領域１
８、およびヴィア２とライン部１７との接触領域１９そ
れぞれに、フリンジ量として付加する。このフリンジ処
理は、この発明に適合した補正ツールをプログラムによ
り作成して、たとえばＣＡＤに格納しておき、適宜用い
ることで、自動的に行うことが可能である。フリンジ処
理が終了した状態のパターンの一例を、図５５に示す。
図５５に示すように、ライン部１７の接触領域１８、１
９にはそれぞれ、フリンジ２０-1、２０-2が設けられて
いる。
【０１４７】このような第７の実施形態によれば、ライ
ン部１７の接触領域１８、１９に対して、ライン部１７
のショートニングを補正するフリンジを、ライン部１７
の周囲の環境、たとえばライン部１７周囲のパターンの
疎密状況、ライン部の幅、ヴィアの細り等を考慮して付
加する。
【０１４８】このようなフリンジ処理が行われた半導体
製造用マスクを用いて、ウェーハプロセスにより形成さ
れたパターンにおいては、たとえば周囲の環境に関係な
く一律なフリンジ処理を行ったマスクを用いた場合に比
べて、上記重なった領域を、より設計値に近い状態、あ
るいは設計値通りに仕上げることができる。
【０１４９】このように上記重なった領域が、より設計
値に近い状態に仕上がることで、たとえばコンタクト面
積の減少等に伴ったコンタクト抵抗の上昇の問題を、回
避できる。よって、形成された集積回路においては、設
計値に近いコンタクト抵抗を得ることができ、回路上、
期待される電気的パフォーマンスを、容易に得ることが
できる。
【０１５０】また、補正ルールの一例（図４９、図５
２）と、他の例（図５０、図５３）との違いは、ショー
トニング量“０−Ｄ”を基準にして補正値を“Ｗ”ずつ
付けていくか、ショートニング量“０−Ｄ”に設計グリ
ッド幅Ｗの１／２を足した値を基準にして補正値を
“Ｗ”ずつ付けていくかである。どちらの例でも、ウェ
ーハ上に形成されたパターンを、設計値に近い状態、あ
るいは設計値通りに仕上げることができる。
【０１５１】しかし、図５０、５３に示す設計グリッド
幅Ｗの１／２を足した値を基準にして補正値を“＋Ｗ”
ずつ付けていく他の例のほうが、設計値に近い状態、あ
るいは設計値通りに仕上がり易い。
【０１５２】なぜならば図４９、図５２に示す一例にお
いては、たとえば“Ｓ＜ｃ”のとき、ライン幅Ｌの変動
を、ショートニング量“０−Ｄ”（即ち設計値）から
“−Ｗ”の範囲に変動に抑えることができるのに対し、
図５０、図５３に示す他の例においては、ライン幅変動
量“０−Ｄ”（即ち設計値）から“±Ｗ／２”の範囲
に、さらに変動を抑えることができるためである。
【０１５３】また、図５５に示すように、上記一例に係
るパターンにおいては、ライン幅Ｌを持つライン部１７
に対してフリンジ２０-1、２０-2を付加する補正を行っ
たが、ライン幅Ｌ以外のライン幅が存在する場合には、
各ライン幅毎にそれぞれ、上記と同様な方法で補正ルー
ルを作成し、この補正ルールにより補正ルールテーブル
を作成する。この後、ライン幅毎に、それぞれ作成した
補正ルールテーブルに基いてフリンジを付加する補正を
行えば良い。
【０１５４】［第８の実施形態］次に、この発明の第８
の実施形態に係るマスクパターン補正方法を説明する。
【０１５５】第８の実施形態は、第１の実施形態〜第５
の実施形態、および第７の実施形態に対して、更に合わ
せずれを考慮した補正方法である。
【０１５６】図５６は、第８の実施形態に係るマスクパ
ターン補正方法を示す流れ図である。
【０１５７】まず、図５６に示すステップ１において、
第１の実施形態〜第５の実施形態、および第７の実施形
態により、それぞれの補正方法に対する補正ルールテー
ブルを作成する。
【０１５８】次に、ステップＳＴ．２において、合わせ
ずれ量を“＋Ｃ”とする。次いで、それぞれの補正ルー
ルテーブルのフリンジ量、および補正箇所に合わせずれ
量“＋Ｃ”を付け加える。この作業によって、第１の実
施形態、第２の実施形態、第３の実施形態、第７の実施
形態からは図５７に示す補正ルールテーブルを、第４の
実施形態からは図５８に示す補正ルールテーブルを、第
５の実施形態からは図５９に示す補正ルールテーブルを
それぞれ作成できる。
【０１５９】次に、ステップＳＴ．３に示すように、作
成したルールテーブルから補正値を抽出し、抽出した補
正値をフリンジ量に加える。
【０１６０】このような第８の実施形態によれば、第１
の実施形態〜第５の実施形態、第７の実施形態に対し
て、合わせずれを考慮した補正値を補正ルール化する。
そして、この補正ルールに従い、補正ツールを用いて自
動で補正処理する。このような補正処理により、近接効
果による所望寸法のずれ、および合わせずれが生じる場
合においても、それぞれの補正箇所を設計値の通り、あ
るいは設計値に近い状態に仕上げることができる。
【０１６１】［第９の実施形態］次に、この発明の第９
の実施形態に係るマスクパターン補正方法を説明する。
【０１６２】第９の実施形態は、トランジスタの狭スペ
ースに関して、コンタクトとトランジスタ領域の重なっ
た領域とトランジスタ領域端との距離を考慮した狭スペ
ースのショートに対する補正を行うものである。
【０１６３】図６０は、第９の実施形態に係るマスクパ
ターン補正方法を示す流れ図、図６１〜図６６はそれぞ
れ、図６０に示す各ステップを説明するための図であ
る。
【０１６４】まず、図６０に示すステップＳＴ．１にお
いて、コンタクト部とトランジスタ領域とが重なった領
域を抽出する。図６１に、第９の実施形態に用いられ
た、パターンの一例を、図６２にパターンの他の例を示
す。なお、図６１に示す一例および図６２に示す他の例
はそれぞれ、デザイン上、たとえばＣＡＤデータ上のも
のである。
【０１６５】図６１に示すように、一例に係るパターン
は、フィールド領域（素子分離領域）２１によって互い
に分離されたトランジスタ領域２２、２３を持つ。トラ
ンジスタ領域２２にはコンタクト部２４-1、２４-2がそ
れぞれ重なっており、トランジスタ領域２３にはコンタ
クト部２４-3、２４-4がそれぞれ重なっている。
【０１６６】図６２に示す他の例に係るパターンは、一
例に係るパターンと同様なもので、異なるところは、コ
ンタクト部２４-1〜２４-2から、トランジスタ領域端２
５までの距離である。
【０１６７】次に、ステップＳＴ．２において、狭スペ
ース幅Ｓを、デザイン上で、測定する。次に、トランジ
スタ領域端２５からコンタクト部２４-1〜２４-4までの
距離を、デザイン上で測定する。この時の最小距離を
“Ｆ”とする。
【０１６８】次に、ステップＳＴ．３に示すように、コ
ンタクト部２４-1〜２４-4に対して最小バイアス量と最
小合わせずれ量を、実験的、あるいはシミュレーション
により取得し、この時のバイアス量と合わせずれ量との
和をＤとする。この結果から、フリンジ量の最小デザイ
ンルール分だけ、コンタクト部を拡大する。拡大したコ
ンタクト部を、参照符号２６により示す。
【０１６９】次に、ステップＳＴ．４に示すように、
“Ｄ≦Ｆ”の場合、および“Ｆ＜Ｄ”の場合それぞれ
で、狭スペース幅Ｓの大きさによって狭スペース幅を広
げる補正値を、実験的、あるいはシミュレーションによ
り取得し、補正ルールを作成する（図６３）。
【０１７０】次に、ステップＳＴ．５に示すように、上
記補正ルールにより補正ルールテーブルを作成し、補正
値を抽出する（図６４）。ここで、“Ｆ＜Ｄ”の場合、
拡大したコンタクト部２６とトランジスタ領域端２５と
が接する部分を抽出する。この接する部分は、図６２に
参照符号２７により示す。
【０１７１】次に、ステップＳＴ．６に示すように、抽
出した補正値を、狭スペース幅Ｓに付加する。ここで、
“Ｄ≦Ｆ”の場合、図６５に示すように、狭スペース幅
Ｓの全体を、トランジスタ領域２２、２３に向かって拡
大する。また、“Ｆ＜Ｄ”の場合、図６６に示すよう
に、狭スペース幅Ｓを、上記接する部分２７を除いて、
トランジスタ領域２２、２３に向かって拡大する。
【０１７２】このような第９の実施形態によれば、コン
タクト部のバイアス量と合わせずれ量との和、トランジ
スタ領域端２５からコンタクト部までの最小距離、およ
び狭スペース幅Ｓにより、狭スペース部の補正量を、補
正ルールテーブル化する。次に、その補正ルールテーブ
ルに従い、補正ツールを用いて自動で狭スペース補正処
理を行う。このような補正処理により、狭スペースにお
けるショートを防ぐことができる。
【０１７３】以上、この発明を第１〜第９の実施形態に
基づき説明したが、この発明は上記第１〜第９の実施形
態に限られず、発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【０１７４】たとえば実施形態において記載したマスク
パターン補正方法は、コンピュータに実行させることの
できるプログラムとして、例えば磁気ディスク（フロッ
ピーディスク，ハードディスク等）、光ディスク（ＣＤ
−ＲＯＭ，ＣＤ−ＲＡＭ，ＤＶＤ等）、半導体メモリな
どの記録媒体に書き込んでＣＡＤに適用したり、通信媒
体により伝送してＣＡＤに適用することも可能である。
また、この発明を実現するＣＡＤは、記録媒体に記録さ
れたプログラムを読み込み、このプログラムによって動
作が制御されることにより、上述したマスクパターン補
正処理を実行する。
【０１７５】また、この発明は、半導体集積回路装置で
あれば如何なるものでも適用することが可能であるが、
パターンがランダムなロジック系集積回路装置、たとえ
ばマイクロプロセッサ等に特に有効である。
【０１７６】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【０１７７】
【発明の効果】以上説明したように、この発明によれ
ば、仕上がり誤差のパターン関係を考慮でき、十分な補
正精度を得ることができる半導体製造用マスクのパター
ン補正方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るマスク
パターン補正方法を示す流れ図。
【図２】図２はこの発明の第１の実施形態に用いた一パ
ターン例を示す平面図。
【図３】図３はこの発明の第１の実施形態に用いた一パ
ターン例を示す平面図。
【図４】図４はこの発明の第１の実施形態に用いた測定
パターン例を示す平面図。
【図５】図５はスペースとライン幅変動量との関係を示
す図。
【図６】図６はスペースとライン幅変動量との関係を示
す図。
【図７】図７は補正ルールテーブルを示す図。
【図８】図８はこの発明の第１の実施形態に用いた一パ
ターン例を示す平面図。
【図９】図９はこの発明の第２の実施形態に係るマスク
パターン補正方法を示す流れ図。
【図１０】図１０はこの発明の第２の実施形態に用いた
一パターン例を示す平面図。
【図１１】図１１はこの発明の第２の実施形態に用いた
一パターン例を示す平面図。
【図１２】図１２はこの発明の第２の実施形態に用いた
測定パターン例を示す平面図。
【図１３】図１３はスペースとショートニング量との関
係を示す図。
【図１４】図１４はスペースとショートニング量との関
係を示す図。
【図１５】図１５は補正ルールテーブルを示す図。
【図１６】図１６はこの発明の第２の実施形態に用いた
一パターン例を示す平面図。
【図１７】図１７はこの発明の第３の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図１８】図１８はこの発明の第３の実施形態に用いた
一パターン例を示す平面図。
【図１９】図１９はこの発明の第３の実施形態に用いた
一パターン例を示す平面図。
【図２０】図２０はこの発明の第３の実施形態に用いた
一パターン例を示す平面図。
【図２１】図２１はこの発明の第３の実施形態に用いた
測定パターン例を示す平面図。
【図２２】図２２はスペースとショートニング量との関
係を示す図。
【図２３】図２３はスペースとショートニング量との関
係を示す図。
【図２４】図２４は補正ルールテーブルを示す図。
【図２５】図２５はこの発明の第３の実施形態に用いた
一パターン例を示す平面図。
【図２６】図２６はこの発明の第４の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図２７】図２７はこの発明の第４の実施形態に用いた
一パターン例を示す平面図。
【図２８】図２８は面積とショートニング量との関係を
示す図。
【図２９】図２９は面積とショートニング量との関係を
示す図。
【図３０】図３０は補正ルールテーブルを示す図。
【図３１】図３１はこの発明の第４の実施形態に用いた
一パターン例を示す平面図。
【図３２】図３２はこの発明の第５の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図３３】図３３はこの発明の第５の実施形態に用いた
一パターン例を示す平面図。
【図３４】図３４はこの発明の第５の実施形態に用いた
一パターン例を示す平面図。
【図３５】図３５は補正ルールテーブルを示す図。
【図３６】図３６は切り欠き部を示す平面図。
【図３７】図３７は切り欠き部を示す平面図。
【図３８】図３８は切り欠き部を示す平面図。
【図３９】図３９はこの発明の第６の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図４０】図４０はこの発明の第６の実施形態に用いた
一パターン例を示す断面図。
【図４１】図４１は設計寸法と直径差との関係を示す
図。
【図４２】図４２は設計寸法と直径差との関係を示す
図。
【図４３】図４３は補正ルールテーブルを示す図。
【図４４】図４４は補正ルールテーブルを示す図。
【図４５】図４５はこの発明の第６の実施形態に用いた
一パターン例を示す断面図。
【図４６】図４６はこの発明の第６の実施形態に用いた
一パターン例を示す断面図。
【図４７】図４７はこの発明の第７の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図４８】図４８はこの発明の第７の実施形態に用いた
一パターン例を示す断面図。
【図４９】図４９はショートニング量とスペースとの関
係を示す図。
【図５０】図５０はショートニング量とスペースとの関
係を示す図。
【図５１】図５１は補正ルールテーブルを示す図。
【図５２】図５２はショートニング量とスペースとの関
係を示す図。
【図５３】図５３はショートニング量とスペースとの関
係を示す図。
【図５４】図５４は補正ルールテーブルを示す図。
【図５５】図５５はこの発明の第７の実施形態に用いた
一パターン例を示す断面図。
【図５６】図５６はこの発明の第８の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図５７】図５７は補正ルールテーブルを示す図。
【図５８】図５８は補正ルールテーブルを示す図。
【図５９】図５９は補正ルールテーブルを示す図。
【図６０】図６０はこの発明の第９の実施形態に係るマ
スクパターン補正方法を示す流れ図。
【図６１】図６１はこの発明の第９の実施形態に用いた
一パターン例を示す平面図。
【図６２】図６２はこの発明の第９の実施形態に用いた
他のパターン例を示す平面図。
【図６３】図６３は補正量とスペースとの関係を示す
図。
【図６４】図６４は補正ルールテーブルを示す図。
【図６５】図６５はこの発明の第９の実施形態に用いた
一パターン例を示す平面図。
【図６６】図６６はこの発明の第９の実施形態に用いた
他のパターン例を示す平面図。
【図６７】図６７はショートニングを説明するための
図。
【符号の説明】
１、２、３…ライン部、 ４…コンタクト部 ５…フリンジ、 ６…拡大したコンタクト部、 ７…コンタクト領域とコンタクト部とが接する辺、 ８…フリンジ、 ９…ゲート端であり、かつトランジスタ領域にない領
域、 １０…フリンジ、 １１…コーナー部、 １２…ライン部、 １３…ラウンディング、 １４…切り欠き部、 １５、１６…接触領域、 １７…ライン部、 １８、１９…接触領域、 ２０…フリンジ、 ２１…フィールド、 ２２、２３…トランジスタ領域、 ２４…コンタクト部、 ２５…トランジスタ領域端、 ２６…拡大したコンタクト部、 ２７…トランジスタ領域端と拡大したコンタクト部とが
接する領域。
フロントページの続き (72)発明者 橋本 耕治 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 2H095 BB01 BD31 5B046 AA08 BA04

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ライン部とコンタクト部とが重なった領
    域を抽出する第１の工程と、 前記重なった領域とこの重なった領域に隣接する他のラ
    イン部とのスペース、および前記ライン部のライン幅を
    抽出する第２の工程と、 前記ライン幅毎に、ウェーハプロセス後に生ずる前記ラ
    イン部のライン幅変動量と前記スペースとの関係を取得
    する第３の工程と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第４の工程と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第５の工程と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、前記重なった領域に対して行う第６の工程
    とを具備することを特徴とする半導体製造用マスクのパ
    ターン補正方法。
  2. 【請求項２】 ライン部とコンタクト部とが重なった領
    域を抽出する第１の工程と、 前記重なった領域とこの重なった領域に隣接する他のラ
    イン部とのスペース、および前記ライン部のライン幅を
    抽出する第２の工程と、 前記ライン幅毎に、ウェーハプロセス後に生ずる前記ラ
    イン部のショートニング量と前記スペースとの関係を取
    得する第３の工程と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第４の工程と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第５の工程と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、前記重なった領域に対して行う第６の工程
    とを具備することを特徴とする半導体製造用マスクのパ
    ターン補正方法。
  3. 【請求項３】 コンタクト部とトランジスタ領域とが重
    なった領域を抽出する第１の工程と、 前記トランジスタ領域に隣接する他のトランジスタ領域
    との間のスペース、および前記トランジスタ領域端から
    前記重なった領域までの距離Ｆを抽出する第２の工程
    と、 前記コンタクト部をデザインルールで規定された最小フ
    リンジ量Ｄ拡大する第３の工程と、 前記補正量とスペースとの関係を取得する第４の工程
    と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第５の工程と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第６の工程と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、Ｄ≦Ｆの場合、前記トランジスタ領域端の
    全体に対して行い、Ｆ＜Ｄの場合、前記トランジスタ領
    域端の、前記トランジスタ領域端と前記拡大したコンタ
    クト部とが接する辺を除いた部分に対して行う第７の工
    程とを具備することを特徴とする半導体製造用マスクの
    パターン補正方法。
  4. 【請求項４】 ライン部とコンタクト部とが重なった領
    域を抽出する第１の手順と、 前記重なった領域とこの重なった領域に隣接する他のラ
    イン部とのスペース、および前記ライン部のライン幅を
    抽出する第２の手順と、 前記ライン幅毎に、ウェーハプロセス後に生ずる前記ラ
    イン部のライン幅変動量と前記スペースとの関係を取得
    する第３の手順と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第４の手順と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第５の手順と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、前記重なった領域に対して行う第６の手順
    とを記録したことを特徴とするコンピュータにより読み
    取り可能な記録媒体。
  5. 【請求項５】 ライン部とコンタクト部とが重なった領
    域を抽出する第１の手順と、 前記重なった領域とこの重なった領域に隣接する他のラ
    イン部とのスペース、および前記ライン部のライン幅を
    抽出する第２の手順と、 前記ライン幅毎に、ウェーハプロセス後に生ずる前記ラ
    イン部のショートニング量と前記スペースとの関係を取
    得する第３の手順と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第４の手順と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第５の手順と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、前記重なった領域に対して行う第６の手順
    とを記録したことを特徴とするコンピュータにより読み
    取り可能な記録媒体。
  6. 【請求項６】 コンタクト部とトランジスタ領域とが重
    なった領域を抽出する第１の手順と、 前記トランジスタ領域に隣接する他のトランジスタ領域
    との間のスペース、および前記トランジスタ領域端から
    前記重なった領域までの距離Ｆを抽出する第２の手順
    と、 前記コンタクト部をデザインルールで規定された最小フ
    リンジ量Ｄ拡大する第３の手順と、 前記補正量とスペースとの関係を取得する第４の手順
    と、 前記関係を設計グリッド幅毎に分割し、この設計グリッ
    ド幅と前記関係との交点を抽出する第５の手順と、 前記関係を交点区間毎に区切り、前記交点区間毎に、前
    記設計グリッド幅の整数倍の補正を行う補正ルールテー
    ブルを作成する第６の手順と、 前記スペースと前記交点区間との対応関係を求め、前記
    補正ルールテーブルに基いた前記設計グリッド幅の整数
    倍の補正を、Ｄ≦Ｆの場合、前記トランジスタ領域端の
    全体に対して行い、Ｆ＜Ｄの場合、前記トランジスタ領
    域端の、前記トランジスタ領域端と前記拡大したコンタ
    クト部とが接する辺を除いた部分に対して行う第７の手
    順とを記録したことを特徴とするコンピュータにより読
    み取り可能な記録媒体。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003043666A (ja) * 2001-08-03 2003-02-13 Matsushita Electric Ind Co Ltd 回路設計パターンの評価方法
KR100470375B1 (ko) * 2001-04-23 2005-02-07 가부시끼가이샤 도시바 노광 마스크의 패턴 보정 방법, 패턴 형성 공정을포함하는 반도체 장치의 제조 방법 및 컴퓨터 판독 가능기록 매체
JP2008027962A (ja) * 2006-07-18 2008-02-07 Fujitsu Ltd 半導体装置の製造方法及び露光用マスク
US7402363B2 (en) 2003-04-15 2008-07-22 Kabushiki Kaisha Toshiba Pattern forming method and system, and method of manufacturing a semiconductor device
JP2009169259A (ja) * 2008-01-18 2009-07-30 Toshiba Corp パターン作成方法および半導体装置の製造方法
JP2012014489A (ja) * 2010-07-01 2012-01-19 Renesas Electronics Corp 半導体装置のレイアウト検証方法と装置及びプログラム

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818999B1 (ko) * 2006-10-09 2008-04-02 삼성전자주식회사 마스크 제작 방법
US7930656B2 (en) * 2007-11-14 2011-04-19 Texas Instruments Incorporated System and method for making photomasks
US7765518B2 (en) * 2008-03-20 2010-07-27 International Business Machines Corporation System and method for implementing optical rule checking to identify and quantify corner rounding errors
US8598712B2 (en) * 2011-06-20 2013-12-03 United Microelectronics Corp. Semiconductor structure formed by double patterning technique
US9305346B2 (en) * 2012-05-31 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for efficient defect inspection
JP2015222323A (ja) * 2014-05-22 2015-12-10 株式会社沖データ 画像処理装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3934719B2 (ja) 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
JPH09292701A (ja) 1996-03-01 1997-11-11 Fujitsu Ltd マスクの製造方法
JP3895851B2 (ja) * 1997-12-09 2007-03-22 株式会社東芝 マスクパターン補正方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470375B1 (ko) * 2001-04-23 2005-02-07 가부시끼가이샤 도시바 노광 마스크의 패턴 보정 방법, 패턴 형성 공정을포함하는 반도체 장치의 제조 방법 및 컴퓨터 판독 가능기록 매체
JP2003043666A (ja) * 2001-08-03 2003-02-13 Matsushita Electric Ind Co Ltd 回路設計パターンの評価方法
US7402363B2 (en) 2003-04-15 2008-07-22 Kabushiki Kaisha Toshiba Pattern forming method and system, and method of manufacturing a semiconductor device
US8042067B2 (en) 2003-04-15 2011-10-18 Kabushiki Kaisha Toshiba Pattern forming method and system, and method of manufacturing a semiconductor device
JP2008027962A (ja) * 2006-07-18 2008-02-07 Fujitsu Ltd 半導体装置の製造方法及び露光用マスク
JP2009169259A (ja) * 2008-01-18 2009-07-30 Toshiba Corp パターン作成方法および半導体装置の製造方法
JP2012014489A (ja) * 2010-07-01 2012-01-19 Renesas Electronics Corp 半導体装置のレイアウト検証方法と装置及びプログラム

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