JP2001068906A - 高周波装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P3/00—Waveguides; Transmission lines of the waveguide type
- H01P3/003—Coplanar lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
- H01P11/001—Manufacturing waveguides or transmission lines of the waveguide type
- H01P11/003—Manufacturing lines with conductors on a substrate, e.g. strip lines, slot lines
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【課題】 ステップなどのエレメントによって発生する
寄生インピーダンス成分の影響を抑制して、負荷インピ
ーダンスのずれの少ないインピーダンス変換を実現する
ことができる構成を有する高周波装置を提供する。 【解決手段】 高周波装置が、誘電体基板と、該誘電体
基板の表面上の第１の領域に形成されている、膜厚Ｘの
第１の誘電体薄膜と、該誘電体基板の表面上において、
該第１の領域とそれに隣接する第２の領域とにまたぐよ
うに形成されているユニプレーナ型伝送線路と、を備え
る。前記第１の領域で前記ユニプレーナ型伝送線路が等
価的に感じる誘電率の値と、前記第２の領域で該ユニプ
レーナ型伝送線路が等価的に感じる誘電率の値とが、異
なっている。
寄生インピーダンス成分の影響を抑制して、負荷インピ
ーダンスのずれの少ないインピーダンス変換を実現する
ことができる構成を有する高周波装置を提供する。 【解決手段】 高周波装置が、誘電体基板と、該誘電体
基板の表面上の第１の領域に形成されている、膜厚Ｘの
第１の誘電体薄膜と、該誘電体基板の表面上において、
該第１の領域とそれに隣接する第２の領域とにまたぐよ
うに形成されているユニプレーナ型伝送線路と、を備え
る。前記第１の領域で前記ユニプレーナ型伝送線路が等
価的に感じる誘電率の値と、前記第２の領域で該ユニプ
レーナ型伝送線路が等価的に感じる誘電率の値とが、異
なっている。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波装置に関す
る。
る。
【０００２】
【従来の技術】来たる２１世紀には、情報通信インフラ
の整備が進み、高度情報化社会が到来すると予想されて
いる。携帯電話に代表される移動体通信端末の需要も更
に高まり、屋外でのデータ通信や動画通信など、より高
速で大容量な通信サービスが求められると予想される。
しかし、現在、携帯電話などで使用されている周波数帯
域では十分な帯域が取れず、高速大容量通信には対応で
きない。従って、利用周波数帯域の高周波化を図り、よ
り広帯域なミリ波帯へと移行することが必要である。
の整備が進み、高度情報化社会が到来すると予想されて
いる。携帯電話に代表される移動体通信端末の需要も更
に高まり、屋外でのデータ通信や動画通信など、より高
速で大容量な通信サービスが求められると予想される。
しかし、現在、携帯電話などで使用されている周波数帯
域では十分な帯域が取れず、高速大容量通信には対応で
きない。従って、利用周波数帯域の高周波化を図り、よ
り広帯域なミリ波帯へと移行することが必要である。
【０００３】高周波化によって電波は短波長化し、回路
を構成する伝送線路も、従来より短い線路長となる。し
かし、線路長を必要以上に長くすると、伝送損失が大き
くなり回路の性能が低下する。従って、使用周波数の高
周波化は、回路の小サイズ化を必然的に伴い、能動素子
及び／或いは受動素子を基板上にアッセンブリする従来
のマルチチップＩＣ（ＭＩＣ）から、能動素子及び／或
いは受動素子を半導体プロセスにより同一基板上に集積
するモノリシックＩＣ（ＭＭＩＣ）へと移行する必要が
ある。
を構成する伝送線路も、従来より短い線路長となる。し
かし、線路長を必要以上に長くすると、伝送損失が大き
くなり回路の性能が低下する。従って、使用周波数の高
周波化は、回路の小サイズ化を必然的に伴い、能動素子
及び／或いは受動素子を基板上にアッセンブリする従来
のマルチチップＩＣ（ＭＩＣ）から、能動素子及び／或
いは受動素子を半導体プロセスにより同一基板上に集積
するモノリシックＩＣ（ＭＭＩＣ）へと移行する必要が
ある。
【０００４】ここで、ＧａＡｓ基板は、Ｓｉ基板の抵抗
率に比べて約２０００倍の抵抗率（ρ＝１０7Ωｃｍ）
を有するため、Ｓｉ基板では不可能な低い伝送損失の薄
膜伝送線路を形成することができる。この特徴は、Ｇａ
Ａｓ系デバイスの優れた高周波特性とあいまって、モノ
リシックマイクロ波集積回路（ＭＭＩＣ）の実現へとつ
ながる。
率に比べて約２０００倍の抵抗率（ρ＝１０7Ωｃｍ）
を有するため、Ｓｉ基板では不可能な低い伝送損失の薄
膜伝送線路を形成することができる。この特徴は、Ｇａ
Ａｓ系デバイスの優れた高周波特性とあいまって、モノ
リシックマイクロ波集積回路（ＭＭＩＣ）の実現へとつ
ながる。
【０００５】ところで、薄膜伝送線路には、大きく分け
てバイプレーナ型伝送線路とユニプレーナ型伝送線路と
がある。このうち、マイクロストリップ線路に代表され
るバイプレーナ型伝送線路では、信号線路を基板表面に
形成する一方で、接地メタルを基板の裏面に配する。そ
のため、回路の構成から接地を必要とする場合、基板表
面に設けられている配線（信号線路）を裏面の接地メタ
ルに結合するバイア・ホールが必要となる。しかし、バ
イア・ホールを形成するためには、基板を、その厚さが
約２００μｍ〜約１５０μｍ以下になるまで研磨する必
要があり、能動素子の形成工程とは別の付加的な工程を
必要とする。これは、歩留まりの低下や高コスト化を招
き、実用上好ましくない。
てバイプレーナ型伝送線路とユニプレーナ型伝送線路と
がある。このうち、マイクロストリップ線路に代表され
るバイプレーナ型伝送線路では、信号線路を基板表面に
形成する一方で、接地メタルを基板の裏面に配する。そ
のため、回路の構成から接地を必要とする場合、基板表
面に設けられている配線（信号線路）を裏面の接地メタ
ルに結合するバイア・ホールが必要となる。しかし、バ
イア・ホールを形成するためには、基板を、その厚さが
約２００μｍ〜約１５０μｍ以下になるまで研磨する必
要があり、能動素子の形成工程とは別の付加的な工程を
必要とする。これは、歩留まりの低下や高コスト化を招
き、実用上好ましくない。
【０００６】一方、コプレーナ型伝送線路（以後、「Ｃ
ＰＷ」と称する）に代表されるユニプレーナ型伝送線路
は、信号線路と接地メタルとを同時に基板の同一面上に
形成するため、バイア・ホールの形成は不要であり、従
ってウェハの裏面研磨も必要ない。このため、ＣＰＷ
は、ＭＭＩＣの低コスト化に有利である。
ＰＷ」と称する）に代表されるユニプレーナ型伝送線路
は、信号線路と接地メタルとを同時に基板の同一面上に
形成するため、バイア・ホールの形成は不要であり、従
ってウェハの裏面研磨も必要ない。このため、ＣＰＷ
は、ＭＭＩＣの低コスト化に有利である。
【０００７】
【発明が解決しようとする課題】ＣＰＷのインピーダン
スは、信号線路と接地メタルとの間の間隔（線路間隔）
によって決まる。そのため、インピーダンス変換を行う
場合、ステップなどを用いて線路間隔を変更する方法が
用いられる。
スは、信号線路と接地メタルとの間の間隔（線路間隔）
によって決まる。そのため、インピーダンス変換を行う
場合、ステップなどを用いて線路間隔を変更する方法が
用いられる。
【０００８】例えば、図５（ａ）に模式的に示すＣＰＷ
の構成では、「Ｓ」として示す箇所にステップを設けて
線路間隔を不連続に変化させることによって、ステップ
Ｓの前後の領域で、線路の特性インピーダンスをＺｏか
らＺｏ’に変換することを意図している。しかし、この
ようなステップＳを形成してＣＰＷに不連続部分を設け
ると、一般に等価回路上では、図５（ｂ）のように、そ
の部分に寄生インピーダンス成分（直列インダクタンス
Ｌ及び並列キャパシタンスＣ）が生じることになる。こ
のような寄生インピーダンス成分が存在すると、これに
起因して負荷インピーダンスＺLのずれを生じる。
の構成では、「Ｓ」として示す箇所にステップを設けて
線路間隔を不連続に変化させることによって、ステップ
Ｓの前後の領域で、線路の特性インピーダンスをＺｏか
らＺｏ’に変換することを意図している。しかし、この
ようなステップＳを形成してＣＰＷに不連続部分を設け
ると、一般に等価回路上では、図５（ｂ）のように、そ
の部分に寄生インピーダンス成分（直列インダクタンス
Ｌ及び並列キャパシタンスＣ）が生じることになる。こ
のような寄生インピーダンス成分が存在すると、これに
起因して負荷インピーダンスＺLのずれを生じる。
【０００９】この様子を図５（ｃ）のスミスチャートを
参照して説明すると、ある負荷インピーダンスＺLを、
特性インピーダンスＺｏ’を有する線路１を介して、特
性インピーダンスＺｏを有する長さλ／４の線路２
（λ；線路２を伝搬する電磁波の波長）を用いてインピ
ーダンス変換する場合に、線路１の長さが非常に短い場
合には、理想的には図５（ｃ）の軌跡１に従った変換が
行われる。しかし、実際には、ステップの寄生インピー
ダンス成分（直列Ｌ及び並列Ｃ）の影響によってインピ
ーダンスがＺLからΔＺだけずれて、ＺL＋ΔＺの点から
軌跡２に従ってインピーダンス変換が行われることにな
る。この結果、入力側からＣＰＷを見たときに得られる
入力インピーダンスが、本来のＺｉｎという値（図５
（ａ））からＺｉｎ’という値（図５（ｂ））にずれる
ことになる。このような負荷インピーダンスのずれは回
路設計を困難にし、特にミリ波帯（３０ＧＨｚ〜３００
ＧＨｚ）などの高周波領域において、その影響は大き
い。
参照して説明すると、ある負荷インピーダンスＺLを、
特性インピーダンスＺｏ’を有する線路１を介して、特
性インピーダンスＺｏを有する長さλ／４の線路２
（λ；線路２を伝搬する電磁波の波長）を用いてインピ
ーダンス変換する場合に、線路１の長さが非常に短い場
合には、理想的には図５（ｃ）の軌跡１に従った変換が
行われる。しかし、実際には、ステップの寄生インピー
ダンス成分（直列Ｌ及び並列Ｃ）の影響によってインピ
ーダンスがＺLからΔＺだけずれて、ＺL＋ΔＺの点から
軌跡２に従ってインピーダンス変換が行われることにな
る。この結果、入力側からＣＰＷを見たときに得られる
入力インピーダンスが、本来のＺｉｎという値（図５
（ａ））からＺｉｎ’という値（図５（ｂ））にずれる
ことになる。このような負荷インピーダンスのずれは回
路設計を困難にし、特にミリ波帯（３０ＧＨｚ〜３００
ＧＨｚ）などの高周波領域において、その影響は大き
い。
【００１０】また、パワーＦＥＴなどの低インピーダン
ス・デバイス（例えば、その入力インピーダンスは、一
般的に約６Ω以下である）を、λ／４インピーダンス変
成器で５０Ωにインピーダンス変換する場合、λ／４線
路の特性インピーダンスは１７Ω以下である必要があ
る。しかし、ＧａＡｓ基板上に形成されたＣＰＷの場合
には、メッキ法による厚膜プロセスの制限から、信号線
と接地メタルとの線路間隔が約５μｍ（特性インピーダ
ンス＝３０Ωに相当する厚さ）程度の構成までしか実現
できず、パワーデバイス（低インピーダンス・デバイ
ス）の変成器としては、好ましくない。
ス・デバイス（例えば、その入力インピーダンスは、一
般的に約６Ω以下である）を、λ／４インピーダンス変
成器で５０Ωにインピーダンス変換する場合、λ／４線
路の特性インピーダンスは１７Ω以下である必要があ
る。しかし、ＧａＡｓ基板上に形成されたＣＰＷの場合
には、メッキ法による厚膜プロセスの制限から、信号線
と接地メタルとの線路間隔が約５μｍ（特性インピーダ
ンス＝３０Ωに相当する厚さ）程度の構成までしか実現
できず、パワーデバイス（低インピーダンス・デバイ
ス）の変成器としては、好ましくない。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、その目的は、（１）ステップなど
のエレメントによって発生する寄生インピーダンス成分
の影響を抑制して、負荷インピーダンスのずれの少ない
インピーダンス変換を実現することができる構成を有す
る高周波装置を提供すること、並びに、（２）パワーデ
バイス等の低インピーダンスを有する負荷を、５０Ω近
傍に容易に且つ確実にインピーダンス変換できる構成を
有する高周波装置を提供すること、である。
されたものであって、その目的は、（１）ステップなど
のエレメントによって発生する寄生インピーダンス成分
の影響を抑制して、負荷インピーダンスのずれの少ない
インピーダンス変換を実現することができる構成を有す
る高周波装置を提供すること、並びに、（２）パワーデ
バイス等の低インピーダンスを有する負荷を、５０Ω近
傍に容易に且つ確実にインピーダンス変換できる構成を
有する高周波装置を提供すること、である。
【００１２】
【課題を解決するための手段】本発明の高周波装置は、
誘電体基板と、該誘電体基板の表面上の第１の領域に形
成されている、膜厚Ｘの第１の誘電体薄膜と、該誘電体
基板の表面上において、該第１の領域とそれに隣接する
第２の領域とにまたぐように形成されているユニプレー
ナ型伝送線路と、を備えており、そのことによって、上
記の目的が達成される。
誘電体基板と、該誘電体基板の表面上の第１の領域に形
成されている、膜厚Ｘの第１の誘電体薄膜と、該誘電体
基板の表面上において、該第１の領域とそれに隣接する
第２の領域とにまたぐように形成されているユニプレー
ナ型伝送線路と、を備えており、そのことによって、上
記の目的が達成される。
【００１３】具体的には、前記第１の領域で前記ユニプ
レーナ型伝送線路が等価的に感じる誘電率の値と、前記
第２の領域で該ユニプレーナ型伝送線路が等価的に感じ
る誘電率の値とが、異なっている。
レーナ型伝送線路が等価的に感じる誘電率の値と、前記
第２の領域で該ユニプレーナ型伝送線路が等価的に感じ
る誘電率の値とが、異なっている。
【００１４】ある実施形態では、前記誘電体基板の表面
上の前記第２の領域では、該誘電体基板の表面が露出し
ている。
上の前記第２の領域では、該誘電体基板の表面が露出し
ている。
【００１５】他の実施形態では、前記誘電体基板の表面
上の前記第２の領域に、膜厚Ｙ（Ｘ＞Ｙ）の第２の誘電
体薄膜が形成されている。
上の前記第２の領域に、膜厚Ｙ（Ｘ＞Ｙ）の第２の誘電
体薄膜が形成されている。
【００１６】或いは、前記誘電体基板の表面上の前記第
２の領域に、膜厚Ｙ（Ｘ＜Ｙ）の第２の誘電体薄膜が形
成されている。
２の領域に、膜厚Ｙ（Ｘ＜Ｙ）の第２の誘電体薄膜が形
成されている。
【００１７】前記第１の誘電体薄膜がチタン酸化物を含
む誘電体から形成されていてもよい。
む誘電体から形成されていてもよい。
【００１８】前記第２の誘電体薄膜がチタン酸化物を含
む誘電体から形成されていてもよい。
む誘電体から形成されていてもよい。
【００１９】前記第１の誘電体薄膜及び前記第２の誘電
体薄膜の両方が、チタン酸化物を含む誘電体から形成さ
れていてもよい。
体薄膜の両方が、チタン酸化物を含む誘電体から形成さ
れていてもよい。
【００２０】例えば、前記チタン酸化物を含む誘電体が
ＳｒＴｉＯ3である。
ＳｒＴｉＯ3である。
【００２１】例えば、前記チタン酸化物を含む誘電体が
（Ｂａ、Ｓｒ）ＴｉＯ3である。
（Ｂａ、Ｓｒ）ＴｉＯ3である。
【００２２】或いは、前記第１の誘電体薄膜がＳｉＯ
1-xＮx（０≦ｘ≦１）から形成されていてもよい。
1-xＮx（０≦ｘ≦１）から形成されていてもよい。
【００２３】前記第２の誘電体薄膜がＳｉＯ1-xＮx（０
≦ｘ≦１）から形成されていてもよい。
≦ｘ≦１）から形成されていてもよい。
【００２４】前記第１の誘電体薄膜及び前記第２の誘電
体薄膜の両方が、ＳｉＯ1-xＮx（０≦ｘ≦１）から形成
されていてもよい。
体薄膜の両方が、ＳｉＯ1-xＮx（０≦ｘ≦１）から形成
されていてもよい。
【００２５】ある実施形態では、前記ユニプレーナ型伝
送線路を構成する配線メタルの間隔が、所定の箇所で不
連続に変化している。
送線路を構成する配線メタルの間隔が、所定の箇所で不
連続に変化している。
【００２６】例えば、前記ユニプレーナ型伝送線路を構
成する配線メタルの間隔が、前記第１の領域と前記第２
の領域との間の界面近傍で、不連続に変化していてもよ
い。
成する配線メタルの間隔が、前記第１の領域と前記第２
の領域との間の界面近傍で、不連続に変化していてもよ
い。
【００２７】他の実施形態では、前記ユニプレーナ型伝
送線路を構成する配線メタルの間隔が、所定の箇所で連
続的に変化している。
送線路を構成する配線メタルの間隔が、所定の箇所で連
続的に変化している。
【００２８】例えば、前記ユニプレーナ型伝送線路を構
成する配線メタルの間隔が、前記第１の領域と前記第２
の領域との間の界面近傍で連続的に変化していてもよ
い。
成する配線メタルの間隔が、前記第１の領域と前記第２
の領域との間の界面近傍で連続的に変化していてもよ
い。
【００２９】例えば、前記ユニプレーナ型伝送線路がコ
プレーナ線路であってもよい。
プレーナ線路であってもよい。
【００３０】例えば、前記誘電体基板がＧａＡｓ基板で
ある。或いは、前記誘電体基板がガラス基板である。前
記ＧａＡｓ基板或いは前記ガラス基板の上に、能動素子
を有していてもよい。
ある。或いは、前記誘電体基板がガラス基板である。前
記ＧａＡｓ基板或いは前記ガラス基板の上に、能動素子
を有していてもよい。
【００３１】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る高周波装置１００を、図面に基づいて
説明する。
の実施形態に係る高周波装置１００を、図面に基づいて
説明する。
【００３２】図１Ｄ（ａ）は、本発明の第１の実施形態
における高周波装置１００の構成を模式的に示す斜視図
である。また、図１Ｄ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
における高周波装置１００の構成を模式的に示す斜視図
である。また、図１Ｄ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
【００３３】本実施形態の高周波装置１００では、半絶
縁性ＧａＡｓ基板１０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）１０２（厚さ：約１
μｍ）が形成されている。これによって、高周波装置１
００には、ＳｒＴｉＯ3膜１０２が形成されている第１
の領域１０３と、その周囲のＧａＡｓ基板１０１が露出
している第２の領域１０４及び１１４と、が設けられて
いる。更に、第１の領域１０３及び第２の領域１０４、
１１４にまたがるように、ユニプレーナ型伝送線路とし
てのコプレーナ型伝送線路（ＣＰＷ）１０６が設けられ
ている。領域１１４は、その長さが十分に短く、その先
には負荷ＺL１１５が接続されている。ＣＰＷ１０６
は、１対の接地メタル１１０とその間に設けられた信号
線路１０９とから構成されており、接地メタル１１０及
び信号線路１０９は何れも、Ｔｉ／Ａｕ（厚さ：５０ｎ
ｍ／１μｍ）の積層構造１０５から構成されている。
縁性ＧａＡｓ基板１０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）１０２（厚さ：約１
μｍ）が形成されている。これによって、高周波装置１
００には、ＳｒＴｉＯ3膜１０２が形成されている第１
の領域１０３と、その周囲のＧａＡｓ基板１０１が露出
している第２の領域１０４及び１１４と、が設けられて
いる。更に、第１の領域１０３及び第２の領域１０４、
１１４にまたがるように、ユニプレーナ型伝送線路とし
てのコプレーナ型伝送線路（ＣＰＷ）１０６が設けられ
ている。領域１１４は、その長さが十分に短く、その先
には負荷ＺL１１５が接続されている。ＣＰＷ１０６
は、１対の接地メタル１１０とその間に設けられた信号
線路１０９とから構成されており、接地メタル１１０及
び信号線路１０９は何れも、Ｔｉ／Ａｕ（厚さ：５０ｎ
ｍ／１μｍ）の積層構造１０５から構成されている。
【００３４】高周波装置１００に含まれるＣＰＷ１０６
の形成方法を、以下に説明する。
の形成方法を、以下に説明する。
【００３５】まず、図１Ａに示すように、ＧａＡｓ基板
１０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜１０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
１０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
１０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜１０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
１０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
【００３６】続いて、フォトリソグラフィーにより、例
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜１０２の
上のＣＰＷ１０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト１０７を、ＳｒＴｉＯ3膜１０
２の上に形成する。その後に、このレジスト１０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜１０２のうちでレジスト１０７によりカバ
ーされていない部分を除去する。これによって、図１Ｂ
に示すようにＧａＡｓ基板１０１の表面には、ＳｒＴｉ
Ｏ3膜１０２が形成されている第１の領域１０３とＧａ
Ａｓ基板１０１が露出している第２の領域１０４及び１
１４とが形成される。
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜１０２の
上のＣＰＷ１０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト１０７を、ＳｒＴｉＯ3膜１０
２の上に形成する。その後に、このレジスト１０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜１０２のうちでレジスト１０７によりカバ
ーされていない部分を除去する。これによって、図１Ｂ
に示すようにＧａＡｓ基板１０１の表面には、ＳｒＴｉ
Ｏ3膜１０２が形成されている第１の領域１０３とＧａ
Ａｓ基板１０１が露出している第２の領域１０４及び１
１４とが形成される。
【００３７】続いて、レジスト１０７を除去した後に、
あらためてフォトリソグラフィーにより、第１の領域１
０３及び第２の領域１０４、１１４をまたぐように開口
した開口部を有するレジストパターン１０８を形成する
（図１Ｃ参照）。レジストパターン１０８の開口部は、
次に形成されるＣＰＷ１０６の線路パターン（配線メタ
ル）の形成位置に相当する。
あらためてフォトリソグラフィーにより、第１の領域１
０３及び第２の領域１０４、１１４をまたぐように開口
した開口部を有するレジストパターン１０８を形成する
（図１Ｃ参照）。レジストパターン１０８の開口部は、
次に形成されるＣＰＷ１０６の線路パターン（配線メタ
ル）の形成位置に相当する。
【００３８】その後に、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／
１μｍ）の積層構造の蒸着処理を行う。更に、リフトオ
フにより、レジストパターン１０８とその上に位置して
いるＴｉ／Ａｕ積層構造を除去することによって、レジ
ストパターン１０８の開口部に相当する位置にのみ、Ｔ
ｉ／Ａｕ積層構造からなる配線メタル１０５を残存させ
る。これによって、図１Ｄ（ａ）に示す構成（パター
ン）を有するＣＰＷ１０６が形成される。
１μｍ）の積層構造の蒸着処理を行う。更に、リフトオ
フにより、レジストパターン１０８とその上に位置して
いるＴｉ／Ａｕ積層構造を除去することによって、レジ
ストパターン１０８の開口部に相当する位置にのみ、Ｔ
ｉ／Ａｕ積層構造からなる配線メタル１０５を残存させ
る。これによって、図１Ｄ（ａ）に示す構成（パター
ン）を有するＣＰＷ１０６が形成される。
【００３９】図１Ｄ（ａ）に示すＣＰＷ１０６において
は、ＧａＡｓ基板１０１の表面の一部（第１の領域１０
３）のみにＳｒＴｉＯ3膜１０２を設けることによっ
て、第１の領域１０３と第２の領域１０４との間で、Ｃ
ＰＷ１０６が等価的に感じる誘電率の値を異ならせるこ
とができる。これによって、従来技術におけるようにＣ
ＰＷの線路間隔を変化させることなく、第１の領域１０
３と第２の領域１０４との間で（ＳｒＴｉＯ3膜１０２
の端部に相当する界面１１１の部分で）、ＣＰＷ１０６
の特性インピーダンス値を変えることが可能になる（図
１Ｅ（ａ）参照）。この場合、線路間隔を変化させるた
めのステップを設ける必要がないので、図１Ｅ（ａ）に
おける等価回路で、従来技術ではステップ部分に生じて
いた直列インダクタンス成分Ｌや並列キャパシタンス成
分Ｃが、本発明の第１の構成では存在しない。
は、ＧａＡｓ基板１０１の表面の一部（第１の領域１０
３）のみにＳｒＴｉＯ3膜１０２を設けることによっ
て、第１の領域１０３と第２の領域１０４との間で、Ｃ
ＰＷ１０６が等価的に感じる誘電率の値を異ならせるこ
とができる。これによって、従来技術におけるようにＣ
ＰＷの線路間隔を変化させることなく、第１の領域１０
３と第２の領域１０４との間で（ＳｒＴｉＯ3膜１０２
の端部に相当する界面１１１の部分で）、ＣＰＷ１０６
の特性インピーダンス値を変えることが可能になる（図
１Ｅ（ａ）参照）。この場合、線路間隔を変化させるた
めのステップを設ける必要がないので、図１Ｅ（ａ）に
おける等価回路で、従来技術ではステップ部分に生じて
いた直列インダクタンス成分Ｌや並列キャパシタンス成
分Ｃが、本発明の第１の構成では存在しない。
【００４０】例えば、図１Ｄ（ａ）に示すＣＰＷ１０６
において、信号線路１０９と接地メタル１１０との間の
線路間隔を３５μｍとしたときのＣＰＷ１０６の特性イ
ンピーダンスは、ＳｒＴｉＯ3膜１０２の比誘電率を２
００とすると、第１の領域１０３で４０Ω、及び第２の
領域１０４で５０Ωとなり、第１の領域１０３がλ／４
インピーダンス変成器として作用するため、図１Ｄ
（ｂ）に示すように、ＺL１１５を５０Ωとした場合
に、領域１１４の長さが非常に短いので第１の領域１０
３と第２の領域１０４との界面１１１から第１の領域１
０３を見た入力インピーダンスＺｉｎは、３２Ωとな
る。この構成で、逆にＺL１１５を３２Ωすれば、３２
Ωから５０Ωへの変換も行われる。
において、信号線路１０９と接地メタル１１０との間の
線路間隔を３５μｍとしたときのＣＰＷ１０６の特性イ
ンピーダンスは、ＳｒＴｉＯ3膜１０２の比誘電率を２
００とすると、第１の領域１０３で４０Ω、及び第２の
領域１０４で５０Ωとなり、第１の領域１０３がλ／４
インピーダンス変成器として作用するため、図１Ｄ
（ｂ）に示すように、ＺL１１５を５０Ωとした場合
に、領域１１４の長さが非常に短いので第１の領域１０
３と第２の領域１０４との界面１１１から第１の領域１
０３を見た入力インピーダンスＺｉｎは、３２Ωとな
る。この構成で、逆にＺL１１５を３２Ωすれば、３２
Ωから５０Ωへの変換も行われる。
【００４１】これに対して、ＧａＡｓ基板の上に直接に
設けたＣＰＷの４０Ω線路では、信号線路と接地メタル
との間隔を１５μｍにする必要がある。一方、上記の本
発明における第２の領域１０４と同様に、ＧａＡｓ基板
の上に直接に設けたＣＰＷの５０Ω線路では、信号線路
と接地メタルとの間隔は３５μｍになる。従って、Ｇａ
Ａｓ基板１０１の上に、本発明におけるＳｒＴｉＯ3膜
１０２を設けずに（すなわち、第１の領域１０３及び第
２の領域１０４を区別せずに）、従来技術に従ってＣＰ
Ｗを形成する場合、本発明と同様のインピーダンス変換
を達成するためには、図１Ｅ（ｂ）に示すように、接地
メタル１１０と信号線路１０９との間が狭い間隔１１２
（１５μｍ）である４０Ω線路と広い間隔１１３（５０
μｍ）である５０Ω線路とが接続されたかたちとなり、
線路間隔の変わる点Ｓで、パターンの不連続を生じる。
これが、図１Ｅ（ｂ）に示す等価回路の寄生成分（Ｌ及
びＣ）となり、理想的なインピーダンス変換からのずれ
の原因となる。
設けたＣＰＷの４０Ω線路では、信号線路と接地メタル
との間隔を１５μｍにする必要がある。一方、上記の本
発明における第２の領域１０４と同様に、ＧａＡｓ基板
の上に直接に設けたＣＰＷの５０Ω線路では、信号線路
と接地メタルとの間隔は３５μｍになる。従って、Ｇａ
Ａｓ基板１０１の上に、本発明におけるＳｒＴｉＯ3膜
１０２を設けずに（すなわち、第１の領域１０３及び第
２の領域１０４を区別せずに）、従来技術に従ってＣＰ
Ｗを形成する場合、本発明と同様のインピーダンス変換
を達成するためには、図１Ｅ（ｂ）に示すように、接地
メタル１１０と信号線路１０９との間が狭い間隔１１２
（１５μｍ）である４０Ω線路と広い間隔１１３（５０
μｍ）である５０Ω線路とが接続されたかたちとなり、
線路間隔の変わる点Ｓで、パターンの不連続を生じる。
これが、図１Ｅ（ｂ）に示す等価回路の寄生成分（Ｌ及
びＣ）となり、理想的なインピーダンス変換からのずれ
の原因となる。
【００４２】これに対して、本発明の構成をとれば、線
路間隔の違いによるパターンの不連続が生じず、理想的
なインピーダンス変換を行うことができる。
路間隔の違いによるパターンの不連続が生じず、理想的
なインピーダンス変換を行うことができる。
【００４３】また、ＳｒＴｉＯ3膜１０２の上のＣＰＷ
が低インピーダンスになることについて、以下に説明す
る。
が低インピーダンスになることについて、以下に説明す
る。
【００４４】伝送線路の特性インピーダンスは、近似的
にＺ＝（Ｌ／Ｃ）1/2（Ｌは単位長さあたりのインダク
タンス、Ｃは単位長さあたりの容量）で表される。ＣＰ
Ｗは、基板表面に信号線路及び接地メタルの双方を有す
るため、線路の容量は、基板表面近傍の誘電体によって
決定される。従って、ＳｒＴｉＯ3（ＳＴＯ）のような
高い比誘電率（εｒ＝２００程度）を有する薄膜を基板
表面に有する場合、それが厚さ１μｍ程度の薄膜であっ
ても線路間容量に与える影響は大きく、ＳｒＴｉＯ3膜
の上に形成されるＣＰＷの特性インピーダンスは、同じ
線路間隔を有するＧａＡｓ基板上のＣＰＷと比較して、
低インピーダンスになる。
にＺ＝（Ｌ／Ｃ）1/2（Ｌは単位長さあたりのインダク
タンス、Ｃは単位長さあたりの容量）で表される。ＣＰ
Ｗは、基板表面に信号線路及び接地メタルの双方を有す
るため、線路の容量は、基板表面近傍の誘電体によって
決定される。従って、ＳｒＴｉＯ3（ＳＴＯ）のような
高い比誘電率（εｒ＝２００程度）を有する薄膜を基板
表面に有する場合、それが厚さ１μｍ程度の薄膜であっ
ても線路間容量に与える影響は大きく、ＳｒＴｉＯ3膜
の上に形成されるＣＰＷの特性インピーダンスは、同じ
線路間隔を有するＧａＡｓ基板上のＣＰＷと比較して、
低インピーダンスになる。
【００４５】図１Ｆに、ＧａＡｓ基板上のＣＰＷの特性
インピーダンス（実験値）と、ＳｒＴｉＯ3（比誘電率
εｒ＝２００）の薄膜（厚さ：ｔ＝１μｍ）を有するＧ
ａＡｓ基板上のＣＰＷの特性インピーダンス（電磁界シ
ミュレータによる計算値）を示す。これより、信号線路
と接地メタルとの間隔が同じである場合に、ＧａＡｓ基
板上のＣＰＷと比較して、ＳｒＴｉＯ3膜（ＳＴＯ膜）
の上に形成されるＣＰＷの特性インピーダンスが低くな
っていることがわかる。
インピーダンス（実験値）と、ＳｒＴｉＯ3（比誘電率
εｒ＝２００）の薄膜（厚さ：ｔ＝１μｍ）を有するＧ
ａＡｓ基板上のＣＰＷの特性インピーダンス（電磁界シ
ミュレータによる計算値）を示す。これより、信号線路
と接地メタルとの間隔が同じである場合に、ＧａＡｓ基
板上のＣＰＷと比較して、ＳｒＴｉＯ3膜（ＳＴＯ膜）
の上に形成されるＣＰＷの特性インピーダンスが低くな
っていることがわかる。
【００４６】なお、上記の説明で述べたＳｒＴｉＯ3膜
１０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。或いは、ＳｉＯ1-xＮx（０≦ｘ≦１）から形
成されている膜を設けて、所定のインピーダンス変換を
実現することもできる。また、何れの材料を使用する場
合でも、第２の領域１０４及び１１４でＧａＡｓ基板１
０１を露出させる代わりに、第２の領域１０４及び１１
４にもＳｒＴｉＯ3などの膜１０２を（但し、第１の領
域１０３とは異なる厚さで）設けて、所定のインピーダ
ンス変換を実現することもできる。
１０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。或いは、ＳｉＯ1-xＮx（０≦ｘ≦１）から形
成されている膜を設けて、所定のインピーダンス変換を
実現することもできる。また、何れの材料を使用する場
合でも、第２の領域１０４及び１１４でＧａＡｓ基板１
０１を露出させる代わりに、第２の領域１０４及び１１
４にもＳｒＴｉＯ3などの膜１０２を（但し、第１の領
域１０３とは異なる厚さで）設けて、所定のインピーダ
ンス変換を実現することもできる。
【００４７】ユニプレーナ型伝送線路としては、上記の
説明におけるＣＰＷ（コプレーナ型線路）１０６に代え
て、スロット線路であってもよい。
説明におけるＣＰＷ（コプレーナ型線路）１０６に代え
て、スロット線路であってもよい。
【００４８】また、ＧａＡｓ基板１０１の上にＳｒＯ、
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜１０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜１０２を成長さ
せても良い。
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜１０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜１０２を成長さ
せても良い。
【００４９】更に、上記のＧａＡｓ基板１０１が能動素
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路１０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路１０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
【００５０】（第２の実施形態）本発明の第２の実施形
態に係る高周波装置２００を、図面に基づいて説明す
る。
態に係る高周波装置２００を、図面に基づいて説明す
る。
【００５１】図２Ｄ（ａ）は、本発明の第２の実施形態
における高周波装置２００の構成を模式的に示す斜視図
である。また、図２Ｄ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
における高周波装置２００の構成を模式的に示す斜視図
である。また、図２Ｄ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
【００５２】本実施形態の高周波装置２００では、半絶
縁性ＧａＡｓ基板２０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）２０２（厚さ：約１
μｍ）が形成されている。これによって、高周波装置２
００には、ＳｒＴｉＯ3膜２０２が形成されている第１
の領域２０３と、その周囲のＧａＡｓ基板２０１が露出
している第２の領域２０４及び２１４と、が設けられて
いる。更に、第１の領域２０３及び第２の領域２０４、
２１４にまたがるように、ユニプレーナ型伝送線路とし
てのＣＰＷ２０６が設けられている。領域２１４は、そ
の長さが十分に短く、その先には負荷ＺL２１５が接続
されている。ＣＰＷ２０６は、１対の接地メタル２１０
とその間に設けられた信号線路２０９とから構成されて
おり、接地メタル２１０及び信号線路２０９は何れも、
Ｔｉ／Ａｕ（厚さ：５０ｎｍ／１μｍ）の積層構造２０
５から構成されている。
縁性ＧａＡｓ基板２０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）２０２（厚さ：約１
μｍ）が形成されている。これによって、高周波装置２
００には、ＳｒＴｉＯ3膜２０２が形成されている第１
の領域２０３と、その周囲のＧａＡｓ基板２０１が露出
している第２の領域２０４及び２１４と、が設けられて
いる。更に、第１の領域２０３及び第２の領域２０４、
２１４にまたがるように、ユニプレーナ型伝送線路とし
てのＣＰＷ２０６が設けられている。領域２１４は、そ
の長さが十分に短く、その先には負荷ＺL２１５が接続
されている。ＣＰＷ２０６は、１対の接地メタル２１０
とその間に設けられた信号線路２０９とから構成されて
おり、接地メタル２１０及び信号線路２０９は何れも、
Ｔｉ／Ａｕ（厚さ：５０ｎｍ／１μｍ）の積層構造２０
５から構成されている。
【００５３】更に、本実施形態のＣＰＷ２０６では、第
１の実施形態におけるＣＰＷ１０６とは異なり、第１の
領域２０３と第２の領域２０４との界面２１１で、接地
メタル２１０と信号線路２０９との間の線路間隔が不連
続に変化している構成になっている。
１の実施形態におけるＣＰＷ１０６とは異なり、第１の
領域２０３と第２の領域２０４との界面２１１で、接地
メタル２１０と信号線路２０９との間の線路間隔が不連
続に変化している構成になっている。
【００５４】高周波装置２００に含まれるＣＰＷ２０６
の形成方法を、以下に説明する。
の形成方法を、以下に説明する。
【００５５】まず、図２Ａに示すように、ＧａＡｓ基板
２０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜２０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
２０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
２０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜２０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
２０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
【００５６】続いて、フォトリソグラフィーにより、例
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜２０２の
上のＣＰＷ２０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト２０７を、ＳｒＴｉＯ3膜２０
２の上に形成する。その後に、このレジスト２０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜２０２のうちでレジスト２０７によりカバ
ーされていない部分を除去する。これによって、図２Ｂ
に示すようにＧａＡｓ基板２０１の表面には、ＳｒＴｉ
Ｏ3膜２０２が形成されている第１の領域２０３とＧａ
Ａｓ基板２０１が露出している第２の領域２０４及び２
１４とが形成される。
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜２０２の
上のＣＰＷ２０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト２０７を、ＳｒＴｉＯ3膜２０
２の上に形成する。その後に、このレジスト２０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜２０２のうちでレジスト２０７によりカバ
ーされていない部分を除去する。これによって、図２Ｂ
に示すようにＧａＡｓ基板２０１の表面には、ＳｒＴｉ
Ｏ3膜２０２が形成されている第１の領域２０３とＧａ
Ａｓ基板２０１が露出している第２の領域２０４及び２
１４とが形成される。
【００５７】続いて、レジスト２０７を除去した後に、
あらためてフォトリソグラフィーにより、第１の領域２
０３及び第２の領域２０４、２１４をまたぐように開口
した開口部を有するレジストパターン２０８を形成する
（図２Ｃ参照）。レジストパターン２０８の開口部は、
次に形成されるＣＰＷ２０６の線路パターン（配線メタ
ル）の形成位置に相当する。
あらためてフォトリソグラフィーにより、第１の領域２
０３及び第２の領域２０４、２１４をまたぐように開口
した開口部を有するレジストパターン２０８を形成する
（図２Ｃ参照）。レジストパターン２０８の開口部は、
次に形成されるＣＰＷ２０６の線路パターン（配線メタ
ル）の形成位置に相当する。
【００５８】その後に、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン２０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン２０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル２０５を残存さ
せる。これによって、図２Ｄ（ａ）に示す構成（パター
ン）を有するＣＰＷ２０６が形成される。
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン２０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン２０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル２０５を残存さ
せる。これによって、図２Ｄ（ａ）に示す構成（パター
ン）を有するＣＰＷ２０６が形成される。
【００５９】図２Ｄ（ａ）に示すＣＰＷ２０６において
は、ＧａＡｓ基板２０１の表面の一部（第１の領域２０
３）のみにＳｒＴｉＯ3膜２０２を設けることによっ
て、第１の領域２０３と第２の領域２０４との間で、Ｃ
ＰＷ２０６が等価的に感じる誘電率の値を異ならせるこ
とができる。更に、図２Ｅ（ａ）の平面図からも分かる
ように、本実施形態の構成では、第１の領域２０３と第
２の領域２０４との間でＣＰＷ２０６の線路間隔（接地
メタル２１０と信号線路２０９との間の間隔）を、第１
の領域２０３と第２の領域２０４との界面２１１の部分
（ＳｒＴｉＯ3膜２０２の端部に相当する部分）で、狭
い間隔２１２から広い間隔２１３へと変化させている。
従って、ＣＰＷ２０６の下地の材質の相違に伴う効果
に、線路間隔の変化に伴う特性インピーダンスの変更の
効果も付加されて、より様々なインピーダンス変換が実
現される。この場合、従来技術におけるように線路間隔
の変化のみで特性インピーダンスの変換を実現している
わけではないので、図２Ｅ（ａ）に示す等価回路で、線
路間隔の変化（ステップの形成）に伴って生じる直列イ
ンピーダンス成分Ｌや並列キャパシタンス成分Ｃの値
は、従来技術に比べて小さく、従来技術で問題になるよ
うな負荷インピーダンスのずれの問題は生じない。
は、ＧａＡｓ基板２０１の表面の一部（第１の領域２０
３）のみにＳｒＴｉＯ3膜２０２を設けることによっ
て、第１の領域２０３と第２の領域２０４との間で、Ｃ
ＰＷ２０６が等価的に感じる誘電率の値を異ならせるこ
とができる。更に、図２Ｅ（ａ）の平面図からも分かる
ように、本実施形態の構成では、第１の領域２０３と第
２の領域２０４との間でＣＰＷ２０６の線路間隔（接地
メタル２１０と信号線路２０９との間の間隔）を、第１
の領域２０３と第２の領域２０４との界面２１１の部分
（ＳｒＴｉＯ3膜２０２の端部に相当する部分）で、狭
い間隔２１２から広い間隔２１３へと変化させている。
従って、ＣＰＷ２０６の下地の材質の相違に伴う効果
に、線路間隔の変化に伴う特性インピーダンスの変更の
効果も付加されて、より様々なインピーダンス変換が実
現される。この場合、従来技術におけるように線路間隔
の変化のみで特性インピーダンスの変換を実現している
わけではないので、図２Ｅ（ａ）に示す等価回路で、線
路間隔の変化（ステップの形成）に伴って生じる直列イ
ンピーダンス成分Ｌや並列キャパシタンス成分Ｃの値
は、従来技術に比べて小さく、従来技術で問題になるよ
うな負荷インピーダンスのずれの問題は生じない。
【００６０】また、図２Ｅ（ａ）の平面図に示されるよ
うに、接地メタル２１０及び信号線路２０９の線幅を変
えずに線路間隔のみを狭い間隔２１２から広い間隔２１
３に変える構成とする代わりに、図２Ｅ（ｂ）の平面図
に示されるように、信号線路２０９（或いは接地メタル
２１０）の線幅をある箇所２１９で変化させることによ
って、線路間隔を狭い間隔２１２から広い間隔２１３に
変える構成とすることも可能である。更に、線路間隔を
不連続に変化させる代わりに、図２Ｅ（ｃ）の平面図に
示されるようにテーパ形状２２９を設けて、狭い間隔２
１２と広い間隔２１３との間で連続的に線路間隔を変化
させる構成とすることも、可能である。
うに、接地メタル２１０及び信号線路２０９の線幅を変
えずに線路間隔のみを狭い間隔２１２から広い間隔２１
３に変える構成とする代わりに、図２Ｅ（ｂ）の平面図
に示されるように、信号線路２０９（或いは接地メタル
２１０）の線幅をある箇所２１９で変化させることによ
って、線路間隔を狭い間隔２１２から広い間隔２１３に
変える構成とすることも可能である。更に、線路間隔を
不連続に変化させる代わりに、図２Ｅ（ｃ）の平面図に
示されるようにテーパ形状２２９を設けて、狭い間隔２
１２と広い間隔２１３との間で連続的に線路間隔を変化
させる構成とすることも、可能である。
【００６１】なお、ＣＰＷ２０６の線路間隔を変化させ
る場所は、上述のように第１の領域２０３と第２の領域
２０４との界面２１１の部分（ＳｒＴｉＯ3膜２０２の
端部）に限られるわけではなく、その他の箇所であって
もよい。
る場所は、上述のように第１の領域２０３と第２の領域
２０４との界面２１１の部分（ＳｒＴｉＯ3膜２０２の
端部）に限られるわけではなく、その他の箇所であって
もよい。
【００６２】図２Ｄ（ａ）に示すＣＰＷ２０６におい
て、信号線路２０９と接地メタル２１０との間の間隔を
５μｍとしたときのＣＰＷ２０６の特性インピーダンス
は、ＳｒＴｉＯ3膜２０２の比誘電率を２００とする
と、第１の領域２０３で１７Ω、及び第２の領域２０４
で５０Ωとなり、第１の領域２０３がλ／４インピーダ
ンス変成器として作用するため、図２Ｄ（ｂ）に示すよ
うに、ＺL２１５を５０Ωとした場合に、領域２１４の
長さが非常に短いので第１の領域２０３と第２の領域２
０４との間の界面２１１から第１の領域２０３を見た入
力インピーダンスＺｉｎは、５．８Ωとなる。この構成
で、逆にＺL２１５を５．８Ωとすれば、５．８Ωから
５０Ωへの変換も行われる。
て、信号線路２０９と接地メタル２１０との間の間隔を
５μｍとしたときのＣＰＷ２０６の特性インピーダンス
は、ＳｒＴｉＯ3膜２０２の比誘電率を２００とする
と、第１の領域２０３で１７Ω、及び第２の領域２０４
で５０Ωとなり、第１の領域２０３がλ／４インピーダ
ンス変成器として作用するため、図２Ｄ（ｂ）に示すよ
うに、ＺL２１５を５０Ωとした場合に、領域２１４の
長さが非常に短いので第１の領域２０３と第２の領域２
０４との間の界面２１１から第１の領域２０３を見た入
力インピーダンスＺｉｎは、５．８Ωとなる。この構成
で、逆にＺL２１５を５．８Ωとすれば、５．８Ωから
５０Ωへの変換も行われる。
【００６３】パワーデバイスの入力インピーダンスは、
一般にゲート幅Ｗｇ＝６００μｍで約６Ωとなるため、
本実施形態に従って構成されるλ／４インピーダンス変
成器を用いれば、この変成器のみで、５０Ωへのインピ
ーダンス整合が可能となる。上述した１７Ωという特性
インピーダンス値は、ＧａＡｓ上に直接形成したＣＰＷ
では実現できないが、本実施形態の構成をとることによ
り、上記のように実現可能となる。
一般にゲート幅Ｗｇ＝６００μｍで約６Ωとなるため、
本実施形態に従って構成されるλ／４インピーダンス変
成器を用いれば、この変成器のみで、５０Ωへのインピ
ーダンス整合が可能となる。上述した１７Ωという特性
インピーダンス値は、ＧａＡｓ上に直接形成したＣＰＷ
では実現できないが、本実施形態の構成をとることによ
り、上記のように実現可能となる。
【００６４】本実施形態の構成で、ＳｒＴｉＯ3膜２０
２の上のＣＰＷが低インピーダンスになる理由は、第１
の実施形態に関連して図１Ｆを参照して説明した通りで
ある。
２の上のＣＰＷが低インピーダンスになる理由は、第１
の実施形態に関連して図１Ｆを参照して説明した通りで
ある。
【００６５】なお、上記の説明で述べたＳｒＴｉＯ3膜
２０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。或いは、ＳｉＯ1-xＮx（０≦ｘ≦１）から形
成されている膜を設けて、所定のインピーダンス変換を
実現することもできる。また、何れの材料を使用する場
合でも、第２の領域２０４及び２１４でＧａＡｓ基板２
０１を露出させる代わりに、第２の領域２０４及び２１
４にもＳｒＴｉＯ3などの膜２０２を（但し、第１の領
域２０３とは異なる厚さで）設けて、所定のインピーダ
ンス変換を実現することもできる。
２０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。或いは、ＳｉＯ1-xＮx（０≦ｘ≦１）から形
成されている膜を設けて、所定のインピーダンス変換を
実現することもできる。また、何れの材料を使用する場
合でも、第２の領域２０４及び２１４でＧａＡｓ基板２
０１を露出させる代わりに、第２の領域２０４及び２１
４にもＳｒＴｉＯ3などの膜２０２を（但し、第１の領
域２０３とは異なる厚さで）設けて、所定のインピーダ
ンス変換を実現することもできる。
【００６６】ユニプレーナ型伝送線路としては、上記の
説明におけるＣＰＷ（コプレーナ型線路）２０６に代え
て、スロット線路であってもよい。
説明におけるＣＰＷ（コプレーナ型線路）２０６に代え
て、スロット線路であってもよい。
【００６７】また、ＧａＡｓ基板２０１の上にＳｒＯ、
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜２０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜２０２を成長さ
せても良い。
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜２０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜２０２を成長さ
せても良い。
【００６８】更に、上記のＧａＡｓ基板２０１が能動素
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路２０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路２０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
【００６９】（第３の実施形態）本発明の第３の実施形
態に係る高周波装置３００を、図面に基づいて説明す
る。
態に係る高周波装置３００を、図面に基づいて説明す
る。
【００７０】図３Ｆ（ａ）は、本発明の第３の実施形態
における高周波装置３００の構成を模式的に示す斜視図
である。また、図３Ｆ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
における高周波装置３００の構成を模式的に示す斜視図
である。また、図３Ｆ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
【００７１】本実施形態の高周波装置３００では、半絶
縁性ＧａＡｓ基板３０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）３０２（厚さ：約１
μｍ）が形成されている（但し、図３Ｆ（ａ）には不図
示）。ＳｒＴｉＯ3膜３０２の周囲のＧａＡｓ基板３０
１の表面には、ＳｉＯ2膜３２４（厚さ：約５μｍ）が
形成されている。これによって、高周波装置３００に
は、ＳｒＴｉＯ3膜３０２が形成されている第１の領域
３０３と、その周囲のＳｉＯ2膜３２４が形成されてい
る第２の領域３０４及び３１４と、が設けられている。
更に、第１の領域３０３及び第２の領域３０４、３１４
にまたがるように、ユニプレーナ型伝送線路としてのＣ
ＰＷ３０６が設けられている。領域３１４は、その長さ
が十分に短く、その先には負荷ＺL３１５が接続されて
いる。ＣＰＷ３０６は、１対の接地メタル３１０とその
間に設けられた信号線路３０９とから構成されており、
接地メタル３１０及び信号線路３０９は何れも、Ｔｉ／
Ａｕ（厚さ：５０ｎｍ／１μｍ）の積層構造３０５から
構成されている。
縁性ＧａＡｓ基板３０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）３０２（厚さ：約１
μｍ）が形成されている（但し、図３Ｆ（ａ）には不図
示）。ＳｒＴｉＯ3膜３０２の周囲のＧａＡｓ基板３０
１の表面には、ＳｉＯ2膜３２４（厚さ：約５μｍ）が
形成されている。これによって、高周波装置３００に
は、ＳｒＴｉＯ3膜３０２が形成されている第１の領域
３０３と、その周囲のＳｉＯ2膜３２４が形成されてい
る第２の領域３０４及び３１４と、が設けられている。
更に、第１の領域３０３及び第２の領域３０４、３１４
にまたがるように、ユニプレーナ型伝送線路としてのＣ
ＰＷ３０６が設けられている。領域３１４は、その長さ
が十分に短く、その先には負荷ＺL３１５が接続されて
いる。ＣＰＷ３０６は、１対の接地メタル３１０とその
間に設けられた信号線路３０９とから構成されており、
接地メタル３１０及び信号線路３０９は何れも、Ｔｉ／
Ａｕ（厚さ：５０ｎｍ／１μｍ）の積層構造３０５から
構成されている。
【００７２】高周波装置３００に含まれるＣＰＷ３０６
の形成方法を、以下に説明する。
の形成方法を、以下に説明する。
【００７３】まず、図３Ａに示すように、ＧａＡｓ基板
３０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜３０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
３０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
３０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜３０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
３０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
【００７４】続いて、フォトリソグラフィーにより、例
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜３０２の
上のＣＰＷ３０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト３０７を、ＳｒＴｉＯ3膜３０
２の上に形成する。その後に、このレジスト３０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜３０２のうちでレジスト３０７によりカバ
ーされていない部分を除去する。
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜３０２の
上のＣＰＷ３０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト３０７を、ＳｒＴｉＯ3膜３０
２の上に形成する。その後に、このレジスト３０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜３０２のうちでレジスト３０７によりカバ
ーされていない部分を除去する。
【００７５】次に、図３Ｃに示すように、上記でパター
ニングされたＳｒＴｉＯ3膜３０２を含めてＧａＡｓ基
板３０１の上面を全体的に覆うように、ＳｉＯ2膜３２
４を厚さ約５μｍに、プラズマＣＶＤ（Ｐ−ＣＶＤ）法
により基板温度３００℃で形成する。続いて、図３Ｄに
示すように、フォトリソグラフィーにより、パターニン
グされたＳｒＴｉＯ3膜３０２に対応する箇所に開口部
を有する新たなレジスト３１７を形成し、これをマスク
として利用して、ＳＦ6をエッチングガスとするリアク
ティブ・イオン・エッチング（ＲＩＥ）によって、Ｓｉ
Ｏ2膜３２４を異方的にエッチングする。この後にレジ
スト３１７を除去することによって、ＧａＡｓ基板３０
１の表面には、ＳｒＴｉＯ3膜３０２が形成されている
第１の領域３０３とＳｉＯ2膜３２４が形成されている
第２の領域３０４及び３１４とが形成される。
ニングされたＳｒＴｉＯ3膜３０２を含めてＧａＡｓ基
板３０１の上面を全体的に覆うように、ＳｉＯ2膜３２
４を厚さ約５μｍに、プラズマＣＶＤ（Ｐ−ＣＶＤ）法
により基板温度３００℃で形成する。続いて、図３Ｄに
示すように、フォトリソグラフィーにより、パターニン
グされたＳｒＴｉＯ3膜３０２に対応する箇所に開口部
を有する新たなレジスト３１７を形成し、これをマスク
として利用して、ＳＦ6をエッチングガスとするリアク
ティブ・イオン・エッチング（ＲＩＥ）によって、Ｓｉ
Ｏ2膜３２４を異方的にエッチングする。この後にレジ
スト３１７を除去することによって、ＧａＡｓ基板３０
１の表面には、ＳｒＴｉＯ3膜３０２が形成されている
第１の領域３０３とＳｉＯ2膜３２４が形成されている
第２の領域３０４及び３１４とが形成される。
【００７６】続いて、あらためてフォトリソグラフィー
により、第１の領域３０３及び第２の領域３０４、３１
４をまたぐように開口した開口部を有するレジストパタ
ーン３０８を形成する（図３Ｅ参照）。レジストパター
ン３０８の開口部は、次に形成されるＣＰＷ３０６の線
路パターン（配線メタル）の形成位置に相当する。
により、第１の領域３０３及び第２の領域３０４、３１
４をまたぐように開口した開口部を有するレジストパタ
ーン３０８を形成する（図３Ｅ参照）。レジストパター
ン３０８の開口部は、次に形成されるＣＰＷ３０６の線
路パターン（配線メタル）の形成位置に相当する。
【００７７】その後に、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン３０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン３０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル３０５を残存さ
せる。これによって、図３Ｆ（ａ）に示す構成（パター
ン）を有するＣＰＷ３０６が形成される。
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン３０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン３０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル３０５を残存さ
せる。これによって、図３Ｆ（ａ）に示す構成（パター
ン）を有するＣＰＷ３０６が形成される。
【００７８】図３Ｆ（ａ）に示すＣＰＷ３０６において
は、ＧａＡｓ基板３０１の表面にＳｒＴｉＯ3膜３０２
とＳｉＯ2膜３２４とを選択的に形成することによっ
て、第１の領域３０３と第２の領域３０４との間で、Ｃ
ＰＷ３０６が等価的に感じる誘電率の値を異ならせるこ
とができる。これによって、従来技術におけるようにＣ
ＰＷの線路間隔を変化させずに、第１の領域３０３と第
２の領域３０４との間でＣＰＷ３０６の特性インピーダ
ンス値を変えることが可能になる。ＳｒＴｉＯ3膜３０
２とＳｉＯ2膜３２４との形成箇所を入れ替えるなどの
改変も、可能である。
は、ＧａＡｓ基板３０１の表面にＳｒＴｉＯ3膜３０２
とＳｉＯ2膜３２４とを選択的に形成することによっ
て、第１の領域３０３と第２の領域３０４との間で、Ｃ
ＰＷ３０６が等価的に感じる誘電率の値を異ならせるこ
とができる。これによって、従来技術におけるようにＣ
ＰＷの線路間隔を変化させずに、第１の領域３０３と第
２の領域３０４との間でＣＰＷ３０６の特性インピーダ
ンス値を変えることが可能になる。ＳｒＴｉＯ3膜３０
２とＳｉＯ2膜３２４との形成箇所を入れ替えるなどの
改変も、可能である。
【００７９】図３Ｆ（ａ）に示すＣＰＷ３０６におい
て、信号線路３０９と接地メタル３１０との間の間隔を
１５μｍとしたときのＣＰＷ３０６の特性インピーダン
スは、ＳｒＴｉＯ3膜３０２の比誘電率を２００とする
と、第１の領域３０３で２７Ω、及び第２の領域３０４
で５０Ωとなり、第１の領域３０３がλ／４インピーダ
ンス変成器として作用するため、図３Ｆ（ｂ）に示すよ
うに、ＺL３１５を５０Ωとした場合に、領域３１４の
長さが非常に短いので第１の領域３０３と第２の領域３
０４との界面３１１から第１の領域３０３を見た入力イ
ンピーダンスＺｉｎは、１４．６Ωとなる。この構成
で、逆にＺL３１５を１４．６Ωとすれば、１４．６Ω
から５０Ωへの変換も行われる。
て、信号線路３０９と接地メタル３１０との間の間隔を
１５μｍとしたときのＣＰＷ３０６の特性インピーダン
スは、ＳｒＴｉＯ3膜３０２の比誘電率を２００とする
と、第１の領域３０３で２７Ω、及び第２の領域３０４
で５０Ωとなり、第１の領域３０３がλ／４インピーダ
ンス変成器として作用するため、図３Ｆ（ｂ）に示すよ
うに、ＺL３１５を５０Ωとした場合に、領域３１４の
長さが非常に短いので第１の領域３０３と第２の領域３
０４との界面３１１から第１の領域３０３を見た入力イ
ンピーダンスＺｉｎは、１４．６Ωとなる。この構成
で、逆にＺL３１５を１４．６Ωとすれば、１４．６Ω
から５０Ωへの変換も行われる。
【００８０】これに対して、ＧａＡｓ基板の上に直接に
設けたＣＰＷの２７Ω線路では、信号線路と接地メタル
との間隔を５μｍにする必要がある。一方、上記の本発
明における第２の領域３０４と同様に、ＧａＡｓ基板の
上に直接に設けたＣＰＷの５０Ω線路では、信号線路と
接地メタルとの間隔は３５μｍになる。
設けたＣＰＷの２７Ω線路では、信号線路と接地メタル
との間隔を５μｍにする必要がある。一方、上記の本発
明における第２の領域３０４と同様に、ＧａＡｓ基板の
上に直接に設けたＣＰＷの５０Ω線路では、信号線路と
接地メタルとの間隔は３５μｍになる。
【００８１】従って、ＧａＡｓ基板３０１の上に、本実
施形態のような第１の領域３０３及び第２の領域３０４
を区別せずにＣＰＷを形成する場合には、本発明と同様
のインピーダンス変換を達成するためには、図３Ｇに示
すように、接地メタル３１０と信号線路３０９との間が
狭い間隔３１２（５μｍ）である２７Ω線路と広い間隔
３１３（５０μｍ）である５０Ω線路とが接続されたか
たちとなり、線路間隔が変わる点Ｓでパターンの不連続
を生じる。これが、図３Ｇに示す等価回路の寄生成分
（Ｌ及びＣ）となり、理想的なインピーダンス変換から
のずれの原因となる。
施形態のような第１の領域３０３及び第２の領域３０４
を区別せずにＣＰＷを形成する場合には、本発明と同様
のインピーダンス変換を達成するためには、図３Ｇに示
すように、接地メタル３１０と信号線路３０９との間が
狭い間隔３１２（５μｍ）である２７Ω線路と広い間隔
３１３（５０μｍ）である５０Ω線路とが接続されたか
たちとなり、線路間隔が変わる点Ｓでパターンの不連続
を生じる。これが、図３Ｇに示す等価回路の寄生成分
（Ｌ及びＣ）となり、理想的なインピーダンス変換から
のずれの原因となる。
【００８２】これに対して、本発明の構成をとれば、線
路間隔の違いによるパターンの不連続が生じず、理想的
なインピーダンス変換を行うことができる。
路間隔の違いによるパターンの不連続が生じず、理想的
なインピーダンス変換を行うことができる。
【００８３】本実施形態の構成で、ＳｒＴｉＯ3膜３０
２の上のＣＰＷが低インピーダンスになる理由を、以下
に説明する。
２の上のＣＰＷが低インピーダンスになる理由を、以下
に説明する。
【００８４】伝送線路の特性インピーダンスは、近似的
にＺ＝（Ｌ／Ｃ）1/2（Ｌは単位長さあたりのインダク
タンス、Ｃは単位長さあたりの容量）で表される。ＣＰ
Ｗは、基板表面に信号線路及び接地メタルの双方を有す
るため、線路の容量は、基板表面近傍の誘電体によって
決定される。従って、ＳｒＴｉＯ3（ＳＴＯ）のような
高い比誘電率（εｒ＝２００程度）を有する薄膜を基板
表面に有する場合、それが厚さ１μｍ程度の薄膜であっ
ても線路間容量に与える影響は大きく、ＳｒＴｉＯ3膜
の上に形成されるＣＰＷの特性インピーダンスは、同じ
線路間隔を有するＧａＡｓ基板上のＣＰＷと比較して、
低インピーダンスになる。一方、ＳｉＯ 2のようにＧａ
Ａｓ基板よりも小さい比誘電率を有する薄膜を基板表面
に有する場合には、ＳｉＯ2膜の上に形成されるＣＰＷ
の特性インピーダンスは、同じ線路間隔を有するＧａＡ
ｓ基板上のＣＰＷと比較して、高インピーダンスにな
る。
にＺ＝（Ｌ／Ｃ）1/2（Ｌは単位長さあたりのインダク
タンス、Ｃは単位長さあたりの容量）で表される。ＣＰ
Ｗは、基板表面に信号線路及び接地メタルの双方を有す
るため、線路の容量は、基板表面近傍の誘電体によって
決定される。従って、ＳｒＴｉＯ3（ＳＴＯ）のような
高い比誘電率（εｒ＝２００程度）を有する薄膜を基板
表面に有する場合、それが厚さ１μｍ程度の薄膜であっ
ても線路間容量に与える影響は大きく、ＳｒＴｉＯ3膜
の上に形成されるＣＰＷの特性インピーダンスは、同じ
線路間隔を有するＧａＡｓ基板上のＣＰＷと比較して、
低インピーダンスになる。一方、ＳｉＯ 2のようにＧａ
Ａｓ基板よりも小さい比誘電率を有する薄膜を基板表面
に有する場合には、ＳｉＯ2膜の上に形成されるＣＰＷ
の特性インピーダンスは、同じ線路間隔を有するＧａＡ
ｓ基板上のＣＰＷと比較して、高インピーダンスにな
る。
【００８５】図３Ｈに、ＧａＡｓ基板上のＣＰＷの特性
インピーダンス（実験値）、ＳｒＴｉＯ3（比誘電率ε
ｒ＝２００）の薄膜（厚さ：ｔ＝１μｍ）を有するＧａ
Ａｓ基板上のＣＰＷの特性インピーダンス（電磁界シミ
ュレータによる計算値）、並びに、ＳｉＯ2（比誘電率
εｒ＝３）の薄膜（厚さ：ｔ＝５μｍ）を有するＧａＡ
ｓ基板上のＣＰＷの特性インピーダンス（電磁界シミュ
レータによる計算値）を、それぞれ示す。これより、信
号線路と接地メタルとの間隔が同じであっても、ＣＰＷ
の下地材料の違いによって得られる特性インピーダンス
値に差を設けることができることがわかる。具体的に
は、信号線路と接地メタルとの間隔が同じ場合に、Ｇａ
Ａｓ基板上のＣＰＷと比較して、ＳｒＴｉＯ3膜の上に
形成されるＣＰＷの特性インピーダンスが低くなり、Ｓ
ｉＯ2膜の上に形成されるＣＰＷの特性インピーダンス
が高くなっているっていることがわかる。
インピーダンス（実験値）、ＳｒＴｉＯ3（比誘電率ε
ｒ＝２００）の薄膜（厚さ：ｔ＝１μｍ）を有するＧａ
Ａｓ基板上のＣＰＷの特性インピーダンス（電磁界シミ
ュレータによる計算値）、並びに、ＳｉＯ2（比誘電率
εｒ＝３）の薄膜（厚さ：ｔ＝５μｍ）を有するＧａＡ
ｓ基板上のＣＰＷの特性インピーダンス（電磁界シミュ
レータによる計算値）を、それぞれ示す。これより、信
号線路と接地メタルとの間隔が同じであっても、ＣＰＷ
の下地材料の違いによって得られる特性インピーダンス
値に差を設けることができることがわかる。具体的に
は、信号線路と接地メタルとの間隔が同じ場合に、Ｇａ
Ａｓ基板上のＣＰＷと比較して、ＳｒＴｉＯ3膜の上に
形成されるＣＰＷの特性インピーダンスが低くなり、Ｓ
ｉＯ2膜の上に形成されるＣＰＷの特性インピーダンス
が高くなっているっていることがわかる。
【００８６】なお、上記の説明で述べたＳｒＴｉＯ3膜
３０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。また、ＳｉＯ2膜３２４は、ＳｉＯ1-xＮ
x（０≦ｘ≦１）から形成されている膜であってもよ
い。
３０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。また、ＳｉＯ2膜３２４は、ＳｉＯ1-xＮ
x（０≦ｘ≦１）から形成されている膜であってもよ
い。
【００８７】ユニプレーナ型伝送線路としては、上記の
説明におけるコプレーナ型線路（ＣＰＷ）３０６に代え
て、スロット線路であってもよい。
説明におけるコプレーナ型線路（ＣＰＷ）３０６に代え
て、スロット線路であってもよい。
【００８８】また、ＧａＡｓ基板３０１の上にＳｒＯ、
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜３０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜３０２を成長さ
せても良い。
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜３０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜３０２を成長さ
せても良い。
【００８９】更に、上記のＧａＡｓ基板３０１が能動素
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路３０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路３０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
【００９０】（第４の実施形態）本発明の第４の実施形
態に係る高周波装置４００を、図面に基づいて説明す
る。
態に係る高周波装置４００を、図面に基づいて説明す
る。
【００９１】図４Ｆ（ａ）は、本発明の第４の実施形態
における高周波装置４００の構成を模式的に示す斜視図
である。また、図４Ｆ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
における高周波装置４００の構成を模式的に示す斜視図
である。また、図４Ｆ（ｂ）は、（ａ）の構成における
インピーダンスの状態を模式的に示す図である。
【００９２】本実施形態の高周波装置４００では、半絶
縁性ＧａＡｓ基板４０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）４０２（厚さ：約１
μｍ）が形成されている（但し、図４Ｆ（ａ）には不図
示）。ＳｒＴｉＯ3膜４０２の周囲のＧａＡｓ基板４０
１の表面には、ＳｉＯ2膜４２４（厚さ：約５μｍ）が
形成されている。これによって、高周波装置４００に
は、ＳｒＴｉＯ3膜４０２が形成されている第１の領域
４０３と、その周囲のＳｉＯ2膜４２４が形成されてい
る第２の領域４０４及び４１４と、が設けられている。
更に、第１の領域４０３及び第２の領域４０４、４１４
にまたがるように、ユニプレーナ型伝送線路としてのＣ
ＰＷ４０６が設けられている。ＣＰＷ４０６は、１対の
接地メタル４１０とその間に設けられた信号線路４０９
とから構成されており、接地メタル４１０及び信号線路
４０９は何れも、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／１μ
ｍ）の積層構造４０５から構成されている。
縁性ＧａＡｓ基板４０１の上に、所定の大きさ及びパタ
ーンのＳｒＴｉＯ3膜（ＳＴＯ膜）４０２（厚さ：約１
μｍ）が形成されている（但し、図４Ｆ（ａ）には不図
示）。ＳｒＴｉＯ3膜４０２の周囲のＧａＡｓ基板４０
１の表面には、ＳｉＯ2膜４２４（厚さ：約５μｍ）が
形成されている。これによって、高周波装置４００に
は、ＳｒＴｉＯ3膜４０２が形成されている第１の領域
４０３と、その周囲のＳｉＯ2膜４２４が形成されてい
る第２の領域４０４及び４１４と、が設けられている。
更に、第１の領域４０３及び第２の領域４０４、４１４
にまたがるように、ユニプレーナ型伝送線路としてのＣ
ＰＷ４０６が設けられている。ＣＰＷ４０６は、１対の
接地メタル４１０とその間に設けられた信号線路４０９
とから構成されており、接地メタル４１０及び信号線路
４０９は何れも、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／１μ
ｍ）の積層構造４０５から構成されている。
【００９３】本実施形態のＣＰＷ４０６では、第３の実
施形態におけるＣＰＷ３０６とは異なり、第１の領域４
０３と第２の領域４０４との界面４１１で、接地メタル
４１０と信号線路４０９との間の線路間隔が不連続に変
化している構成になっている。
施形態におけるＣＰＷ３０６とは異なり、第１の領域４
０３と第２の領域４０４との界面４１１で、接地メタル
４１０と信号線路４０９との間の線路間隔が不連続に変
化している構成になっている。
【００９４】高周波装置４００に含まれるＣＰＷ４０６
の形成方法を、以下に説明する。
の形成方法を、以下に説明する。
【００９５】まず、図４Ａに示すように、ＧａＡｓ基板
４０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜４０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
４０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
４０１の上面を全体的に覆うように、ＲＦスパッタリン
グにより、ＳｒＴｉＯ3膜４０２を基板温度３００℃で
形成する。その後に、酸素雰囲気中で温度４５０℃にて
焼結処理を行う。この焼結処理によってＳｒＴｉＯ3膜
４０２が再結晶化して結晶の配向が揃うことにより、高
い誘電率が実現できる。
【００９６】続いて、フォトリソグラフィーにより、例
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜４０２の
上のＣＰＷ４０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト４０７を、ＳｒＴｉＯ3膜４０
２の上に形成する。その後に、このレジスト４０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜４０２のうちでレジスト４０７によりカバ
ーされていない部分を除去する。
えば１辺の長さがλ／４（λ：ＳｒＴｉＯ3膜４０２の
上のＣＰＷ４０６を伝搬する電磁波の波長）に相当する
方形パターンのレジスト４０７を、ＳｒＴｉＯ3膜４０
２の上に形成する。その後に、このレジスト４０７をマ
スクとして使用して、例えばミリング処理によって、Ｓ
ｒＴｉＯ3膜４０２のうちでレジスト４０７によりカバ
ーされていない部分を除去する。
【００９７】次に、図４Ｃに示すように、上記でパター
ニングされたＳｒＴｉＯ3膜４０２を含めてＧａＡｓ基
板４０１の上面を全体的に覆うように、ＳｉＯ2膜４２
４を厚さ約５μｍに、プラズマＣＶＤ（Ｐ−ＣＶＤ）法
により基板温度３００℃で形成する。続いて、図４Ｄに
示すように、フォトリソグラフィーにより、パターニン
グされたＳｒＴｉＯ3膜４０２に対応する箇所に開口部
を有する新たなレジスト４１７を形成し、これをマスク
として利用して、ＳＦ6をエッチングガスとするリアク
ティブ・イオン・エッチング（ＲＩＥ）によって、Ｓｉ
Ｏ2膜４２４を異方的にエッチングする。この後にレジ
スト４１７を除去することによって、ＧａＡｓ基板４０
１の表面には、ＳｒＴｉＯ3膜４０２が形成されている
第１の領域４０３とＳｉＯ2膜４２４が形成されている
第２の領域４０４及び４１４とが形成される。
ニングされたＳｒＴｉＯ3膜４０２を含めてＧａＡｓ基
板４０１の上面を全体的に覆うように、ＳｉＯ2膜４２
４を厚さ約５μｍに、プラズマＣＶＤ（Ｐ−ＣＶＤ）法
により基板温度３００℃で形成する。続いて、図４Ｄに
示すように、フォトリソグラフィーにより、パターニン
グされたＳｒＴｉＯ3膜４０２に対応する箇所に開口部
を有する新たなレジスト４１７を形成し、これをマスク
として利用して、ＳＦ6をエッチングガスとするリアク
ティブ・イオン・エッチング（ＲＩＥ）によって、Ｓｉ
Ｏ2膜４２４を異方的にエッチングする。この後にレジ
スト４１７を除去することによって、ＧａＡｓ基板４０
１の表面には、ＳｒＴｉＯ3膜４０２が形成されている
第１の領域４０３とＳｉＯ2膜４２４が形成されている
第２の領域４０４及び４１４とが形成される。
【００９８】続いて、あらためてフォトリソグラフィー
により、第１の領域４０３及び第２の領域４０４、４１
４をまたぐように開口した開口部を有するレジストパタ
ーン４０８を形成する（図４Ｅ参照）。レジストパター
ン４０８の開口部は、次に形成されるＣＰＷ４０６の線
路パターン（配線メタル）の形成位置に相当する。
により、第１の領域４０３及び第２の領域４０４、４１
４をまたぐように開口した開口部を有するレジストパタ
ーン４０８を形成する（図４Ｅ参照）。レジストパター
ン４０８の開口部は、次に形成されるＣＰＷ４０６の線
路パターン（配線メタル）の形成位置に相当する。
【００９９】その後に、Ｔｉ／Ａｕ（厚さ：５０ｎｍ／
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン４０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン４０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル４０５を残存さ
せる。これによって、図４Ｆ（ａ）に示す構成（パター
ン）を有するＣＰＷ４０６が形成される。
１μｍ）の積層構造の蒸着処理を行う。そして、リフト
オフにより、レジストパターン４０８とその上に位置し
ているＴｉ／Ａｕ積層構造を除去することによって、レ
ジストパターン４０８の開口部に相当する位置にのみ、
Ｔｉ／Ａｕ積層構造からなる配線メタル４０５を残存さ
せる。これによって、図４Ｆ（ａ）に示す構成（パター
ン）を有するＣＰＷ４０６が形成される。
【０１００】図４Ｆ（ａ）に示すＣＰＷ４０６において
は、ＧａＡｓ基板４０１の表面にＳｒＴｉＯ3膜４０２
とＳｉＯ2膜４２４とを選択的に形成することによっ
て、第１の領域４０３と第２の領域４０４との間で、Ｃ
ＰＷ４０６が等価的に感じる誘電率の値を異ならせるこ
とができる。更に、第１の領域４０３と第２の領域４０
４との間（両者の界面４１１の部分）でＣＰＷ４０６の
線路間隔を変化させているので、線路間隔の変化に伴う
特性インピーダンスの変更の効果も付加されて、より様
々なインピーダンス変換が実現される。なお、ＳｒＴｉ
Ｏ3膜４０２とＳｉＯ2膜４２４との形成箇所を入れ替え
るなどの改変も、可能である。また、線路間隔を変化さ
せる場所が第１の領域４０３と第２の領域４０４との界
面４１１の近傍に限られないことは、第２の実施形態で
説明した通りである。更に、線路間隔の変化を、ＣＰＷ
４１６の配線メタル（接地メタル４１０及び／或いは信
号配線４０９）の線幅の変化で達成させても良いこと
や、線路間隔を不連続に変化させる代わりに、テーパ形
状を設けて連続的に変化させても良いことも、第２の実
施形態で説明した通りである。
は、ＧａＡｓ基板４０１の表面にＳｒＴｉＯ3膜４０２
とＳｉＯ2膜４２４とを選択的に形成することによっ
て、第１の領域４０３と第２の領域４０４との間で、Ｃ
ＰＷ４０６が等価的に感じる誘電率の値を異ならせるこ
とができる。更に、第１の領域４０３と第２の領域４０
４との間（両者の界面４１１の部分）でＣＰＷ４０６の
線路間隔を変化させているので、線路間隔の変化に伴う
特性インピーダンスの変更の効果も付加されて、より様
々なインピーダンス変換が実現される。なお、ＳｒＴｉ
Ｏ3膜４０２とＳｉＯ2膜４２４との形成箇所を入れ替え
るなどの改変も、可能である。また、線路間隔を変化さ
せる場所が第１の領域４０３と第２の領域４０４との界
面４１１の近傍に限られないことは、第２の実施形態で
説明した通りである。更に、線路間隔の変化を、ＣＰＷ
４１６の配線メタル（接地メタル４１０及び／或いは信
号配線４０９）の線幅の変化で達成させても良いこと
や、線路間隔を不連続に変化させる代わりに、テーパ形
状を設けて連続的に変化させても良いことも、第２の実
施形態で説明した通りである。
【０１０１】図４Ｆ（ａ）に示すＣＰＷ４０６におい
て、信号線路４０９と接地メタル４１０との間の間隔を
５μｍとしたときのＣＰＷ４０６の特性インピーダンス
は、ＳｒＴｉＯ3膜４０２の比誘電率を２００とする
と、第１の領域４０３で１７Ω、及び第２の領域４０４
で５０Ωとなり、第１の領域４０３がλ／４変成器とし
て作用するため、図４（ｂ）に示すように、ＺL４１５
を５０Ωとした場合に、領域４１４の長さが非常に短い
ので第１の領域４０３と第２の領域４０４との界面４１
１から第１の領域４０３を見た入力インピーダンスＺｉ
ｎは、５．８Ωとなる。この構成で、逆にＺL４１５を
５．８Ωとすれば、５．８Ωから５０Ωへの変換も行わ
れる。
て、信号線路４０９と接地メタル４１０との間の間隔を
５μｍとしたときのＣＰＷ４０６の特性インピーダンス
は、ＳｒＴｉＯ3膜４０２の比誘電率を２００とする
と、第１の領域４０３で１７Ω、及び第２の領域４０４
で５０Ωとなり、第１の領域４０３がλ／４変成器とし
て作用するため、図４（ｂ）に示すように、ＺL４１５
を５０Ωとした場合に、領域４１４の長さが非常に短い
ので第１の領域４０３と第２の領域４０４との界面４１
１から第１の領域４０３を見た入力インピーダンスＺｉ
ｎは、５．８Ωとなる。この構成で、逆にＺL４１５を
５．８Ωとすれば、５．８Ωから５０Ωへの変換も行わ
れる。
【０１０２】パワーデバイスの入力インピーダンスは、
一般にゲート幅Ｗｇ＝６００μｍで約６Ωとなるため、
本実施形態に従って構成されるλ／４インピーダンス変
成器を用いれば、この変成器のみで、５０Ωへのインピ
ーダンス整合が可能となる。上述した１７Ωという特性
インピーダンス値は、ＧａＡｓ上に直接形成したＣＰＷ
では実現できないが、本実施形態の構成をとることによ
り、上記のように実現可能となる。
一般にゲート幅Ｗｇ＝６００μｍで約６Ωとなるため、
本実施形態に従って構成されるλ／４インピーダンス変
成器を用いれば、この変成器のみで、５０Ωへのインピ
ーダンス整合が可能となる。上述した１７Ωという特性
インピーダンス値は、ＧａＡｓ上に直接形成したＣＰＷ
では実現できないが、本実施形態の構成をとることによ
り、上記のように実現可能となる。
【０１０３】また、本実施形態において、厚さ約５μｍ
のＳｉＯ2膜４２４の上にＣＰＷを形成することによ
り、５０Ω線路が、線路間隔１５μｍで形成できる。こ
の場合、ＣＰＷ４０６の不連続部の等価回路パラメータ
としては、ＧａＡｓ基板の上に直接に形成されているＣ
ＰＷ（線路間隔３５μｍ）と比較して小さな値が実現で
きて、インピーダンスのずれを低く抑えることができ
る。
のＳｉＯ2膜４２４の上にＣＰＷを形成することによ
り、５０Ω線路が、線路間隔１５μｍで形成できる。こ
の場合、ＣＰＷ４０６の不連続部の等価回路パラメータ
としては、ＧａＡｓ基板の上に直接に形成されているＣ
ＰＷ（線路間隔３５μｍ）と比較して小さな値が実現で
きて、インピーダンスのずれを低く抑えることができ
る。
【０１０４】本実施形態の構成で、ＳｒＴｉＯ3膜４０
２の上のＣＰＷが低インピーダンスになりＳｉＯ2膜４
２４の上のＣＰＷが高インピーダンスになる理由は、第
３の実施形態に関連して図３Ｈを参照して説明した通り
である。
２の上のＣＰＷが低インピーダンスになりＳｉＯ2膜４
２４の上のＣＰＷが高インピーダンスになる理由は、第
３の実施形態に関連して図３Ｈを参照して説明した通り
である。
【０１０５】なお、上記の説明で述べたＳｒＴｉＯ3膜
４０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。また、ＳｉＯ2膜４２４は、ＳｉＯ1-xＮ
x（０≦ｘ≦１）から形成されている膜であってもよ
い。
４０２は、ＢａxＳｒ1―xＴｉＯ3、ＰｂxＬａyＺｒ
1-x-yＴｉＯ3、或いはＴａ2Ｏ5から形成された膜であっ
てもよい。また、ＳｉＯ2膜４２４は、ＳｉＯ1-xＮ
x（０≦ｘ≦１）から形成されている膜であってもよ
い。
【０１０６】ユニプレーナ型伝送線路としては、上記の
説明におけるコプレーナ型線路（ＣＰＷ）４０６に代え
て、スロット線路であってもよい。
説明におけるコプレーナ型線路（ＣＰＷ）４０６に代え
て、スロット線路であってもよい。
【０１０７】また、ＧａＡｓ基板４０１の上にＳｒＯ、
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜４０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜４０２を成長さ
せても良い。
ＩｒxＯ1-x、ＲｕxＯ1-x、Ｔａ2Ｏ5、ＣｅＯ2、或いは
ＣａＦ2などの薄膜を形成し、その薄膜の上にＳｒＴｉ
Ｏ3膜４０２を形成する構成としても良い。これらの材
料は、ＳｒＴｉＯ3との格子整合性に優れ且つ線膨張係
数が近いために、これらの材料の薄膜の上には、優れた
結晶性を有するＳｒＴｉＯ3膜を成長させることができ
る。また、ＧａＡｓとの密着性に優れるＳｉＮ1-xＯ
x（０≦ｘ≦１）の上に、ＳｒＴｉＯ3膜４０２を成長さ
せても良い。
【０１０８】更に、上記のＧａＡｓ基板４０１が能動素
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路４０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
子を有するエピタキシャル膜を含んだＧａＡｓまたはＩ
ｎＰ基板であれば、上記構成のインピーダンス変成器を
有する集積回路（ＭＭＩＣ）が形成できる。或いは、基
板をガラス基板とし、上記のＣＰＷ線路４０６を形成し
た箇所に、能動素子、或いは能動素子含む回路基板をフ
リップチップで実装すれば、フリップチップ実装型集積
回路が形成できる。
【０１０９】
【発明の効果】以上に説明したように、本発明によれ
ば、ステップなどのエレメントによって発生する寄生イ
ンピーダンス成分の影響を抑制して、負荷インピーダン
スのずれの少ないインピーダンス変換を実現することが
できる構成を有する高周波装置が提供される。また、パ
ワーデバイス等の低インピーダンスを有する負荷を、５
０Ω近傍に容易に且つ確実にインピーダンス変換できる
構成を有する高周波装置が提供される。
ば、ステップなどのエレメントによって発生する寄生イ
ンピーダンス成分の影響を抑制して、負荷インピーダン
スのずれの少ないインピーダンス変換を実現することが
できる構成を有する高周波装置が提供される。また、パ
ワーデバイス等の低インピーダンスを有する負荷を、５
０Ω近傍に容易に且つ確実にインピーダンス変換できる
構成を有する高周波装置が提供される。
【０１１０】これにより、本発明によれば、理想的な薄
膜伝送線路のインピーダンス変換を実現することができ
る。
膜伝送線路のインピーダンス変換を実現することができ
る。
【図１Ａ】本発明の第１の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図１Ｂ】本発明の第１の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図１Ｃ】本発明の第１の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
【図１Ｄ】（ａ）は、本発明の第１の実施形態における
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
【図１Ｅ】（ａ）は、本発明の第１の実施形態における
高周波装置に含まれるコプレーナ型伝送線路の構成（及
びその等価回路）を模式的に示す平面図であり、（ｂ）
は、従来技術によるコプレーナ型伝送線路の構成（及び
その等価回路）を模式的に示す平面図である。
高周波装置に含まれるコプレーナ型伝送線路の構成（及
びその等価回路）を模式的に示す平面図であり、（ｂ）
は、従来技術によるコプレーナ型伝送線路の構成（及び
その等価回路）を模式的に示す平面図である。
【図１Ｆ】本発明の第１の実施形態における高周波装置
と従来技術による高周波装置における、伝送線路の線路
間隔と特性インピーダンスとの関係を示す図である。
と従来技術による高周波装置における、伝送線路の線路
間隔と特性インピーダンスとの関係を示す図である。
【図２Ａ】本発明の第２の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図２Ｂ】本発明の第２の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図２Ｃ】本発明の第２の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
【図２Ｄ】（ａ）は、本発明の第２の実施形態における
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
【図２Ｅ】（ａ）は、図２Ｄに示す本発明の第２の実施
形態における高周波装置に含まれるコプレーナ型伝送線
路の構成を模式的に示す平面図であり、（ｂ）及び
（ｃ）は、その改変例の構成を模式的に示す平面図であ
る。
形態における高周波装置に含まれるコプレーナ型伝送線
路の構成を模式的に示す平面図であり、（ｂ）及び
（ｃ）は、その改変例の構成を模式的に示す平面図であ
る。
【図３Ａ】本発明の第３の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図３Ｂ】本発明の第３の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図３Ｃ】本発明の第３の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図３Ｄ】本発明の第３の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図３Ｅ】本発明の第３の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する斜視図である。
【図３Ｆ】（ａ）は、本発明の第３の実施形態における
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
【図３Ｇ】従来技術におけるコプレーナ型伝送線路の構
成を模式的に示す平面図である。
成を模式的に示す平面図である。
【図３Ｈ】本発明の第３の実施形態における高周波装置
と従来技術による高周波装置における、伝送線路の線路
間隔と特性インピーダンスとの関係を示す図である。
と従来技術による高周波装置における、伝送線路の線路
間隔と特性インピーダンスとの関係を示す図である。
【図４Ａ】本発明の第４の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図４Ｂ】本発明の第４の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図４Ｃ】本発明の第４の実施形態における高周波装置
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
に含まれるコプレーナ型伝送線路の製造プロセスのある
工程を説明する断面図である。
【図４Ｄ】本発明の第４の実施形態における高周波装置
の製造プロセスに含まれるコプレーナ型伝送線路のある
工程を説明する断面図である。
の製造プロセスに含まれるコプレーナ型伝送線路のある
工程を説明する断面図である。
【図４Ｅ】本発明の第４の実施形態における高周波装置
の製造プロセスに含まれるコプレーナ型伝送線路のある
工程を説明する斜視図である。
の製造プロセスに含まれるコプレーナ型伝送線路のある
工程を説明する斜視図である。
【図４Ｆ】（ａ）は、本発明の第４の実施形態における
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
高周波装置の構成を模式的に示す斜視図であり、（ｂ）
は、（ａ）の構成におけるインピーダンスの状態を模式
的に示す図である。
【図５】（ａ）は、従来技術によるコプレーナ伝送線路
の理想的なインピーダンス変換を模式的に示した図であ
り、（ｂ）は、従来技術によるコプレーナ伝送線路の実
際のインピーダンス変換を模式的に示した図であり、
（ｃ）は、（ｂ）のインピーダンス変換の様子を説明す
るスミスチャートを示す図である。
の理想的なインピーダンス変換を模式的に示した図であ
り、（ｂ）は、従来技術によるコプレーナ伝送線路の実
際のインピーダンス変換を模式的に示した図であり、
（ｃ）は、（ｂ）のインピーダンス変換の様子を説明す
るスミスチャートを示す図である。
１００、２００、３００、４００ 高周波装置 １０１、２０１、３０１、４０１ ＧａＡｓ基板 １０２、２０２、３０２、４０２ ＳｒＴｉＯ3膜 １０３、２０３、３０３、４０３ 第１の領域 １０４、２０４、３０４、４０４ 第２の領域 １１４、２１４、３１４、４１４ 第２の領域 １０５、２０５、３０５、４０５ Ｐｔ／Ａｕの積層構
造（配線メタル） １０６、２０６、３０６、４０６ コプレーナ型伝送線
路（ＣＰＷ） １０７、２０７、３０７、４０７ レジスト １０８、２０８、３０８、４０８ レジストパターン １０９、２０９、３０９、４０９ 信号線路 １１０、２１０、３１０、４１０ 接地メタル １１１、２１１、３１１、４１１ 界面 １１５、２１５、３１５、４１５ 負荷 ３２４、４２４ ＳｉＯ2膜
造（配線メタル） １０６、２０６、３０６、４０６ コプレーナ型伝送線
路（ＣＰＷ） １０７、２０７、３０７、４０７ レジスト １０８、２０８、３０８、４０８ レジストパターン １０９、２０９、３０９、４０９ 信号線路 １１０、２１０、３１０、４１０ 接地メタル １１１、２１１、３１１、４１１ 界面 １１５、２１５、３１５、４１５ 負荷 ３２４、４２４ ＳｉＯ2膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 按田 義治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 AZ01 DF02 EZ02
Claims (22)
- 【請求項１】 誘電体基板と、 該誘電体基板の表面上の第１の領域に形成されている、
膜厚Ｘの第１の誘電体薄膜と、 該誘電体基板の表面上において、該第１の領域とそれに
隣接する第２の領域とにまたぐように形成されているユ
ニプレーナ型伝送線路と、を備える、高周波装置。 - 【請求項２】 前記第１の領域で前記ユニプレーナ型伝
送線路が等価的に感じる誘電率の値と、前記第２の領域
で該ユニプレーナ型伝送線路が等価的に感じる誘電率の
値とが、異なっている、請求項１に記載の高周波装置。 - 【請求項３】 前記誘電体基板の表面上の前記第２の領
域では、該誘電体基板の表面が露出している、請求項１
或いは２に記載の高周波装置。 - 【請求項４】 前記誘電体基板の表面上の前記第２の領
域に、膜厚Ｙ（Ｘ＞Ｙ）の第２の誘電体薄膜が形成され
ている、請求項１或いは２に記載の高周波装置。 - 【請求項５】 前記誘電体基板の表面上の前記第２の領
域に、膜厚Ｙ（Ｘ＜Ｙ）の第２の誘電体薄膜が形成され
ている、請求項１或いは２に記載の高周波装置。 - 【請求項６】 前記第１の誘電体薄膜がチタン酸化物を
含む誘電体から形成されている、請求項１から５の何れ
か一つに記載の高周波装置。 - 【請求項７】 前記第２の誘電体薄膜がチタン酸化物を
含む誘電体から形成されている、請求項４或いは５に記
載の高周波装置。 - 【請求項８】 前記第１の誘電体薄膜及び前記第２の誘
電体薄膜の両方が、チタン酸化物を含む誘電体から形成
されている、請求項４或いは５に記載の高周波装置。 - 【請求項９】 前記チタン酸化物を含む誘電体がＳｒＴ
ｉＯ3である、請求項６から８の何れか一つに記載の高
周波装置。 - 【請求項１０】 前記チタン酸化物を含む誘電体が（Ｂ
ａ、Ｓｒ）ＴｉＯ3である、請求項６から８の何れか一
つに記載の高周波装置。 - 【請求項１１】 前記第１の誘電体薄膜がＳｉＯ1-xＮx
（０≦ｘ≦１）から形成されている、請求項１から５の
何れか一つに記載の高周波装置。 - 【請求項１２】 前記第２の誘電体薄膜がＳｉＯ1-xＮx
（０≦ｘ≦１）から形成されている、請求項４或いは５
に記載の高周波装置。 - 【請求項１３】 前記第１の誘電体薄膜及び前記第２の
誘電体薄膜の両方が、ＳｉＯ1-xＮx（０≦ｘ≦１）から
形成されている、請求項４或いは５に記載の高周波装
置。 - 【請求項１４】 前記ユニプレーナ型伝送線路を構成す
る配線メタルの間隔が、所定の箇所で不連続に変化して
いる、請求項１から１３の何れか一つに記載の高周波装
置。 - 【請求項１５】 前記ユニプレーナ型伝送線路を構成す
る配線メタルの間隔が、前記第１の領域と前記第２の領
域との間の界面近傍で、不連続に変化している、請求項
１４に記載の高周波装置。 - 【請求項１６】 前記ユニプレーナ型伝送線路を構成す
る配線メタルの間隔が、所定の箇所で連続的に変化して
いる、請求項１から１３の何れか一つに記載の高周波装
置。 - 【請求項１７】 前記ユニプレーナ型伝送線路を構成す
る配線メタルの間隔が、前記第１の領域と前記第２の領
域との間の界面近傍で連続的に変化している、請求項１
６に記載の高周波装置。 - 【請求項１８】 前記ユニプレーナ型伝送線路がコプレ
ーナ線路である、請求項１から１７の何れか一つに記載
の高周波装置。 - 【請求項１９】 前記誘電体基板がＧａＡｓ基板であ
る、請求項１から１８の何れか一つに記載の高周波装
置。 - 【請求項２０】 前記誘電体基板がガラス基板である、
請求項１から１８の何れか一つに記載の高周波装置。 - 【請求項２１】 前記ＧａＡｓ基板の上に能動素子を有
する、請求項２０に記載の高周波装置。 - 【請求項２２】 前記ガラス基板の上に能動素子を有す
る、請求項２１に記載の高周波装置。
Priority Applications (3)
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|---|---|---|---|
| JP24227999A JP2001068906A (ja) | 1999-08-27 | 1999-08-27 | 高周波装置 |
| US09/648,498 US6570464B1 (en) | 1999-08-27 | 2000-08-25 | High frequency apparatus |
| US10/249,487 US20040041653A1 (en) | 1999-08-27 | 2003-04-14 | High Frequency Apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24227999A JP2001068906A (ja) | 1999-08-27 | 1999-08-27 | 高周波装置 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP24227999A Withdrawn JP2001068906A (ja) | 1999-08-27 | 1999-08-27 | 高周波装置 |
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|---|---|
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| JP (1) | JP2001068906A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005204289A (ja) * | 2003-12-15 | 2005-07-28 | Matsushita Electric Ind Co Ltd | ホームエージェント装置、モバイルルータ装置、通信システム、および通信方法 |
| JP2011101327A (ja) * | 2009-11-09 | 2011-05-19 | Canon Inc | 信号伝送路 |
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| DE102004022176B4 (de) * | 2004-05-05 | 2009-07-23 | Atmel Germany Gmbh | Verfahren zur Herstellung von passiven Bauelementen auf einem Substrat |
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1999
- 1999-08-27 JP JP24227999A patent/JP2001068906A/ja not_active Withdrawn
-
2000
- 2000-08-25 US US09/648,498 patent/US6570464B1/en not_active Expired - Fee Related
-
2003
- 2003-04-14 US US10/249,487 patent/US20040041653A1/en not_active Abandoned
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