JP2001067328A - 情報処理装置およびそのアクセス制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 共有メモリに対するダブルワードアクセスを
行う場合に共有メモリのメモリ領域を有効利用し、ダブ
ルワードアクセス時のアドレス指定を簡易かつ柔軟に行
うこと。 【解決手段】 泣別れ防止制御回路２０は、ダブルワー
ドアクセス設定レジスタ１１ａ，１１ｂにダブルワード
アクセスの設定がある場合、昇順／降順設定レジスタ１
２ａ，１２ｂが示す昇順あるいは降順で共有メモリ４に
対するアクセスをワード単位で行うとともに、共有メモ
リ４からダブルワードを読み出す場合、該ダブルワード
を共有メモリ４からワード単位で連続して読み出してバ
ッファ１４ａ，１４ｂに格納し、共有メモリ４にダブル
ワードを書き込む場合、該ダブルワードをバッファ１４
ａ，１４ｂに格納し、その後該ダブルワードの残りワー
ドのアクセス要求時に該バッファに格納されたダブルワ
ードを連続して共有メモリ４に書き込む制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、第一のＣＰＵ
と、第二のＣＰＵと、前記第一および第二のＣＰＵが共
有し、ワード単位でデータを格納する共有メモリと、前
記第一および第二のＣＰＵによる前記共有メモリに対す
るアクセスを制御するバスコントロール回路とを有した
情報処理装置およびそのアクセス制御方法に関し、特
に、前記第一のＣＰＵ、前記第二のＣＰＵおよび前記共
有メモリと、前記バスコントロール回路とが１６ビット
データバスで接続され、１６ビットのワード単位でデー
タ転送され、前記第一のＣＰＵおよび前記第二のＣＰＵ
が前記共有メモリに対して３２ビットのデータセットで
アクセス（ダブルワードアクセス）を行う情報処理装置
およびそのアクセス制御方法に関するものである。

【０００２】

【従来の技術】図２１は、二つのＣＰＵがバスコントロ
ール回路を介して一つの共有メモリを共有する情報処理
装置の概要構成を示す図である。図２１において、ＣＰ
Ｕ１０１とＣＰＵ１０２とは、バスコントロール回路１
０３と１６ビットデータバスで接続され、共有メモリ１
０４は、バスコントロール回路１０３と１６ビットデー
タバスで接続される。ＣＰＵ１０１，１０２は、共有メ
モリ１０４に対して１６ビット単位でデータを転送し、
共有メモリ１０４は、１６ビット単位でデータを格納す
る。すなわち、ＣＰＵ１０１，１０２は、ワード（１６
ビット）単位で共有メモリ１０４をアクセスすることが
できる。

【０００３】ところで、ＣＰＵ１０１，１０２は、共有
メモリ１０４に対して、連続する３２ビットを一つのデ
ータセット（ダブルワード）としてアクセスを行う場合
がある。ＣＰＵ１０１，１０２が共有メモリ１０４に対
してダブルワードアクセスを行う場合、転送単位は１６
ビットであることから、共有メモリに対して２回のアク
セスを行う必要がある。この場合、共有メモリ１０４
は、ＣＰＵ１０１，１０２によって共有されるため、ア
クセスの競合によっては、所望のダブルワードアクセス
が行われない、いわゆる「データの泣別れ」が生じるこ
とになる。

【０００４】図２２は、この「データの泣別れ」が生じ
る場合を説明する図である。図２２において、共有メモ
リは、データを１６ビットのワード単位で格納し、ワー
ド単位の連続するデータ「Ａ」，「Ｂ」からなるダブル
ワードは、アドレス「４ｎ」，「４ｎ＋２」に連続して
格納される。この場合におけるアドレスは、バイトアド
レスで表され、アドレス「４ｎ」および「４ｎ＋２」に
示す「ｎ」は、バイト（８ビット）数を表す。なお、ア
ドレス「４ｎ」，「４ｎ＋２」の順序で格納しているの
は、アクセスの回路構成が単純になるからである。すな
わち、４の倍数（４ｎ）は、ＣＰＵが出力するアドレス
信号の下位２ビットを「００」として判別することがで
き、４の倍数＋２（４ｎ＋２）は、アドレス信号の下位
２ビットを「１０」として判別することができ、これら
の判別は、インバータ回路とアンド回路のみによって簡
単に回路構成できるからである。

【０００５】図２２は、ＣＰＵ１０２がデータ「Ａ」，
「Ｂ」からなるダブルワードを読み出す際に、ＣＰＵ１
０１がデータ「Ｘ」を書き込む処理が競合し、データの
泣別れが生ずる場合を示している。図２２（ａ）におい
て、ＣＰＵ１０２は、アドレス「４ｎ」からデータ
「Ａ」を読み出し（リード）し（Ｓ１０１）、その後デ
ータ「Ｂ」を連続して読み出そうとするが、図２２
（ｂ）に示すように、このデータ「Ｂ」のリード前に、
ＣＰＵ１０１がデータ「Ｘ」をアドレス「４ｎ＋２」に
書き込み（ライトし）（Ｓ１０２）、その後、図２２
（ｃ）に示すように、ＣＰＵ１０２が、アドレス「４ｎ
＋２」のデータ「Ｘ」を読み出して（Ｓ１０３）しまっ
ている。ＣＰＵ１０２は、アドレス「４ｎ」，「４ｎ＋
２」をアクセスして、データ「Ａ」，「Ｂ」をリードす
るはずであったが、ＣＰＵ１０１によってアドレス「４
ｎ＋２」にデータ「Ｘ」がライトされて更新されてしま
ったため、データ「Ａ」，「Ｘ」をリードしてしまって
いる。このような「データの泣別れ」の発生によって、
データのリード／ライトの整合性がとれなくなるという
問題が生じる。

【０００６】このような「データの泣別れ」を防止する
ため、図２３に示すように、バスコントロール回路１０
３内には、泣別れ防止回路１１０のハードウェアを設け
ている。すなわち、バスコントロール回路１０３には、
ダブルワードアクセスを行う旨が設定されるダブルワー
ドアクセス設定レジスタ１１１ａ，１１１ｂが設けられ
るとともに、泣別れ防止回路１１０には、ダブルワード
アクセスが行われた際に、ダブルワードを構成する各ワ
ードを一時格納するバッファ１１４ａ，１１４ｂが設け
られ、ダブルワードアクセス時における「データの泣別
れ」を防止するようにしている。

【０００７】図２４および図２５は、共有メモリ１０４
からダブルワードをリードする際の泣別れ防止回路１１
０の動作を示す図である。図２４において、まず、ＣＰ
Ｕ１０１は、ダブルワードアクセスの前に、ダブルワー
ドアクセス設定レジスタ１１１ａに対して、ダブルワー
ドアクセスであることを設定しておく。そして、ＣＰＵ
１０１は、アドレス「４ｎ」に対するリードアクセス要
求を泣別れ防止回路１１０に発行する（Ｓ２０１）と、
泣別れ防止回路１１０は、このアクセスがダブルワード
アクセスであることをダブルワードアクセス設定レジス
タ１１１ａの設定によって知っているので、共有メモリ
１０４のアドレス「４ｎ」からデータ「Ａ」をリードし
（Ｓ２０２）、さらに連続してアドレス「４ｎ＋２」か
らデータ「Ｂ」をリードする（Ｓ２０３）。そして、泣
別れ防止回路１１０は、リードしたデータ「Ａ」は、そ
のままＣＰＵ１０１に出力し（Ｓ２０４）、２回目にリ
ードしたデータ「Ｂ」は、バッファ１１４ａに一時格納
する（Ｓ２０５）。なお、この泣別れ防止回路１１０に
よるデータ「Ａ」，「Ｂ」のリードアクセス時には、他
のＣＰＵ１０２に対して、ウェイト信号を送出し、ＣＰ
Ｕ１０２をウェイト状態にし（Ｓ２０６）、他のＣＰＵ
１０２による共有メモリ１０４に対するアクセスを許可
しない。

【０００８】図２５において、データ「Ｂ」がバッファ
１１４ａに一時格納されると、泣別れ防止回路１１０
は、他のＣＰＵ１０２に対するウェイト状態を解除し
（Ｓ２０７）、他のＣＰＵ１０２による共有メモリ１０
４に対するアクセスを許容する。この場合、他のＣＰＵ
１０２は、通常のワードアクセスのほか、ダブルワード
アクセスであっても、アクセスが可能である。その後、
ＣＰＵ１０１からアドレス「４ｎ＋２」に対するリード
アクセス要求が泣別れ防止回路１１０に発行される（Ｓ
２０８）と、泣別れ防止回路１１０は、共有メモリ１０
４にリードアクセスすることなく、バッファ１１４ａに
一時格納されていたデータ「Ｂ」をＣＰＵ１０１に出力
する（Ｓ２０９，Ｓ２１０）。

【０００９】一方、図２６および図２７は、共有メモリ
１０４にダブルワードをライトする際の泣別れ防止回路
１１０の動作を示す図である。図２６において、まず、
ＣＰＵ１０１は、ダブルワードアクセスの前に、ダブル
ワードアクセス設定レジスタ１１１ａに対して、ダブル
ワードアクセスであることを設定しておく。そして、Ｃ
ＰＵ１０１は、アドレス「４ｎ」に対するライトアクセ
スを泣別れ防止回路１１０に対して発行し（Ｓ３０
１）、データ「Ａ」を泣別れ防止回路１１０に送出す
る。泣別れ防止回路１１０は、このライトアクセスがダ
ブルワードアクセスであることをダブルワードアクセス
設定レジスタ１１１ａの設定によって知っているので、
共有メモリ１０４のアドレス「４ｎ」に対するデータ
「Ａ」のライトアクセス要求時には、共有メモリ１０４
に対してはライトアクセスを行わずに、データ「Ａ」を
バッファ１１４ａに一時格納する（Ｓ３０３）。なお、
この泣別れ防止回路１１０によるデータ「Ａ」のライト
アクセス要求時には、他のＣＰＵ１０２に対してウェイ
ト解除状態に設定し（Ｓ３０４）、他のＣＰＵ１０２に
よるアクセスを許可する。

【００１０】その後、図２７において、ＣＰＵ１０１か
らアドレス「４ｎ＋２」に対するライトアクセス要求が
泣別れ防止回路１１０に発行され（Ｓ３０５）、データ
「Ｂ」が泣別れ防止回路１１０に送出される（Ｓ３０
６）と、泣別れ防止回路１１０は、バッファ１１４ａに
一時格納されていたデータ「Ａ」を共有メモリ１０４の
アドレス「４ｎ」に対してライトアクセスし（Ｓ３０
７，Ｓ３０８）、その後、入力されたデータ「Ｂ」をそ
のまま、共有メモリ１０４のアドレス「４ｎ＋２」にラ
イトアクセスする（Ｓ３０９）。なお、泣別れ防止回路
１１０は、データ「Ａ」，「Ｂ」を共有メモリ１０４に
ライトアクセスしている際には、他のＣＰＵ１０２をウ
ェイト状態にし（Ｓ３１０）、他のＣＰＵ１０２からの
アクセスを許可しない。

【００１１】このようにして、泣別れ防止回路１１０
は、ダブルワードアクセス時におけるデータの整合性を
維持できるようにしている。なお、泣別れ防止回路１１
０内に、調停回路を設けておくことによって、ＣＰＵ１
０１，１０２がほぼ同時あるいは全く同時に共有メモリ
１０４に対して、通常のワードアクセスあるいはダブル
ワードアクセスを発行した場合のアクセス権を調停する
ようにしている。たとえば、ＣＰＵ１０１，１０２がほ
ぼ同時に共有メモリ１０４に対してアクセスを発行した
場合には、早くアクセスを発行したＣＰＵ側にアクセス
権を与え、全く同時に共有メモリ１０４に対してアクセ
スを発行した場合には、予め設定されている優先順位の
高いＣＰＵ側にアクセス権を与え、アクセス権が与えら
れなかったＣＰＵ側をウェイト状態に設定してアクセス
を許可しないようにしている。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た泣別れ防止回路１１０を有する情報処理装置では、Ｃ
ＰＵ１０１，１０２による共有メモリ１０４に対するダ
ブルワードアクセスの回路構成を簡単にするため、アド
レスを４の倍数（４ｎ）と４の倍数＋２（４ｎ＋２）と
いう順序で格納あるいはアクセスさせるようにしていた
ため、共有メモリ１０４にダブルワードを格納する場
合、ダブルワードの先頭アドレスが常に４の倍数（４
ｎ）となり、共有メモリ１０４上の４の倍数±２（４ｎ
±２）アドレスのメモリ領域に空きがある場合であって
も、このメモリ領域を有効利用することができないとい
う問題点があった。

【００１３】また、共有メモリ１０４に対するダブルワ
ードアクセスのアドレス指定は、１回目が４の倍数（４
ｎ）とし、２回目が４の倍数＋２（４ｎ＋２）とする制
約を受けているため、メモリのアドレスが大きいメモリ
領域からアドレスが小さいメモリ領域となるアクセス順
でダブルワードアクセスを行う場合、たとえば、１回
目：４ｎ→２回目：４ｎ＋２→３回目：４ｎ−４→４回
目：４ｎ−２というように、アドレス指定処理が複雑と
なり、アドレス指定にかかる負荷と労力がかかるという
問題点もあった。

【００１４】一方、従来の泣別れ防止回路１１０を有す
る情報処理装置では、一方のＣＰＵ１０１が共有メモリ
１０４に対してアクセスしている場合には、他のＣＰＵ
１０２のアクセスをウェイト状態にしており、他のＣＰ
Ｕ１０２の待ち時間が長くなり、情報処理装置全体の動
作処理速度が低下するという問題点があった。

【００１５】この発明は上記に鑑みてなされたもので、
ワード単位でデータ転送を行い、複数のＣＰＵが共有メ
モリを共有する場合におけるダブルワードアクセスをメ
モリ領域の有効利用を図りつつデータの泣別れを防止
し、さらにダブルワードアクセス時のアドレス指定を簡
易かつ柔軟に行うことができる情報処理装置およびその
アクセス制御方法を得ることを目的とする。また、ダブ
ルワードアクセスが競合する場合が生じても、情報処理
装置全体の動作処理速度の低下を防止することができる
情報処理装置およびそのアクセス制御方法を得ることを
目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる情報処理装置は、第一のＣＰＵ
と、第二のＣＰＵと、前記第一および第二のＣＰＵが共
有し、ワード単位でデータを格納する共有メモリと、前
記第一および第二のＣＰＵによる前記共有メモリに対す
るアクセスを制御するバスコントロール回路とを有した
情報処理装置において、前記バスコントロール回路は、
前記共有メモリに対して書き込むべきあるいは読み出し
たダブルワードのうちの少なくとも一つのワードを一時
格納するバッファと、ダブルワードアクセスである旨を
示すダブルワードアクセス設定レジスタと、ダブルワー
ドアクセスを昇順あるいは降順のいずれで行うかを示す
昇順／降順設定レジスタと、前記ダブルワードアクセス
設定レジスタにダブルワードアクセスを行う設定がなさ
れた場合、前記昇順／降順設定レジスタによって設定さ
れた昇順あるいは降順で前記共有メモリに対するアクセ
スをワード単位で行うとともに、前記共有メモリからダ
ブルワードを読み出す場合、該ダブルワードを前記共有
メモリからワード単位で連続して読み出して前記バッフ
ァに格納し、前記共有メモリにダブルワードを書き込む
場合、該ダブルワードを前記バッファに格納し、その後
該ダブルワードの残りワードのアクセス要求時に該バッ
ファに格納されたダブルワードを連続して前記共有メモ
リに書き込む制御を行うアクセスコントロール回路と、
を備えたことを特徴とする。

【００１７】この発明によれば、前記バスコントロール
回路のアクセスコントロール回路は、ダブルワードアク
セス設定レジスタにダブルワードアクセスを行う設定が
なされた場合、昇順／降順設定レジスタによって設定さ
れた昇順あるいは降順で共有メモリに対するアクセスを
ワード単位で行うとともに、前記共有メモリからダブル
ワードを読み出す場合、該ダブルワードを前記共有メモ
リからワード単位で連続して読み出してバッファに格納
し、前記共有メモリにダブルワードを書き込む場合、該
ダブルワードを前記バッファに格納し、その後該ダブル
ワードの残りワードのアクセス要求時に該バッファに格
納されたダブルワードを連続して前記共有メモリに書き
込む制御を行うようにしている。

【００１８】つぎの発明にかかる情報処理装置は、上記
の発明において、ダブルワードアクセス時における最初
のワードアクセスか残りのワードアクセスかを示すフラ
グを設定する回数フラグをさらに備え、前記アクセスコ
ントロール回路は、前記回数フラグに設定されたフラグ
をもとに前記共有メモリに対するダブルワードアクセス
時における他のＣＰＵの待機あるいは待機解除を制御す
ることを特徴とする。

【００１９】この発明によれば、回数フラグが、ダブル
ワードアクセス時における最初のワードアクセスか残り
のワードアクセスかを示すフラグを設定し、アクセスコ
ントロール回路が、前記回数フラグに設定されたフラグ
をもとに共有メモリに対するダブルワードアクセス時に
おける他のＣＰＵの待機あるいは待機解除を制御するよ
うにしている。

【００２０】つぎの発明にかかる情報処理装置は、第一
のＣＰＵと、第二のＣＰＵと、前記第一および第二のＣ
ＰＵが共有し、ワード単位でデータを格納する共有メモ
リと、前記第一および第二のＣＰＵによる前記共有メモ
リに対するアクセスを制御するバスコントロール回路と
を有した情報処理装置において、前記バスコントロール
回路は、前記共有メモリに対して書き込むべきあるいは
読み出したダブルワードを一時格納するバッファと、所
定クロックを発生するクロック発生手段と、前記共有メ
モリに対するダブルワードの格納順序およびアクセス順
序を偶数ワードアドレスから開始させるとともに、ダブ
ルワードのデータを前記バッファに一時格納し、前記第
一のＣＰＵおよび前記第二のＣＰＵによる前記共有メモ
リに対する前記ダブルワードのアクセス要求が競合した
場合、前記所定クロックに対応させて前記第一のＣＰＵ
および前記第二のＣＰＵに対するアクセス権をワード単
位で交互に割り当てるアクセス制御手段と、を備えたこ
とを特徴とする。

【００２１】この発明によれば、バスコントロール回路
のアクセス制御手段が、共有メモリに対するダブルワー
ドの格納順序およびアクセス順序を偶数ワードアドレス
から開始させるとともに、ダブルワードのデータを前記
バッファに一時格納し、第一のＣＰＵおよび第二のＣＰ
Ｕによる前記共有メモリに対する前記ダブルワードのア
クセス要求が競合した場合、所定クロックに対応させて
前記第一のＣＰＵおよび前記第二のＣＰＵに対するアク
セス権をワード単位で交互に割り当て、ダブルワードア
クセスが競合した場合でも確実にデータの整合性を保持
できるようにしている。

【００２２】つぎの発明にかかる情報処理装置は、上記
の発明において、前記アクセス制御手段は、前記所定ク
ロックの前縁および後縁を前記第一のＣＰＵおよび前記
第二のＣＰＵに割り当てて制御することを特徴とする。

【００２３】この発明によれば、アクセス制御手段が、
所定クロックの前縁および後縁を第一のＣＰＵおよび第
二のＣＰＵに割り当てて制御するようにしている。

【００２４】つぎの発明にかかる情報処理装置のアクセ
ス制御方法は、第一のＣＰＵと、第二のＣＰＵと、前記
第一および第二のＣＰＵが共有し、ワード単位でデータ
を格納する共有メモリと、前記第一および第二のＣＰＵ
による前記共有メモリに対するアクセスを制御するバス
コントロール回路とを有した情報処理装置のアクセス制
御方法において、前記第一のＣＰＵおよび前記第二のＣ
ＰＵが前記共有メモリに対してダブルワードアクセスを
行う場合にダブルワードアクセスを昇順で行うか降順で
行うかを設定する昇順／降順設定工程と、前記昇順／降
順設定レジスタによって設定された昇順あるいは降順で
前記共有メモリに対するアクセスをワード単位で行うア
クセス工程と、を含むことを特徴とする。

【００２５】この発明によれば、昇順／降順設定工程に
よって、第一のＣＰＵおよび第二のＣＰＵが共有メモリ
に対してダブルワードアクセスを行う場合にダブルワー
ドアクセスを昇順で行うか降順で行うかを設定し、アク
セス工程によって、前記昇順／降順設定レジスタによっ
て設定された昇順あるいは降順で前記共有メモリに対す
るアクセスをワード単位で行うようにしている。

【００２６】つぎの発明にかかる情報処理装置のアクセ
ス制御方法は、上記の発明において、前記アクセス工程
は、前記共有メモリからダブルワードを読み出す場合、
該ダブルワードを前記共有メモリからワード単位で連続
して読み出してバッファに格納し、前記共有メモリにダ
ブルワードを書き込む場合、該ダブルワードをバッファ
に格納し、その後該ダブルワードの残りワードのアクセ
ス要求時に該バッファに格納されたダブルワードを連続
して前記共有メモリに書き込む制御を行うことを特徴と
する。

【００２７】この発明によれば、前記アクセス工程は、
共有メモリからダブルワードを読み出す場合、該ダブル
ワードを前記共有メモリからワード単位で連続して読み
出してバッファに格納し、前記共有メモリにダブルワー
ドを書き込む場合、該ダブルワードをバッファに格納
し、その後該ダブルワードの残りワードのアクセス要求
時に該バッファに格納されたダブルワードを連続して前
記共有メモリに書き込む制御を行うようにしている。

【００２８】つぎの発明にかかる情報処理装置のアクセ
ス制御方法は、上記の発明において、ダブルワードアク
セス時における最初のワードアクセスか残りのワードア
クセスかを示すフラグを設定する回数フラグ設定工程を
さらに含み、前記アクセス工程は、前記回数フラグに設
定されたフラグをもとに前記共有メモリに対するダブル
ワードアクセス時における他のＣＰＵの待機あるいは待
機解除を制御することを特徴とする。

【００２９】この発明によれば、回数フラグ設定工程
が、ダブルワードアクセス時における最初のワードアク
セスか残りのワードアクセスかを示すフラグを設定し、
前記アクセス工程が、前記回数フラグに設定されたフラ
グをもとに前記共有メモリに対するダブルワードアクセ
ス時における他のＣＰＵの待機あるいは待機解除を制御
するようにしている。

【００３０】つぎの発明にかかる情報処理装置のアクセ
ス制御方法は、第一のＣＰＵと、第二のＣＰＵと、前記
第一および第二のＣＰＵが共有し、ワード単位でデータ
を格納する共有メモリと、前記第一および第二のＣＰＵ
による前記共有メモリに対するアクセスを制御するバス
コントロール回路とを有した情報処理装置のアクセス制
御方法において、前記共有メモリに対するダブルワード
の格納順序およびアクセス順序を偶数ワードアドレスか
ら開始させる設定を予め行う設定工程と、前記共有メモ
リに対するダブルワードのデータをバッファに一時格納
する格納工程と、前記第一のＣＰＵおよび前記第二のＣ
ＰＵによる前記共有メモリに対する前記ダブルワードの
アクセス要求が競合した場合、所定クロックに対応させ
て前記第一のＣＰＵおよび前記第二のＣＰＵに対するア
クセス権をワード単位で交互に割り当てるアクセス制御
工程と、を含むことを特徴とする。

【００３１】この発明によれば、設定工程によって、共
有メモリに対するダブルワードの格納順序およびアクセ
ス順序を偶数ワードアドレスから開始させる設定を予め
行い、格納工程によって、前記共有メモリに対するダブ
ルワードのデータをバッファに一時格納し、アクセス制
御工程によって、第一のＣＰＵおよび第二のＣＰＵによ
る前記共有メモリに対する前記ダブルワードのアクセス
要求が競合した場合、所定クロックに対応させて前記第
一のＣＰＵおよび前記第二のＣＰＵに対するアクセス権
をワード単位で交互に割り当てるようにしている。

【００３２】つぎの発明にかかる情報処理装置のアクセ
ス制御方法は、上記の発明において、前記アクセス制御
工程は、前記所定クロックの前縁および後縁を前記第一
のＣＰＵおよび前記第二のＣＰＵに割り当てて制御する
ことを特徴とする。

【００３３】この発明によれば、前記アクセス制御工程
が、所定クロックの前縁および後縁を第一のＣＰＵおよ
び第二のＣＰＵに割り当てて制御するようにしている。

【００３４】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる情報処理装置およびそのアクセス制御方法
の好適な実施の形態を詳細に説明する。

【００３５】実施の形態１．まず、この発明の実施の形
態１について説明する。図１は、この発明の実施の形態
１である情報処理装置の構成を示すブロック図である。
図１において、この情報処理装置は、二つのＣＰＵ１，
２と、バスコントロール回路３と、共有メモリ４とを有
する。ＣＰＵ１，２とバスコントロール回路３との間
と、共有メモリ４とバスコントロール回路３との間と
は、それぞれ１６ビットデータバスＢ１，Ｂ２，Ｂ４に
よって接続され、ＣＰＵ１，２は、共有メモリ４に対し
て１６ビット（ワード）単位でアクセスが可能である。
共有メモリ４は、ワード単位でデータを格納する。バス
コントロール回路３は、３２ビットが連続して意味をも
つダブルワードのアクセス制御も行い、各ＣＰＵ１，２
に対するデータの整合性をとるようにしている。

【００３６】バスコントロール回路３は、泣別れ防止回
路１０を有し、泣別れ防止回路１０は、ＣＰＵ１，２に
よる共有メモリ４へのアクセスがダブルワードアクセス
か否かを設定するダブルワードアクセス設定レジスタ１
１ａ，１１ｂ、ＣＰＵ１，２によるダブルワードアクセ
ス時のアドレス指定が昇順か降順かを設定する昇順／降
順設定レジスタ１２ａ，１２ｂ、ＣＰＵ１，２によるダ
ブルワードアクセス時のアクセスが１回目か２回目かを
判別する回数フラグ１３ａ，１３ｂ、ＣＰＵ１，２によ
るダブルワードアクセス時における１回分の１６ビット
データを一時格納するバッファ１４ａ，１４ｂ、および
泣別れ防止制御回路２０を有する。

【００３７】つぎに、図２〜図４を参照して、ＣＰＵ１
による昇順のダブルワードリードアクセスについて泣別
れ防止制御回路２０の動作処理を中心に説明する。図２
は、ＣＰＵ１がダブルワードリードアクセスを行う場合
の前処理を説明する図である。図２において、ＣＰＵ１
は、ダブルワードリードアクセスを行う場合、まずＩ／
Ｏライト（Ｓ１）によってダブルワードアクセス設定レ
ジスタ１１ａの内容を「１」に設定し、ダブルワードア
クセスを行うことを設定する。また、Ｉ／Ｏライト（Ｓ
２）によって、昇順／降順設定レジスタ１２ａの内容を
「１」に設定し、アドレス指定を昇順によって行うこと
を設定する。

【００３８】図３において、その後、ＣＰＵ１は、ダブ
ルワードリードアクセスのうちの１回目のアクセス要
求、すなわち、アドレス「２ｎ」（ｎはバイト数）のデ
ータ「Ａ」に対するリードアクセス要求が発行される
（Ｓ１１）と、泣別れ防止制御回路２０は、アドレス
「２ｎ」のデータ「Ａ」をリードし（Ｓ１２）、そのま
まＣＰＵ１に出力する（Ｓ１３）。ダブルワードアクセ
ス設定レジスタ１１ａが「１」に設定されていることか
ら、残りのワードアクセスがあることを認識し、昇順／
降順設定レジスタ１２ａが「１」に設定されていること
から、昇順であることを認識し、アドレス「２ｎ」に
「２」を付加したアドレス「２ｎ＋２」に格納されたデ
ータ「Ｂ」をリードする（Ｓ１４）。このリードされた
データ「Ｂ」は、バッファ１４ａに格納される（Ｓ１
５）。また、この時点で、回数フラグ１３ａは、「０」
から「１」に設定される（Ｓ１６）。なお、この間、Ｃ
ＰＵ２に対しては、ウェイト状態に設定される（Ｓ１
７）、回数フラグが「１」に設定された時点で、ウェイ
ト解除状態に移行する（Ｓ２２）。

【００３９】図４において、その後、ＣＰＵ１は、アド
レス「２ｎ＋２」のデータ「Ｂ」に対するリードアクセ
ス要求が発行される（Ｓ１８）と、泣別れ防止回路２０
は、バッファ１４ａに一時格納されたデータ「Ｂ」を読
み出し（Ｓ１９）、ＣＰＵ１に、この読み出したデータ
「Ｂ」を出力する（Ｓ２０）。さらに、このデータ
「Ｂ」がＣＰＵ１に出力された時点で、回数フラグ１３
ａは、「１」から「０」に設定される。また、ダブルワ
ードアクセス設定レジスタ１１ａを「０」にリセットす
る。

【００４０】なお、図２〜図４において、昇順のダブル
ワードリードアクセスについて説明したが、降順のダブ
ルワードリードアクセスについても同様である。ただ
し、図２に示す前処理において、昇順／降順設定レジス
タ１２ａは、「０」に設定され、降順であることが設定
される。また、２回目のアドレス指定はアドレス「２ｎ
＋２」ではなく、アドレス「２ｎ−２」となる。また、
ＣＰＵ２によるダブルワードリードアクセスについて
も、ＣＰＵ１によるダブルワードリードアクセスと同様
にして行うことができる。

【００４１】つぎに、図５および図６を参照して、ＣＰ
Ｕ１による降順のダブルワードライトアクセスについて
泣別れ防止制御回路２０の動作処理を中心に説明する。
まず、ＣＰＵ１は、ダブルワードライトアクセスを行う
場合、まずＩ／Ｏライト（Ｓ１）によってダブルワード
アクセス設定レジスタ１１ａの内容を「１」に設定し、
ダブルワードアクセスを行うことを設定する。また、Ｉ
／Ｏライト（Ｓ２）によって、昇順／降順設定レジスタ
１２ａの内容を「０」に設定し、アドレス指定を降順に
よって行うことを設定する。

【００４２】図５において、その後、ＣＰＵ１は、ダブ
ルワードライトアクセスのうちの１回目のアクセス要
求、すなわち、アドレス「２ｎ」（ｎはバイト数）に対
するデータ「Ｂ」に対するライトアクセス要求が発行さ
れる（Ｓ３１）と、泣別れ防止制御回路２０は、アドレ
ス「２ｎ」のデータ「Ｂ」をバッファ１４ａに一時格納
し（Ｓ３２）、回数フラグ１３ａを「０」から「１」に
設定される（Ｓ３３）。なお、この場合、他のＣＰＵ２
に対しては、そのままウェイト解除状態が維持される。
すなわち、この状態では、泣別れ防止制御回路２０は、
共有メモリ４に対してアクセスを行っておらず、ＣＰＵ
２は、共有メモリ４に対してアクセスが可能となる。

【００４３】図６において、その後、ＣＰＵ１は、アド
レス「２ｎ」の降順であるアドレス「２ｎ−２」に対す
るデータ「Ａ」のライトアクセス要求が発行される（Ｓ
３４１８）と、泣別れ防止回路２０は、ＣＰＵ２をウェ
イト状態に設定し（Ｓ３８）、バッファ１４ａに一時格
納されたデータ「Ｂ」を読み出し（Ｓ３７）、アドレス
「２ｎ」に対してデータ「Ｂ」をライトし（Ｓ３５）、
その後、ライトアクセス要求したデータ「Ａ」をそのま
まアドレス「２ｎ−２」にライトする（Ｓ３６）。そし
て、回数フラグ１３ａを「１」から「０」に戻し（Ｓ３
９）、ＣＰＵ２をウェイト解除状態に設定する。

【００４４】なお、図５および図６において、降順のダ
ブルワードライトアクセスについて説明したが、昇順の
ダブルワードライトアクセスについても同様である。た
だし、図２に示す前処理において、昇順／降順設定レジ
スタ１２ａは、「１」に設定され、昇順であることが設
定される。また、２回目のアドレス指定はアドレス「２
ｎ−２」ではなく、アドレス「２ｎ＋２」となる。ま
た、ＣＰＵ２によるダブルワードライトアクセスについ
ても、ＣＰＵ１と同様にしてダブルワードライトアクセ
スを行うことができる。

【００４５】ここで、あるブロック単位でＣＰＵ１がダ
ブルワードでライトし、このライトしたメモリ領域をＣ
ＰＵ２によるダブルワードでリードする場合について考
える。すなわち、ＣＰＵ２が昇順でダブルワードライト
を行ったときに、ＣＰＵ２が昇順でダブルワードリード
を行うと、先頭のメモリ領域において、ＣＰＵ１がライ
トした後に、ＣＰＵ２がリードすれば最新のデータをリ
ードすることができるが、ブロックの後半において、何
らかの原因、たとえばＣＰＵ１とＣＰＵ２との処理速度
の違いによってＣＰＵ１によるライトとＣＰＵ２による
リードとが逆転した場合、ＣＰＵ２がリードするデータ
が最新のものではなくなってしまう。

【００４６】ＣＰＵ１が昇順でダブルワードライトを行
ったときに、ＣＰＵ２が降順でメモリの最後尾からダブ
ルワードリードを行うと、最後尾が最新になっていれ
ば、他のメモリ領域も最新になっており、古いデータを
使ってしまうことはなくなる。従来のアクセス制御方法
では、昇順のアクセスしか行うことができなかったた
め、１回目：４ｎ→２回目：４ｎ＋２→３回目：４ｎ−
４→４回目：４ｎ−２というようなアドレス指定しかで
きず、アドレス指定のソフトウェアが複雑なものとなっ
ていたが、この実施の形態１によれば、１回目：２ｎ→
２回目：２ｎ−２→３回目：２ｎ−４→４回目：２ｎ−
６となり、単にアドレスをデクリメントする処理のみで
アドレス指定を行うことができる。

【００４７】この実施の形態１によれば、回数フラグ１
３ａ，１３ｂにフラグ設定をもとに、ダブルワードアク
セスの１回目のアクセスか２回目のアクセスかを判別す
ることができるので、ダブルワードアクセスの場合にも
ワード（「２ｎ」）単位で共有メモリに格納あるいはア
クセスを行うことができ、共有メモリの有効利用を図る
ことができる。また、昇順／降順設定レジスタ１２ａ，
１２ｂを設けて、昇順／降順のダブルワードアクセスを
可能とし、柔軟なダブルワードアクセスが実現され、し
かもワード単位で単にアドレスをインクリメントあるい
はデクリメントするのみでアドレス指定を行うことがで
き、アドレス指定にかかるソフトウェアの負荷を軽減す
ることができる。

【００４８】実施の形態２．つぎに、この発明の実施の
形態２について説明する。実施の形態１では、ワード
（「２ｎ」）単位で昇順／降順のダブルワードアクセス
を可能とし、しかもメモリの有効利用を図ることができ
るものであったが、この実施の形態２では、ダブルワー
ドアクセスが競合した場合に交互にアクセスさせる調停
を行って、ダブルワードアクセス時における一方のＣＰ
Ｕのウェイト時間が長くなることによる情報処理装置全
体の処理速度の低下を防止するようにしている。

【００４９】図７は、この発明の実施の形態２である情
報処理装置の構成を示すブロック図である。図７におい
て、この情報処理装置は、図１に示した情報処理装置と
同様に、二つのＣＰＵ１，２と、バスコントロール回路
３と、共有メモリ４とを有する。ＣＰＵ１，２とバスコ
ントロール回路３との間と、共有メモリ４とバスコント
ロール回路３との間とは、それぞれ１６ビットデータバ
スＢ１，Ｂ２，Ｂ４によって接続され、ＣＰＵ１，２
は、共有メモリ４に対して１６ビット（ワード）単位で
アクセスが可能である。共有メモリ４は、ワード単位で
データを格納する。バスコントロール回路３は、３２ビ
ットが連続して意味をもつダブルワードのアクセス制御
も行い、各ＣＰＵ１，２に対するデータの整合性をとる
ようにしている。

【００５０】バスコントロール回路３は、各ＣＰＵ１，
２からのアクセス要求Ｓ５１，Ｓ５２が競合した場合
に、ＣＰＵ１，２による共有メモリ４に対するアクセス
を交互に行うようにする調停部３０と、クロック発生部
４０とを有する。調停部３０のタイミング調停部３１
は、ＣＰＵ１，２からのアクセス要求Ｓ５１，Ｓ５２を
クロックＣＫをもとに交互に検出し、検出結果をメモリ
アクセス信号Ｓ５３，Ｓ５４としてオア回路３２に出力
する。オア回路３２は、メモリアクセス信号Ｓ５３，Ｓ
５４の論理和をとり、その論理和結果を共有メモリ４に
対する最終的なメモリアクセス信号として出力し、これ
によって、ＣＰＵ１，２によるアクセスが競合した場合
に、各ＣＰＵ１，２による共有メモリ４に対するアクセ
スを交互に行うようにしている。

【００５１】なお、この実施の形態２は、実施の形態１
と同様にダブルワードアクセス設定レジスタ１１ａ，１
１ｂおよびバッファ１４ａ，１４ｂに対応するダブルワ
ードアクセス設定レジスタおよびバッファを有してい
る。この場合、バッファは、少なくとも１つのダブルワ
ードを一時格納する領域を有する。また、この実施の形
態２では、ダブルワードの共有メモリの格納開始あるい
はアクセス開始のアドレスは、ワードアドレスであり、
偶数「２ｍ」のワードアドレスから開始し、奇数「２ｍ
＋１」のワードアドレスで終了するという固定的な制御
が行われる。

【００５２】ここで、図８に示すタイミングチャートを
参照して、調停部３０によるアクセス調停処理について
説明する。まず、クロック発生部４０が発生するクロッ
クＣＫの立ち上がりは、ＣＰＵ１による動作タイミング
として用い、クロックＣＫの立ち下がりは、ＣＰＵ２に
よる動作タイミングとして用いられる。なお、共有メモ
リ４に対するアクセスは、クロックＣＫの１周期内に終
了するものとする。図８では、ＣＰＵ１からのアクセス
要求Ｓ５１の後に、ＣＰＵ２からのアクセス要求Ｓ５２
があった場合を示している。図８において、クロックＣ
Ｋの立ち上がりＰ１では、ＣＰＵ１によるアクセス要求
Ｓ５１がなされており、アクセス要求Ｓ５１がオン状態
となっている。また、ＣＰＵ２によるアクセス要求Ｓ５
２がなされており、アクセス要求Ｓ５２がオン状態とな
っている。ここで、ＣＰＵ２によるメモリアクセス信号
Ｓ５４はオフ状態であるため、ＣＰＵ１によるメモリア
クセス信号Ｓ５３をオン状態にし、最終的にＣＰＵ１に
よるメモリアクセス信号Ｓ５３をメモリアクセス信号Ｓ
５５として共有メモリ４に出力する。なお、上述したオ
ン／オフ状態は、各信号Ｓ５１〜Ｓ５５のＨ／Ｌに対応
する。

【００５３】その後、クロックＣＫの立ち下がりＰ２で
は、ＣＰＵ２によるアクセス要求Ｓ５２がなされている
が、ＣＰＵ１によるメモリアクセス信号Ｓ５３がオン状
態でメモリアクセス中であるため、この時点Ｐ２では、
ＣＰＵ２によるメモリアクセスを行うことができない。
さらに、クロックＣＫの立ち上がりＰ３では、メモリア
クセス信号Ｓ５３のオン状態が１周期分経過したので、
メモリアクセス信号Ｓ５３をオフ状態にする。

【００５４】その後、クロックＣＫの立ち下がりＰ４で
は、ＣＰＵ１，２によるアクセス要求Ｓ５１，Ｓ５２が
ともにオン状態であり、しかもＣＰＵ１によるメモリア
クセス信号Ｓ５３がオフ状態であるので、ＣＰＵ２によ
るメモリアクセス信号Ｓ５４をオン状態にする。クロッ
クＣＫの立ち上がりＰ５では、ＣＰＵ１，２によるアク
セス要求Ｓ５１，Ｓ５２がともにオン状態であるが、Ｃ
ＰＵ２によるメモリアクセス信号Ｓ５３がオン状態であ
るため、ＣＰＵ１によるメモリアクセスを行うことがで
きない。

【００５５】その後、クロックＣＫの立ち下がりＰ６で
は、メモリアクセス信号Ｓ５４のオン状態が１周期分経
過したので、メモリアクセス信号Ｓ５４をオフ状態にす
る。クロックＣＫの立ち下がりＰ７では、ＣＰＵ１，２
によるアクセス要求Ｓ５１，Ｓ５２がともにオン状態で
あり、しかもＣＰＵ２によるメモリアクセス信号Ｓ５４
がオフ状態であるので、ＣＰＵ１によるメモリアクセス
信号Ｓ５３をオン状態にする。

【００５６】その後、クロックＣＫの立ち下がりＰ８で
は、ＣＰＵ１，２によるアクセス要求Ｓ５１，Ｓ５２が
ともにオン状態であるが、ＣＰＵ１によるメモリアクセ
ス信号Ｓ５３がオン状態であるため、ＣＰＵ２によるメ
モリアクセスは行うことができない。さらに、クロック
ＣＫの立ち上がりＰ９では、ＣＰＵ１による２回目のメ
モリアクセスが終了し、これにより、ＣＰＵ１のアクセ
ス要求Ｓ５１をオフ状態にする。

【００５７】その後、クロックＣＫの立ち下がりＰ１０
では、ＣＰＵ２によるアクセス要求Ｓ５２がオン状態で
あるが、ＣＰＵ１によるアクセス要求Ｓ５１およびメモ
リアクセス信号Ｓ５２がともにオフ状態であるため、Ｃ
ＰＵ２によるメモリアクセス信号Ｓ５４をオン状態にす
る。その後、クロックＣＫの立ち下がりＰ１１では、Ｃ
ＰＵ２によるメモリアクセスが終了し、これにより、Ｃ
ＰＵ２によるアクセス要求Ｓ２をオフ状態にする。

【００５８】このように調停部３０は、ＣＰＵ１，２か
らのメモリアクセスが競合した場合、クロックＣＫの立
ち上がりおよび立ち下がりをそれぞれ各ＣＰＵ１，２の
動作タイミングに設定して、交互にメモリアクセスを行
わせているので、ＣＰＵ１あるいはＣＰＵ２が長いウェ
イト時間をとることによる情報処理装置全体の処理速度
低下を防止することができる。

【００５９】ここで、ＣＰＵ１，２による共有メモリ４
へのアクセスが競合する場合に、データの整合性を維持
しつつ、アクセスが交互に行われ、ウェイト時間が各Ｃ
ＰＵ１，２に分散される具体例を説明する。図９〜図１
２は、ＣＰＵ２によるダブルワードリードアクセスが先
に行われ、このダブルワードリードアクセスとＣＰＵ１
によるダブルワードライトアクセスとが競合する場合の
処理を示す図である。

【００６０】図９において、共有メモリ４のアドレス
「２ｍ」，「２ｍ＋１」には、それぞれデータ「Ａ」，
「Ｂ」が格納されている。ＣＰＵ２は、このデータ
「Ａ」，「Ｂ」をリードするアクセスを行い、ＣＰＵ１
は、アドレス「２ｍ」，「２ｍ＋１」にデータ「Ｃ」，
「Ｄ」をライトするアクセスを行う。まず、ＣＰＵ２
は、共有メモリ４のアドレス「２ｍ」からデータ「Ａ」
をリードする。その後、図１０において、ＣＰＵ１は、
共有メモリ４のアドレス「２ｍ」にデータ「Ｃ」をライ
トする。その後、図１１において、ＣＰＵ２は、アドレ
ス「２ｍ＋１」のデータ「Ｂ」をリードする。その後、
図１２において、ＣＰＵ１は、アドレス「２ｍ＋１」に
データ「Ｄ」をライトする。このようにして、ＣＰＵ２
は、データ「Ａ」，「Ｂ」をリードすることができ、Ｃ
ＰＵ１は、データ「Ｃ」，「Ｄ」をライトすることがで
き、最終的にデータの整合性は保たれたことになる。

【００６１】同様にして、図１３〜１６は、ＣＰＵ１に
よるダブルワードライトアクセスが先に行われ、このダ
ブルワードライトアクセスとＣＰＵ２によるダブルリー
ドライトアクセスとが競合する場合の処理を示す図であ
る。共有メモリ４のアドレス「２ｍ」，「２ｍ＋１」に
は、それぞれデータ「Ａ」，「Ｂ」が格納されており、
ＣＰＵ１は、このアドレス「２ｍ」，「２ｍ＋１」にデ
ータ「Ｃ」，「Ｄ」をライトするアクセスを行い、ＣＰ
Ｕ２は、アドレス「２ｍ」，「２ｍ＋１」のデータをダ
ブルワードリードする。図１３において、まず、ＣＰＵ
１は、共有メモリ４のアドレス「２ｍ」にデータ「Ｃ」
をライトする。その後、図１４において、ＣＰＵ２は、
アドレス「２ｍ」にライトされたデータ「Ｃ」を読み込
む。その後、図１５において、ＣＰＵ１は、共有メモリ
４のアドレス「２ｍ＋１」にデータ「Ｄ」をライトす
る。その後、図１６において、ＣＰＵ２は、アドレス
「２ｍ＋１」にライトされたデータ「Ｄ」をリードす
る。このようにして、ＣＰＵ１は、データ「Ｃ」，
「Ｄ」をライトすることができ、ＣＰＵ２は、アドレス
「２ｍ」，「２ｍ＋１」における最新のデータであるデ
ータ「Ｃ」，「Ｄ」をリードすることができ、最終的に
データの整合性は保たれたことになる。

【００６２】同様にして、図１７〜図２０は、ＣＰＵ１
によるダブルワードライトアクセスが先に行われ、この
ダブルワードライトアクセスとＣＰＵ２によるダブルワ
ードライトアクセスとが競合する場合の処理を示す図で
ある。共有メモリ４のアドレス「２ｍ」，「２ｍ＋１」
には、それぞれデータ「Ａ」，「Ｂ」が格納されてお
り、ＣＰＵ１は、このアドレス「２ｍ」，「２ｍ＋１」
にデータ「Ｃ」，「Ｄ」をライトするアクセスを行い、
ＣＰＵ２は、このアドレス「２ｍ」，「２ｍ＋１」にデ
ータ「Ｅ」，「Ｄ」をライトするアクセスを行う。図１
７において、まず、ＣＰＵ１は、共有メモリ４のアドレ
ス「２ｍ」にデータ「Ｃ」をライトする。その後、図１
８において、ＣＰＵ２は、アドレス「２ｍ」にデータ
「Ｅ」をライトする。その後、図１９において、ＣＰＵ
１は、アドレス「２ｍ＋１」にデータ「Ｄ」をライトす
る。その後、図２０において、ＣＰＵ２は、アドレス
「２ｍ＋１」にデータ「Ｆ」をライトする。このように
して、ＣＰＵ１は、データ「Ｃ」，「Ｄ」をライトする
ことができ、ＣＰＵ２は、データ「Ｅ」，「Ｆ」をライ
トし、最終的に共有メモリ４には、データ「Ｅ」，
「Ｆ」がライトされ、データの整合性は保たれたことに
なる。なお、図９〜図２０に示した例を実施の形態１に
当てはめた場合、各ＣＰＵ１，２によるダブルワードア
クセスのワード単位のアクセスは、連続して行われるこ
とになる。

【００６３】この実施の形態２によれば、各ＣＰＵ１，
２によるダブルワードアクセスが競合した場合でも、調
停部３０が各ＣＰＵ１，２による共有メモリ４に対する
ワード単位のアクセスを交互に行わせるようにしている
ので、一方のＣＰＵの待ち時間が長くなることがなく、
情報処理装置全体の処理速度を低下を防ぐことができ
る。

【００６４】なお、上述した実施の形態１，２では、共
有メモリ４がワード単位でデータを格納し、ＣＰＵ１，
２とバスコントロール回路３との間のデータバスおよび
共有メモリ４とバスコントロール回路３とのデータバス
は、１６ビット幅でワード単位でデータ転送することが
できる場合におけるＣＰＵ１，２による共有メモリ４に
対するダブルワードアクセスを行う情報処理装置をそれ
ぞれ一実施形態として述べたが、これに限らず、１６ビ
ット以外のデータバスのビット幅の２倍のビット幅で意
味をもつデータをアクセスする場合にも適用できるの
は、明らかである。

【００６５】

【発明の効果】以上説明したように、この発明によれ
ば、前記バスコントロール回路のアクセスコントロール
回路は、ダブルワードアクセス設定レジスタにダブルワ
ードアクセスを行う設定がなされた場合、昇順／降順設
定レジスタによって設定された昇順あるいは降順で共有
メモリに対するアクセスをワード単位で行うとともに、
前記共有メモリからダブルワードを読み出す場合、該ダ
ブルワードを前記共有メモリからワード単位で連続して
読み出してバッファに格納し、前記共有メモリにダブル
ワードを書き込む場合、該ダブルワードを前記バッファ
に格納し、その後該ダブルワードの残りワードのアクセ
ス要求時に該バッファに格納されたダブルワードを連続
して前記共有メモリに書き込む制御を行うようにしてい
るので、共有メモリ上の任意のワードアドレスからダブ
ルワードアクセスすることができ、共有メモリのメモリ
領域を有効利用することができるという効果を奏する。
また、昇順のみならず降順にワード単位でアクセスする
ことができるので、ワードアドレスのインクリメントあ
るいはデクリメントのみという単純なアドレス指定処理
によって柔軟なアドレス指定を行うことができ、ダブル
ワードアドレス指定にかかる負荷が軽減されるという効
果を奏する。

【００６６】つぎの発明によれば、回数フラグが、ダブ
ルワードアクセス時における最初のワードアクセスか残
りのワードアクセスかを示すフラグを設定し、アクセス
コントロール回路が、前記回数フラグに設定されたフラ
グをもとに共有メモリに対するダブルワードアクセス時
における他のＣＰＵの待機あるいは待機解除を制御する
ようにしているので、ダブルワードアクセスが競合した
場合でも確実にデータの整合性を保持することができる
という効果を奏する。

【００６７】つぎの発明によれば、バスコントロール回
路のアクセス制御手段が、共有メモリに対するダブルワ
ードの格納順序およびアクセス順序を偶数ワードアドレ
スから開始させるとともに、ダブルワードのデータを前
記バッファに一時格納し、第一のＣＰＵおよび第二のＣ
ＰＵによる前記共有メモリに対する前記ダブルワードの
アクセス要求が競合した場合、所定クロックに対応させ
て前記第一のＣＰＵおよび前記第二のＣＰＵに対するア
クセス権をワード単位で交互に割り当て、ダブルワード
アクセスが競合した場合でも確実にデータの整合性を保
持できるようにしているので、ダブルワードアクセスが
競合した場合であっても、各ＣＰＵは、常に交互にアク
セス権が与えられるため、一方のＣＰＵの待機時間が極
端に長くなることがなく、各ＣＰＵに待機時間が分散さ
れ、情報処理装置全体の処理速度を低下させないという
効果を奏する。

【００６８】つぎの発明によれば、アクセス制御手段
が、所定クロックの前縁および後縁を第一のＣＰＵおよ
び第二のＣＰＵに割り当てて制御するようにしているの
で、アクセス権の交互割り当てを簡易に行うことができ
るという効果を奏する。

【００６９】つぎの発明によれば、昇順／降順設定工程
によって、第一のＣＰＵおよび第二のＣＰＵが共有メモ
リに対してダブルワードアクセスを行う場合にダブルワ
ードアクセスを昇順で行うか降順で行うかを設定し、ア
クセス工程によって、前記昇順／降順設定レジスタによ
って設定された昇順あるいは降順で前記共有メモリに対
するアクセスをワード単位で行うようにしているので、
共有メモリ上の任意のワードアドレスからダブルワード
アクセスすることができ、共有メモリのメモリ領域を有
効利用することができるという効果を奏する。また、昇
順のみならず降順にワード単位でアクセスすることがで
きるので、ワードアドレスのインクリメントあるいはデ
クリメントのみという単純なアドレス指定処理によって
柔軟なアドレス指定を行うことができ、ダブルワードア
ドレス指定にかかる負荷が軽減されるという効果を奏す
る。

【００７０】つぎの発明によれば、前記アクセス工程
は、共有メモリからダブルワードを読み出す場合、該ダ
ブルワードを前記共有メモリからワード単位で連続して
読み出してバッファに格納し、前記共有メモリにダブル
ワードを書き込む場合、該ダブルワードをバッファに格
納し、その後該ダブルワードの残りワードのアクセス要
求時に該バッファに格納されたダブルワードを連続して
前記共有メモリに書き込む制御を行うようにしているの
で、ダブルワードアクセスが競合した場合に各ＣＰＵの
待ち時間を短縮することができるという効果を奏する。

【００７１】つぎの発明によれば、回数フラグ設定工程
が、ダブルワードアクセス時における最初のワードアク
セスか残りのワードアクセスかを示すフラグを設定し、
前記アクセス工程が、前記回数フラグに設定されたフラ
グをもとに前記共有メモリに対するダブルワードアクセ
ス時における他のＣＰＵの待機あるいは待機解除を制御
するようにしているので、ダブルワードアクセスが競合
した場合でも確実にデータの整合性を保持することがで
きるという効果を奏する。

【００７２】つぎの発明によれば、設定工程によって、
共有メモリに対するダブルワードの格納順序およびアク
セス順序を偶数ワードアドレスから開始させる設定を予
め行い、格納工程によって、前記共有メモリに対するダ
ブルワードのデータをバッファに一時格納し、アクセス
制御工程によって、第一のＣＰＵおよび第二のＣＰＵに
よる前記共有メモリに対する前記ダブルワードのアクセ
ス要求が競合した場合、所定クロックに対応させて前記
第一のＣＰＵおよび前記第二のＣＰＵに対するアクセス
権をワード単位で交互に割り当てるようにしているの
で、ダブルワードアクセスが競合した場合であっても、
各ＣＰＵは、常に交互にアクセス権が与えられるため、
一方のＣＰＵの待機時間が極端に長くなることがなく、
各ＣＰＵに待機時間が分散され、情報処理装置全体の処
理速度を低下させないという効果を奏する。

【００７３】つぎの発明によれば、前記アクセス制御工
程が、所定クロックの前縁および後縁を第一のＣＰＵお
よび第二のＣＰＵに割り当てて制御するようにしている
ので、アクセス権の交互割り当てを簡易に行うことがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である情報処理装置
の構成を示すブロック図である。

【図２】 図１に示したＣＰＵ１がダブルワードリード
アクセスを行う場合の前処理を説明する図である。

【図３】 図１に示したＣＰＵ１による昇順のダブルワ
ードリードアクセス時における泣別れ防止制御回路２０
の動作処理を説明する図である。

【図４】 図１に示したＣＰＵ１による昇順のダブルワ
ードリードアクセス時における泣別れ防止制御回路２０
の動作処理を説明する図である。

【図５】 図１に示したＣＰＵ１による降順のダブルワ
ードライトアクセス時における泣別れ防止制御回路２０
の動作処理を説明する図である。

【図６】 図１に示したＣＰＵ１による降順のダブルワ
ードライトアクセス時における泣別れ防止制御回路２０
の動作処理を説明する図である。

【図７】 この発明の実施の形態２である情報処理装置
の構成を示すブロック図である。

【図８】 図７に示した調停部３０の動作処理を示すタ
イミングチャートである。

【図９】 図７に示したＣＰＵ２によるダブルワードリ
ードアクセスが先に行われ、このダブルワードリードア
クセスとＣＰＵ１によるダブルワードライトアクセスと
が競合する場合の処理を示す図である。

【図１０】 図７に示したＣＰＵ２によるダブルワード
リードアクセスが先に行われ、このダブルワードリード
アクセスとＣＰＵ１によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図１１】 図７に示したＣＰＵ２によるダブルワード
リードアクセスが先に行われ、このダブルワードリード
アクセスとＣＰＵ１によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図１２】 図７に示したＣＰＵ２によるダブルワード
リードアクセスが先に行われ、このダブルワードリード
アクセスとＣＰＵ１によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図１３】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルリードライトアクセス
とが競合する場合の処理を示す図である。

【図１４】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルリードライトアクセス
とが競合する場合の処理を示す図である。

【図１５】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルリードライトアクセス
とが競合する場合の処理を示す図である。

【図１６】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルリードライトアクセス
とが競合する場合の処理を示す図である。

【図１７】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図１８】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図１９】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図２０】 図７に示したＣＰＵ１によるダブルワード
ライトアクセスが先に行われ、このダブルワードライト
アクセスとＣＰＵ２によるダブルワードライトアクセス
とが競合する場合の処理を示す図である。

【図２１】 二つのＣＰＵがバスコントロール回路を介
して一つの共有メモリを共有する情報処理装置の概要構
成を示す図である。

【図２２】 データの泣別れが生じる場合を説明する図
である。

【図２３】 従来の情報処理装置の構成を示すブロック
図である。

【図２４】 共有メモリ１０４からダブルワードをリー
ドする際の泣別れ防止回路１１０の動作を示す図であ
る。

【図２５】 共有メモリ１０４からダブルワードをリー
ドする際の泣別れ防止回路１１０の動作を示す図であ
る。

【図２６】 共有メモリ１０４にダブルワードをライト
する際の泣別れ防止回路１１０の動作を示す図である。

【図２７】 共有メモリ１０４にダブルワードをライト
する際の泣別れ防止回路１１０の動作を示す図である。

【符号の説明】

１，２ ＣＰＵ、３ バスコントロール回路、４ 共有
メモリ、１０ 泣別れ防止回路、１１ａ，１１ｂ ダブ
ルワードアクセス設定レジスタ、１２ａ，１２ｂ 昇順
／降順設定レジスタ、１３ａ，１３ｂ 回数フラグ、１
４ａ，１４ｂバッファ、２０ 泣別れ防止制御回路、３
０ 調停部、３１ タイミング調停部、３２ オア回
路、４０ クロック発生部、Ｂ１，Ｂ２，Ｂ４ １６ビ
ットデータバス。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/173 Ｇ０６Ｆ 15/173 Ａ (72)発明者 都築 貴之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山本 順司 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B045 BB12 BB28 BB29 DD01 5B060 AB18 CA08 CB01 CB05 CB10 CD17 DA00 KA02 KA04 5B061 BC02 GG01 GG11 RR03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第一のＣＰＵと、第二のＣＰＵと、前記
   第一および第二のＣＰＵが共有し、ワード単位でデータ
   を格納する共有メモリと、前記第一および第二のＣＰＵ
   による前記共有メモリに対するアクセスを制御するバス
   コントロール回路とを有した情報処理装置において、 前記バスコントロール回路は、 前記共有メモリに対して書き込むべきあるいは読み出し
   たダブルワードのうちの少なくとも一つのワードを一時
   格納するバッファと、 ダブルワードアクセスである旨を示すダブルワードアク
   セス設定レジスタと、 ダブルワードアクセスを昇順あるいは降順のいずれで行
   うかを示す昇順／降順設定レジスタと、 前記ダブルワードアクセス設定レジスタにダブルワード
   アクセスを行う設定がなされた場合、前記昇順／降順設
   定レジスタによって設定された昇順あるいは降順で前記
   共有メモリに対するアクセスをワード単位で行うととも
   に、前記共有メモリからダブルワードを読み出す場合、
   該ダブルワードを前記共有メモリからワード単位で連続
   して読み出して前記バッファに格納し、前記共有メモリ
   にダブルワードを書き込む場合、該ダブルワードを前記
   バッファに格納し、その後該ダブルワードの残りワード
   のアクセス要求時に該バッファに格納されたダブルワー
   ドを連続して前記共有メモリに書き込む制御を行うアク
   セスコントロール回路と、 を備えたことを特徴とする情報処理装置。
2. 【請求項２】 ダブルワードアクセス時における最初の
   ワードアクセスか残りのワードアクセスかを示すフラグ
   を設定する回数フラグをさらに備え、 前記アクセスコントロール回路は、前記回数フラグに設
   定されたフラグをもとに前記共有メモリに対するダブル
   ワードアクセス時における他のＣＰＵの待機あるいは待
   機解除を制御することを特徴とする請求項１に記載の情
   報処理装置。
3. 【請求項３】 第一のＣＰＵと、第二のＣＰＵと、前記
   第一および第二のＣＰＵが共有し、ワード単位でデータ
   を格納する共有メモリと、前記第一および第二のＣＰＵ
   による前記共有メモリに対するアクセスを制御するバス
   コントロール回路とを有した情報処理装置において、 前記バスコントロール回路は、 前記共有メモリに対して書き込むべきあるいは読み出し
   たダブルワードを一時格納するバッファと、 所定クロックを発生するクロック発生手段と、 前記共有メモリに対するダブルワードの格納順序および
   アクセス順序を偶数ワードアドレスから開始させるとと
   もに、ダブルワードのデータを前記バッファに一時格納
   し、前記第一のＣＰＵおよび前記第二のＣＰＵによる前
   記共有メモリに対する前記ダブルワードのアクセス要求
   が競合した場合、前記所定クロックに対応させて前記第
   一のＣＰＵおよび前記第二のＣＰＵに対するアクセス権
   をワード単位で交互に割り当てるアクセス制御手段と、 を備えたことを特徴とする情報処理装置。
4. 【請求項４】 前記アクセス制御手段は、前記所定クロ
   ックの前縁および後縁を前記第一のＣＰＵおよび前記第
   二のＣＰＵに割り当てて制御することを特徴とする請求
   項３に記載の情報処理装置。
5. 【請求項５】 第一のＣＰＵと、第二のＣＰＵと、前記
   第一および第二のＣＰＵが共有し、ワード単位でデータ
   を格納する共有メモリと、前記第一および第二のＣＰＵ
   による前記共有メモリに対するアクセスを制御するバス
   コントロール回路とを有した情報処理装置のアクセス制
   御方法において、 前記第一のＣＰＵおよび前記第二のＣＰＵが前記共有メ
   モリに対してダブルワードアクセスを行う場合にダブル
   ワードアクセスを昇順で行うか降順で行うかを設定する
   昇順／降順設定工程と、 前記昇順／降順設定レジスタによって設定された昇順あ
   るいは降順で前記共有メモリに対するアクセスをワード
   単位で行うアクセス工程と、 を含むことを特徴とする情報処理装置のアクセス制御方
   法。
6. 【請求項６】 前記アクセス工程は、 前記共有メモリからダブルワードを読み出す場合、該ダ
   ブルワードを前記共有メモリからワード単位で連続して
   読み出してバッファに格納し、前記共有メモリにダブル
   ワードを書き込む場合、該ダブルワードをバッファに格
   納し、その後該ダブルワードの残りワードのアクセス要
   求時に該バッファに格納されたダブルワードを連続して
   前記共有メモリに書き込む制御を行うことを特徴とする
   請求項５に記載の情報処理装置のアクセス制御方法。
7. 【請求項７】 ダブルワードアクセス時における最初の
   ワードアクセスか残りのワードアクセスかを示すフラグ
   を設定する回数フラグ設定工程をさらに含み、 前記アクセス工程は、前記回数フラグに設定されたフラ
   グをもとに前記共有メモリに対するダブルワードアクセ
   ス時における他のＣＰＵの待機あるいは待機解除を制御
   することを特徴とする請求項５または６に記載の情報処
   理装置のアクセス制御方法。
8. 【請求項８】 第一のＣＰＵと、第二のＣＰＵと、前記
   第一および第二のＣＰＵが共有し、ワード単位でデータ
   を格納する共有メモリと、前記第一および第二のＣＰＵ
   による前記共有メモリに対するアクセスを制御するバス
   コントロール回路とを有した情報処理装置のアクセス制
   御方法において、 前記共有メモリに対するダブルワードの格納順序および
   アクセス順序を偶数ワードアドレスから開始させる設定
   を予め行う設定工程と、 前記共有メモリに対するダブルワードのデータをバッフ
   ァに一時格納する格納工程と、 前記第一のＣＰＵおよび前記第二のＣＰＵによる前記共
   有メモリに対する前記ダブルワードのアクセス要求が競
   合した場合、所定クロックに対応させて前記第一のＣＰ
   Ｕおよび前記第二のＣＰＵに対するアクセス権をワード
   単位で交互に割り当てるアクセス制御工程と、 を含むことを特徴とする情報処理装置のアクセス制御方
   法。
9. 【請求項９】 前記アクセス制御工程は、前記所定クロ
   ックの前縁および後縁を前記第一のＣＰＵおよび前記第
   二のＣＰＵに割り当てて制御することを特徴とする請求
   項８に記載の情報処理装置のアクセス制御方法。