JP2001061229A - 過負荷保護回路 - Google Patents
過負荷保護回路Info
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- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/20—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage
- H02H3/202—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage for dc systems
Abstract
(57)【要約】
【課題】 高性能な過負荷保護回路を提供する。
【解決手段】 入力電圧信号が入力される第１入力端子
３及び第２入力端子２と、出力信号を出力するための第
１の出力端子５及び第２の出力端子４と、第１入力端子
３と第１出力端子５とを接続する第１の線路と、第２入
力端子２と第２出力端子４とを接続する第２線路と、そ
の途中においてソース端子とドレイン端子とが第２の線
路と接続され、第１入力端子３と第２入力端子２との間
に過電圧が存在した場合に第２線路間の電位差を増大さ
せる第１電界効果トランジスタ６と、第１の線路と第２
入力端子２と第１電界効果トランジスタ６との間の第２
線路との間に設けられた第３線路と、その途中において
ソースとドレインとが第３線路と接続され、第１入力端
子３と第２入力端子２との間に過電圧が存在した場合に
第３線路を導通させる第２電界効果トランジスタ７とを
備える。
３及び第２入力端子２と、出力信号を出力するための第
１の出力端子５及び第２の出力端子４と、第１入力端子
３と第１出力端子５とを接続する第１の線路と、第２入
力端子２と第２出力端子４とを接続する第２線路と、そ
の途中においてソース端子とドレイン端子とが第２の線
路と接続され、第１入力端子３と第２入力端子２との間
に過電圧が存在した場合に第２線路間の電位差を増大さ
せる第１電界効果トランジスタ６と、第１の線路と第２
入力端子２と第１電界効果トランジスタ６との間の第２
線路との間に設けられた第３線路と、その途中において
ソースとドレインとが第３線路と接続され、第１入力端
子３と第２入力端子２との間に過電圧が存在した場合に
第３線路を導通させる第２電界効果トランジスタ７とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、過負荷保護回路に
関し、特に自動車のチャイルドシート検出のための評価
（ｅｖａｌｕａｔｉｏｎ）用の電子装置に用いられる過
負荷保護回路に関する。
関し、特に自動車のチャイルドシート検出のための評価
（ｅｖａｌｕａｔｉｏｎ）用の電子装置に用いられる過
負荷保護回路に関する。
【０００２】
【従来の技術】過負荷保護回路は、電圧信号入力用の第
１及び第２の入力端子と、電圧信号出力用の第１及び第
２の出力端子とを有している。第１の入力端子と第１の
出力端子とは第１の線路によって互いに接続され、第２
の入力端子から第２の出力端子への第２の線路中に第１
の電界効果トランジスタ（以下「ＦＥＴ」と称する。）
のソース／ドレイン線路が含まれ、過電圧が存在した場
合に第２の線路を保護（ブロック）する。
１及び第２の入力端子と、電圧信号出力用の第１及び第
２の出力端子とを有している。第１の入力端子と第１の
出力端子とは第１の線路によって互いに接続され、第２
の入力端子から第２の出力端子への第２の線路中に第１
の電界効果トランジスタ（以下「ＦＥＴ」と称する。）
のソース／ドレイン線路が含まれ、過電圧が存在した場
合に第２の線路を保護（ブロック）する。
【０００３】このタイプの回路は、独国特許公報第３，
８０４，２５０Ｃ１号に開示されている。開示されてい
る回路は、加入者回線を介して供給されるデジタル電話
端末の電流を制限するためのものである。この回路にお
けるＦＥＴのゲートの電位は、２つの入力端子間に設け
られている１つの抵抗とそれと直列に接続されている１
つのトランジスタと１つのキャパシタとの並列回路との
うち、並列回路の両端間の電位差と等しい。
８０４，２５０Ｃ１号に開示されている。開示されてい
る回路は、加入者回線を介して供給されるデジタル電話
端末の電流を制限するためのものである。この回路にお
けるＦＥＴのゲートの電位は、２つの入力端子間に設け
られている１つの抵抗とそれと直列に接続されている１
つのトランジスタと１つのキャパシタとの並列回路との
うち、並列回路の両端間の電位差と等しい。
【０００４】一方で、上記の回路は、入力端子と出力端
子との間を流れる電流の最大値を制限する。他方で、上
記の回路は、２つの入力端子間に印加される信号中の電
圧スパイクを平坦化して出力端子に伝える。
子との間を流れる電流の最大値を制限する。他方で、上
記の回路は、２つの入力端子間に印加される信号中の電
圧スパイクを平坦化して出力端子に伝える。
【０００５】複数のツェナーダイオードを有する過負荷
保護回路は公知である。この回路では、２つの入力端子
間を背中合わせ（ｂａｃｋ ｔｏ ｂａｃｋ）に接続した
ツェナーダイオードで短絡することにより２つの入力端
子間の電圧が制限される。もし、ツェナーダイオードに
印加される電圧が、あるしきい値電圧を越えると、２つ
の入力端子間に短絡電流が流れる。その結果、電力は出
力端子に接続されている負荷においてではなく、ツェナ
ーダイオードにおいて主に消費されることになる。
保護回路は公知である。この回路では、２つの入力端子
間を背中合わせ（ｂａｃｋ ｔｏ ｂａｃｋ）に接続した
ツェナーダイオードで短絡することにより２つの入力端
子間の電圧が制限される。もし、ツェナーダイオードに
印加される電圧が、あるしきい値電圧を越えると、２つ
の入力端子間に短絡電流が流れる。その結果、電力は出
力端子に接続されている負荷においてではなく、ツェナ
ーダイオードにおいて主に消費されることになる。
【０００６】過負荷保護は、例えば、自動車のチャイル
ドシート検出のための装置も必要である。
ドシート検出のための装置も必要である。
【０００７】助手席にチャイルドシートを取り付けた場
合に自動車の助手席用エアバッグが作動すると、エアバ
ッグによる保護が受けられないばかりか、かえってエア
バッグの作動による付加的な負傷の危険が生じる。従っ
て、助手席にチャイルドシートを取り付けた場合には、
自動車の助手席用エアバッグが作動しないようにするこ
とが好ましい。例えば、助手席にチャイルドシートが取
り付けられると自動的にエアバッグが作動しなくなるよ
うに設定されていることが望ましい。
合に自動車の助手席用エアバッグが作動すると、エアバ
ッグによる保護が受けられないばかりか、かえってエア
バッグの作動による付加的な負傷の危険が生じる。従っ
て、助手席にチャイルドシートを取り付けた場合には、
自動車の助手席用エアバッグが作動しないようにするこ
とが好ましい。例えば、助手席にチャイルドシートが取
り付けられると自動的にエアバッグが作動しなくなるよ
うに設定されていることが望ましい。
【０００８】自動車の助手席用エアバッグが作動しない
ようにするための装置は、チャイルドシートに固定され
ている確認用キャリアと、例えば１００ｋＨｚから５０
ＭＨｚまでの電磁気的な場を形成する発信源とを含む。
ようにするための装置は、チャイルドシートに固定され
ている確認用キャリアと、例えば１００ｋＨｚから５０
ＭＨｚまでの電磁気的な場を形成する発信源とを含む。
【０００９】このようなチャイルドシート検出装置は、
例えば独国特許第４，４０９，９７１ Ｃ２号公報に開
示されている。このチャイルドシート検出装置は、通
常、チャイルドシート内に設けられた共振回路と対応す
る電磁誘導アンテナと共に、自動車の座席内に収容され
た送信／受信装置とを含む。この共振回路は、電磁放射
場において共振回路によって検知されたエネルギーによ
って動作するインテリジェント・アイデンティフィケー
ション・メヂィア（ｉｎｔｅｌｌｉｇｅｎｔ ｉｄｅｎ
ｔｉｆｉｃａｔｉｏｎ ｍｅｄｉｕｍ）と結合されてい
る。
例えば独国特許第４，４０９，９７１ Ｃ２号公報に開
示されている。このチャイルドシート検出装置は、通
常、チャイルドシート内に設けられた共振回路と対応す
る電磁誘導アンテナと共に、自動車の座席内に収容され
た送信／受信装置とを含む。この共振回路は、電磁放射
場において共振回路によって検知されたエネルギーによ
って動作するインテリジェント・アイデンティフィケー
ション・メヂィア（ｉｎｔｅｌｌｉｇｅｎｔ ｉｄｅｎ
ｔｉｆｉｃａｔｉｏｎ ｍｅｄｉｕｍ）と結合されてい
る。
【００１０】キーレス・ゴーシステムは、機械的なキー
や電子的なキーを用いないで自動車を操作するシステム
である。機械的なキーや電子的なキーの代わりに、例え
ば４．５ｍｍ程度の厚さのチップカードが用いられる。
このチップカードは、一般的なクレジットカードの形態
を有しており、電子コードシステム（Ｅｌｅｃｔｒｏｎ
ｉｃ Ｃｏｄｅ Ｓｙｓｔｅｍ）、インテリジェントなア
クセス及び通行の許可システムを備えている。
や電子的なキーを用いないで自動車を操作するシステム
である。機械的なキーや電子的なキーの代わりに、例え
ば４．５ｍｍ程度の厚さのチップカードが用いられる。
このチップカードは、一般的なクレジットカードの形態
を有しており、電子コードシステム（Ｅｌｅｃｔｒｏｎ
ｉｃ Ｃｏｄｅ Ｓｙｓｔｅｍ）、インテリジェントなア
クセス及び通行の許可システムを備えている。
【００１１】運転者は、もはやキーやカードを手に持っ
ている必要がない。継続的にシャツやジャケットのポケ
ットの中に置いておいても良い。
ている必要がない。継続的にシャツやジャケットのポケ
ットの中に置いておいても良い。
【００１２】チップカードは、自動車の複数のドア及び
リア・バンパーに取り付けられている誘導アンテナから
の信号を受信する。この信号を受けて、チップカードは
自動車に対して無線により識別コードを送る。この識別
コードが自動車に記憶されている値と一致すれば、運転
者は自動車の装置類、例えばドア、オーディオシステム
などを自動的に作動させることができる。
リア・バンパーに取り付けられている誘導アンテナから
の信号を受信する。この信号を受けて、チップカードは
自動車に対して無線により識別コードを送る。この識別
コードが自動車に記憶されている値と一致すれば、運転
者は自動車の装置類、例えばドア、オーディオシステム
などを自動的に作動させることができる。
【００１３】
【発明が解決しようとする課題】チャイルドシートの検
出には、１２５ｋＨｚ帯の動作周波数がしばしば用いら
れること、この動作周波数帯域は、キーレス・ゴー（ｋ
ｅｙｌｅｓｓ−ｇｏ）システムに用いられる周波数帯域
とオーバラップしていることを考慮すると、特に、チャ
イルドシート中の共振回路に対し、また、それと組み合
わされうるインテリジェント・アイデンティフィケーシ
ョン・メディアに対し、キーレス・ゴーシステムによっ
て引き起こされうるような過電圧に対する保護を確実に
することが望ましい。
出には、１２５ｋＨｚ帯の動作周波数がしばしば用いら
れること、この動作周波数帯域は、キーレス・ゴー（ｋ
ｅｙｌｅｓｓ−ｇｏ）システムに用いられる周波数帯域
とオーバラップしていることを考慮すると、特に、チャ
イルドシート中の共振回路に対し、また、それと組み合
わされうるインテリジェント・アイデンティフィケーシ
ョン・メディアに対し、キーレス・ゴーシステムによっ
て引き起こされうるような過電圧に対する保護を確実に
することが望ましい。
【００１４】過負荷保護に用いられる回路は、一方で電
磁的干渉場から検出される過度に高い出力に対して保護
する必要があり、他方で、少なくとも通常の動作範囲に
おいて、チャイルドシート中の共振回路の感度及び関連
されうるアイデンティフィケーション・メディアの感度
をあまり下げないようにする必要がある。すなわち、通
常の動作範囲においては、非常に低いリーク電流による
損失のみが許容される。
磁的干渉場から検出される過度に高い出力に対して保護
する必要があり、他方で、少なくとも通常の動作範囲に
おいて、チャイルドシート中の共振回路の感度及び関連
されうるアイデンティフィケーション・メディアの感度
をあまり下げないようにする必要がある。すなわち、通
常の動作範囲においては、非常に低いリーク電流による
損失のみが許容される。
【００１５】ツェナーダイオードをベースにした過負荷
保護回路では、これらの要求を十分満足させることはで
きない。
保護回路では、これらの要求を十分満足させることはで
きない。
【００１６】本発明の目的は、前述のタイプの過負荷保
護回路を改良することである。特に、高い入力抵抗と対
応して低いリーク電流による損失を有する過負荷保護回
路を提供することである。
護回路を改良することである。特に、高い入力抵抗と対
応して低いリーク電流による損失を有する過負荷保護回
路を提供することである。
【００１７】
【課題を解決するための手段】本発明の一観点によれ
ば、入力電圧信号が入力される第１の入力端子（３，２
３，４３）及び第２の入力端子（２，２２，４２）と、
出力信号を出力するための第１の出力端子（５，２５，
４５）及び第２の出力端子（４，２４，４４）と、前記
第１の入力端子（３，２３，４３）と前記第１の出力端
子（５，２５，４５）とを接続する第１の線路と、前記
第２の入力端子（２，２２，４２）と前記第２の出力端
子（４，２４，４４）とを接続する第２の線路と、前記
第２の線路中において、そのソース端子とドレイン端子
とが前記第２の線路と接続され、前記第１の入力端子
（３，２３，４３）と前記第２の入力端子（２，２２，
４２）との間に過電圧が存在した場合に、前記第１の入
力端子（３，２３，４３）と前記第１の出力端子（５，
２５，４５）との間の電位差を大きくする第１の電界効
果トランジスタ（６，２６，４６）と、前記第１の線路
と、前記第２の入力端子（２，２２，４２）と前記第１
の電界効果トランジスタとの間の前記第２の線路との間
に設けられた第３の線路と、前記第３の線路中におい
て、そのソース端子とドレイン端子とが前記第３の線路
と接続され、前記第１の入力端子（３，２３，４３）と
前記第２の入力端子（２，２２，４２）との間に過電圧
が存在した場合に前記第３の線路を導通させる第２の電
界効果トランジスタ（７，２７，４７）とを備え、前記
第１の電界効果トランジスタのゲート端子（６ｃ，２６
ｃ，４６ｃ）は、前記第１の入力端子（３，２３，４
３）と前記第１の出力端子（５，２５，４５）との間の
前記第１の線路における電位に接続されており、前記第
２の電界効果トランジスタ（７，２７，４７）のゲート
端子（７ｃ，２７ｃ，４７ｃ）は、前記第２の出力端子
（４，２４，４４）と前記第１の電界効果トランジスタ
（６，２６，４６）の前記第２の出力端子（４，２４，
４４）側の端子との間の前記第２の線路における電位に
接続されている過負荷保護回路が提供される。
ば、入力電圧信号が入力される第１の入力端子（３，２
３，４３）及び第２の入力端子（２，２２，４２）と、
出力信号を出力するための第１の出力端子（５，２５，
４５）及び第２の出力端子（４，２４，４４）と、前記
第１の入力端子（３，２３，４３）と前記第１の出力端
子（５，２５，４５）とを接続する第１の線路と、前記
第２の入力端子（２，２２，４２）と前記第２の出力端
子（４，２４，４４）とを接続する第２の線路と、前記
第２の線路中において、そのソース端子とドレイン端子
とが前記第２の線路と接続され、前記第１の入力端子
（３，２３，４３）と前記第２の入力端子（２，２２，
４２）との間に過電圧が存在した場合に、前記第１の入
力端子（３，２３，４３）と前記第１の出力端子（５，
２５，４５）との間の電位差を大きくする第１の電界効
果トランジスタ（６，２６，４６）と、前記第１の線路
と、前記第２の入力端子（２，２２，４２）と前記第１
の電界効果トランジスタとの間の前記第２の線路との間
に設けられた第３の線路と、前記第３の線路中におい
て、そのソース端子とドレイン端子とが前記第３の線路
と接続され、前記第１の入力端子（３，２３，４３）と
前記第２の入力端子（２，２２，４２）との間に過電圧
が存在した場合に前記第３の線路を導通させる第２の電
界効果トランジスタ（７，２７，４７）とを備え、前記
第１の電界効果トランジスタのゲート端子（６ｃ，２６
ｃ，４６ｃ）は、前記第１の入力端子（３，２３，４
３）と前記第１の出力端子（５，２５，４５）との間の
前記第１の線路における電位に接続されており、前記第
２の電界効果トランジスタ（７，２７，４７）のゲート
端子（７ｃ，２７ｃ，４７ｃ）は、前記第２の出力端子
（４，２４，４４）と前記第１の電界効果トランジスタ
（６，２６，４６）の前記第２の出力端子（４，２４，
４４）側の端子との間の前記第２の線路における電位に
接続されている過負荷保護回路が提供される。
【００１８】上記の回路は、第１の線路と、第２の入力
端子と組み合わされる第１のＦＥＴの端子との間に設け
られた第３線路とを含む。第３の線路には、第２のＦＥ
Ｔのソース／ドレインパスが存在する。第１の入力端子
と第２の入力端子との間に過電圧が存在する場合に、こ
の第２のＦＥＴが第３の線路を導通させる。
端子と組み合わされる第１のＦＥＴの端子との間に設け
られた第３線路とを含む。第３の線路には、第２のＦＥ
Ｔのソース／ドレインパスが存在する。第１の入力端子
と第２の入力端子との間に過電圧が存在する場合に、こ
の第２のＦＥＴが第３の線路を導通させる。
【００１９】第１のＦＥＴのゲート端子は、第１の入力
端子と第１の出力端子との間において第１の線路の電位
に接続される。第２のＦＥＴのゲート端子は、第２の線
路における、ある電位に接続されている。その電位は、
第２の出力端子と接続される第１のＦＥＴの端子と第２
の出力端子との間の第２の線路における電位である。
端子と第１の出力端子との間において第１の線路の電位
に接続される。第２のＦＥＴのゲート端子は、第２の線
路における、ある電位に接続されている。その電位は、
第２の出力端子と接続される第１のＦＥＴの端子と第２
の出力端子との間の第２の線路における電位である。
【００２０】この回路は、過負荷保護回路を提供する。
この過負荷保護回路は、通常の動作範囲においては、リ
ーク電流が非常に少ない。リーク電流は、複数のツェナ
ーダイオードをベースとした同様の回路と比べて非常に
小さい。加えて、第２の入力端子と第２の出力端子との
間の線路間に設けられたＦＥＴが、出力端子間の電圧を
一定の範囲内に保持する点で好ましい。
この過負荷保護回路は、通常の動作範囲においては、リ
ーク電流が非常に少ない。リーク電流は、複数のツェナ
ーダイオードをベースとした同様の回路と比べて非常に
小さい。加えて、第２の入力端子と第２の出力端子との
間の線路間に設けられたＦＥＴが、出力端子間の電圧を
一定の範囲内に保持する点で好ましい。
【００２１】本発明の他の観点によれば、前記第１の電
界効果トランジスタ（６，４６）は、ディプリーション
型のｎチャネル電界効果ＭＯＳトランジスタ又はｎチャ
ネル接合型電界効果トランジスタであり、前記第２の電
界効果トランジスタ（７，４７）は、エンハンスメント
型のｐチャネルＭＯＳトランジスタであるのが好まし
い。
界効果トランジスタ（６，４６）は、ディプリーション
型のｎチャネル電界効果ＭＯＳトランジスタ又はｎチャ
ネル接合型電界効果トランジスタであり、前記第２の電
界効果トランジスタ（７，４７）は、エンハンスメント
型のｐチャネルＭＯＳトランジスタであるのが好まし
い。
【００２２】この構成により、第２の入力端子と第１の
入力端子との間の電位差を、ある一定の範囲内に保持す
ることができる。
入力端子との間の電位差を、ある一定の範囲内に保持す
ることができる。
【００２３】本発明の他の観点によれば、前記第１の電
界効果トランジスタ（２６）は、ディプリーション型の
ｐチャネル電界効果ＭＯＳトランジスタ又はｐチャネル
接合型電界効果トランジスタであり、前記第２の電界効
果トランジスタ（２７）は、エンハンスメント型のｎチ
ャネルＭＯＳトランジスタであるのが好ましい。
界効果トランジスタ（２６）は、ディプリーション型の
ｐチャネル電界効果ＭＯＳトランジスタ又はｐチャネル
接合型電界効果トランジスタであり、前記第２の電界効
果トランジスタ（２７）は、エンハンスメント型のｎチ
ャネルＭＯＳトランジスタであるのが好ましい。
【００２４】この構成により、第２の入力端子と第１の
入力端子との間の負の電位差を、ある負のしきい値まで
に制限することができる。その結果、出力端子における
電位差は、前記しきい値までは低下しない。
入力端子との間の負の電位差を、ある負のしきい値まで
に制限することができる。その結果、出力端子における
電位差は、前記しきい値までは低下しない。
【００２５】本発明の他の観点によれば、さらに、前記
第３の線路のうち、前記第２の電界効果トランジスタ
（４７）と前記第１の線路との間に１つの抵抗（４８）
が設けられており、前記第３の線路よりも前記第１の入
力端子（４３）側及び第２の入力端子（４２）側の前記
第１の線路と前記第２の線路との間に前記第３の線路と
並列に設けられた第４の線路と、前記第４の線路中に設
けられ、そのソース／ドレイン端子（４９ａ／４９ｂ）
が前記第２の電界効果トランジスタ（４７）と並列にな
るように接続され、前記第３の電界効果トランジスタ
（４９）の前記第１の入力端子（４３）と前記第２の入
力端子（４２）との間に過電圧が存在した場合に前記第
１の入力端子（４３）と前記第２の入力端子（４２）と
を短絡させる第３の電界効果トランジスタ（４９）とを
有し、前記第３の電界効果トランジスタ（４９）のゲー
ト端子の電位は、前記第２の電界効果トランジスタ（４
７）を通って流れる電流による抵抗（４８）両端間の電
圧降下と等しくされているのが好ましい。
第３の線路のうち、前記第２の電界効果トランジスタ
（４７）と前記第１の線路との間に１つの抵抗（４８）
が設けられており、前記第３の線路よりも前記第１の入
力端子（４３）側及び第２の入力端子（４２）側の前記
第１の線路と前記第２の線路との間に前記第３の線路と
並列に設けられた第４の線路と、前記第４の線路中に設
けられ、そのソース／ドレイン端子（４９ａ／４９ｂ）
が前記第２の電界効果トランジスタ（４７）と並列にな
るように接続され、前記第３の電界効果トランジスタ
（４９）の前記第１の入力端子（４３）と前記第２の入
力端子（４２）との間に過電圧が存在した場合に前記第
１の入力端子（４３）と前記第２の入力端子（４２）と
を短絡させる第３の電界効果トランジスタ（４９）とを
有し、前記第３の電界効果トランジスタ（４９）のゲー
ト端子の電位は、前記第２の電界効果トランジスタ（４
７）を通って流れる電流による抵抗（４８）両端間の電
圧降下と等しくされているのが好ましい。
【００２６】この第３のＦＥＴは、過電圧が存在した場
合に、第１と第２の入力端子間を短絡する。第３のＦＥ
Ｔのゲート電位は、第２のＦＥＴを通って１つの抵抗を
流れる電流に対応する電圧降下と等しい。もし、入力端
子間に印加される電圧が過電圧の範囲に入った場合に、
入力端子間の短絡電流は非常に急激に増加するように構
成され、入力端子間に過電圧が存在した場合に出力端子
間の電位差を制限することができる。
合に、第１と第２の入力端子間を短絡する。第３のＦＥ
Ｔのゲート電位は、第２のＦＥＴを通って１つの抵抗を
流れる電流に対応する電圧降下と等しい。もし、入力端
子間に印加される電圧が過電圧の範囲に入った場合に、
入力端子間の短絡電流は非常に急激に増加するように構
成され、入力端子間に過電圧が存在した場合に出力端子
間の電位差を制限することができる。
【００２７】本発明の他の観点によれば、前記過負荷保
護回路は、１つのＡＳＩＣモジュールに集積化されてい
るのが好ましい。
護回路は、１つのＡＳＩＣモジュールに集積化されてい
るのが好ましい。
【００２８】この構成により、占有面積を少なくするこ
とができ、この回路を強固でコンパクトなデザインにす
ることができる。
とができ、この回路を強固でコンパクトなデザインにす
ることができる。
【００２９】本発明のさらなる特徴と利点とについて、
図面を参照しつつ以下に説明する。
図面を参照しつつ以下に説明する。
【００３０】
【発明の実施の形態】図１は、本発明の第１実施例によ
る過負荷保護回路の回路図である。
る過負荷保護回路の回路図である。
【００３１】過負荷保護回路１は、入力端子２の電位が
入力端子３の電位に対して正の値を有していれば、２つ
の入力端子２、３の間に存在する電位を２つの出力端子
４、５間に伝達する。
入力端子３の電位に対して正の値を有していれば、２つ
の入力端子２、３の間に存在する電位を２つの出力端子
４、５間に伝達する。
【００３２】入力端子３と出力端子５との間に、第１の
線路Ｌ１が設けられている。
線路Ｌ１が設けられている。
【００３３】入力端子２を出力端子４へ接続する第２の
線路Ｌ２中に、ディプリーション型ｎチャネルＦＥＴ６
が接続されている。ＦＥＴ６のドレイン端子６ａは、入
力端子２側に連結されている。ＦＥＴ６のソース端子６
ｂは、出力端子４側に連結されている。ｎチャネルのＦ
ＥＴ６のゲート端子６ｃは、過負荷保護回路１の入力端
子３と出力端子５との間の第１の線路Ｌ１と接続されて
いる。
線路Ｌ２中に、ディプリーション型ｎチャネルＦＥＴ６
が接続されている。ＦＥＴ６のドレイン端子６ａは、入
力端子２側に連結されている。ＦＥＴ６のソース端子６
ｂは、出力端子４側に連結されている。ｎチャネルのＦ
ＥＴ６のゲート端子６ｃは、過負荷保護回路１の入力端
子３と出力端子５との間の第１の線路Ｌ１と接続されて
いる。
【００３４】過負荷保護回路１は、エンハンスメント型
のｐチャネルＭＯＳＦＥＴ７も有している。そのソース
端子７ａとドレイン端子７ｂとを介して入力端子２と入
力端子３とが第３の線路Ｌ３により短絡される。
のｐチャネルＭＯＳＦＥＴ７も有している。そのソース
端子７ａとドレイン端子７ｂとを介して入力端子２と入
力端子３とが第３の線路Ｌ３により短絡される。
【００３５】過負荷保護回路１の詳細な動作について以
下に説明する。
下に説明する。
【００３６】ＦＥＴが完全なオン状態にある場合には、
ディプリーション型のｎチャネルＦＥＴ６の入力抵抗は
低い。従って、ＦＥＴ６のドレイン端子６ａとソース端
子６ｂの間での電圧降下は小さく（電位差が小さく）、
２つの入力端子２−３間の電位差と２つの出力端子４−
５間の電位差とは、ほぼ等しくなる。
ディプリーション型のｎチャネルＦＥＴ６の入力抵抗は
低い。従って、ＦＥＴ６のドレイン端子６ａとソース端
子６ｂの間での電圧降下は小さく（電位差が小さく）、
２つの入力端子２−３間の電位差と２つの出力端子４−
５間の電位差とは、ほぼ等しくなる。
【００３７】２つの入力端子２−３間の電位差が大きく
なると、２つの出力端子４−５間の電位差も大きくな
る。２つの出力端子４−５間の電位差が大きくなると、
ＦＥＴ６のソース端子６ｂとゲート端子６ｃとの間の電
位差も大きくなり、ディプリーション型ＦＥＴ６のドレ
イン電流が減少するためＦＥＴ６の入力抵抗が高くな
る。
なると、２つの出力端子４−５間の電位差も大きくな
る。２つの出力端子４−５間の電位差が大きくなると、
ＦＥＴ６のソース端子６ｂとゲート端子６ｃとの間の電
位差も大きくなり、ディプリーション型ＦＥＴ６のドレ
イン電流が減少するためＦＥＴ６の入力抵抗が高くな
る。
【００３８】ＦＥＴ６の入力抵抗が高くなると、ＦＥＴ
６のドレイン端子６ａとソース端子６ｂとの間における
電圧降下が大きくなる。
６のドレイン端子６ａとソース端子６ｂとの間における
電圧降下が大きくなる。
【００３９】エンハンスメント型ｐチャネルＭＯＳＦＥ
Ｔ７のソース端子７ａがＦＥＴ６のドレイン端子６ａと
接続されており、エンハンスメント型ｐチャネルＭＯＳ
ＦＥＴ７のゲート端子７ｃがＦＥＴ６のソース端子６ｂ
と接続されているため、ＦＥＴ６のドレイン端子６ａと
ソース端子６ｂとの間における電圧降下が大きくなる
と、エンハンスメント型ｐチャネルＭＯＳＦＥＴ７のソ
ース−ゲート間の電位差が大きくなり、ＭＯＳＦＥＴ７
がオン状態に駆動される。
Ｔ７のソース端子７ａがＦＥＴ６のドレイン端子６ａと
接続されており、エンハンスメント型ｐチャネルＭＯＳ
ＦＥＴ７のゲート端子７ｃがＦＥＴ６のソース端子６ｂ
と接続されているため、ＦＥＴ６のドレイン端子６ａと
ソース端子６ｂとの間における電圧降下が大きくなる
と、エンハンスメント型ｐチャネルＭＯＳＦＥＴ７のソ
ース−ゲート間の電位差が大きくなり、ＭＯＳＦＥＴ７
がオン状態に駆動される。
【００４０】従って、ＭＯＳＦＥＴ７にドレイン電流が
流れ、２つの入力端子２−３間の電位差が小さくなる。
２つの入力端子２−３間の電位差が小さくなると、２つ
の出力端子４−５間の電位差も小さくなる。
流れ、２つの入力端子２−３間の電位差が小さくなる。
２つの入力端子２−３間の電位差が小さくなると、２つ
の出力端子４−５間の電位差も小さくなる。
【００４１】同時に、ＦＥＴ６のソース端子６ｂとゲー
ト端子６ｃとの間の電位差も小さくなり、ＦＥＴ６のド
レイン電流が増加してその入力抵抗は再び低くなる。
ト端子６ｃとの間の電位差も小さくなり、ＦＥＴ６のド
レイン電流が増加してその入力抵抗は再び低くなる。
【００４２】２つの入力端子２−３間に印加される電圧
の変化に伴い、回路１における上記の動作が瞬時に起こ
る。２つの入力端子２−３間に印加される電圧に変化が
起こっても、２つの出力端子４−５間の電位差は所定の
範囲内に保たれる。２つの入力端子２−３間に過電圧が
印加された場合でも、２つの出力端子４−５間の電位差
が大きくなりすぎるのを防止し、出力端子５の出力電圧
を安定化する。２つの出力端子４、５に接続される下流
側の回路や装置を過負荷から保護する。
の変化に伴い、回路１における上記の動作が瞬時に起こ
る。２つの入力端子２−３間に印加される電圧に変化が
起こっても、２つの出力端子４−５間の電位差は所定の
範囲内に保たれる。２つの入力端子２−３間に過電圧が
印加された場合でも、２つの出力端子４−５間の電位差
が大きくなりすぎるのを防止し、出力端子５の出力電圧
を安定化する。２つの出力端子４、５に接続される下流
側の回路や装置を過負荷から保護する。
【００４３】ＦＥＴ６とＭＯＳＦＥＴ７とのしきい値電
圧（Ｖｔｈ）や飽和ドレイン電流（Ｉｄｓｓ）などの諸
特性は、回路１が上述の動作をスムーズに行えるように
決定すれば良い。
圧（Ｖｔｈ）や飽和ドレイン電流（Ｉｄｓｓ）などの諸
特性は、回路１が上述の動作をスムーズに行えるように
決定すれば良い。
【００４４】図１に示される過負荷保護回路１を、回路
の機能は変更せずに、ｎチャネルＦＥＴ６のソース端子
６ｂが入力端子２に接続され、ｎチャネルＦＥＴ６のド
レイン端子６ａが出力端子４に接続される回路に修正す
ることが可能である。ｎチャネルＦＥＴ６を、ディプリ
ーション型のｎチャネルＭＯＳＦＥＴに置き換えること
も可能である。
の機能は変更せずに、ｎチャネルＦＥＴ６のソース端子
６ｂが入力端子２に接続され、ｎチャネルＦＥＴ６のド
レイン端子６ａが出力端子４に接続される回路に修正す
ることが可能である。ｎチャネルＦＥＴ６を、ディプリ
ーション型のｎチャネルＭＯＳＦＥＴに置き換えること
も可能である。
【００４５】図２は、本発明の第２の実施の形態による
過負荷保護回路２１を示す回路図である。
過負荷保護回路２１を示す回路図である。
【００４６】第２の過負荷保護回路２１は、第１の実施
の形態による第１の過負荷保護回路１と同様の構成を有
している。
の形態による第１の過負荷保護回路１と同様の構成を有
している。
【００４７】第１の入力端子２３と第１の出力端子２５
との間には、第１の線路Ｌ１１が接続されている。第２
の入力端子２２と第２の出力端子２４との間には、ディ
プリーション型のｐチャネルＦＥＴ２６が接続された第
２の線路Ｌ１２が接続されている。
との間には、第１の線路Ｌ１１が接続されている。第２
の入力端子２２と第２の出力端子２４との間には、ディ
プリーション型のｐチャネルＦＥＴ２６が接続された第
２の線路Ｌ１２が接続されている。
【００４８】ＦＥＴ２６のドレイン端子２６ａは、入力
端子２２側に連結されている。ＦＥＴ２６のソース端子
２６ｂは、出力端子２４側に連結されている。ｎチャネ
ルのＦＥＴ２６のゲート端子２６ｃは、回路２１の入力
端子２３と出力端子２５との間の第１の線路Ｌ１１と接
続されている。
端子２２側に連結されている。ＦＥＴ２６のソース端子
２６ｂは、出力端子２４側に連結されている。ｎチャネ
ルのＦＥＴ２６のゲート端子２６ｃは、回路２１の入力
端子２３と出力端子２５との間の第１の線路Ｌ１１と接
続されている。
【００４９】過負荷保護回路２１の入力端子２２と入力
端子２３との間は、エンハンスメント型のｎチャネルＭ
ＯＳＦＥＴ２７のソース端子２７ａとドレイン端子２７
ｂを介して第３の線路Ｌ１３により短絡される。
端子２３との間は、エンハンスメント型のｎチャネルＭ
ＯＳＦＥＴ２７のソース端子２７ａとドレイン端子２７
ｂを介して第３の線路Ｌ１３により短絡される。
【００５０】ｎチャネルＭＯＳＦＥＴ２７のソース端子
２７ａ及びドレイン端子２７ｂは、それぞれ、入力端子
２２及び入力端子２３に接続される。ｎチャネルＭＯＳ
ＦＥＴ２７のゲート端子２７ｃは、ｐチャネルＦＥＴ２
６のソース端子２６ｂと接続される。
２７ａ及びドレイン端子２７ｂは、それぞれ、入力端子
２２及び入力端子２３に接続される。ｎチャネルＭＯＳ
ＦＥＴ２７のゲート端子２７ｃは、ｐチャネルＦＥＴ２
６のソース端子２６ｂと接続される。
【００５１】過負荷保護回路２１は、基本的には過負荷
保護回路１と同様な動作を行う。すなわち、過負荷保護
回路１のディプリーション型ｎチャネルＦＥＴ６を過負
荷保護回路２１のディプリーション型のｐチャネルＦＥ
Ｔ２６に、過負荷保護回路１のエンハンスメント型ｐチ
ャネルＭＯＳＦＥＴ７を過負荷保護回路２１のエンハン
スメント型のｎチャネルＭＯＳＦＥＴ２７に置き換えて
みれば、過負荷保護回路２１は全ての印加電圧の極性を
反転させた時、過負荷保護回路１と同様に動作すること
がわかる。
保護回路１と同様な動作を行う。すなわち、過負荷保護
回路１のディプリーション型ｎチャネルＦＥＴ６を過負
荷保護回路２１のディプリーション型のｐチャネルＦＥ
Ｔ２６に、過負荷保護回路１のエンハンスメント型ｐチ
ャネルＭＯＳＦＥＴ７を過負荷保護回路２１のエンハン
スメント型のｎチャネルＭＯＳＦＥＴ２７に置き換えて
みれば、過負荷保護回路２１は全ての印加電圧の極性を
反転させた時、過負荷保護回路１と同様に動作すること
がわかる。
【００５２】２つの入力端子２２−２３間に印加される
電圧に変化が起こっても、２つの出力端子２４−２５間
の電位差は所定の範囲内に保たれる。２つの入力端子２
２−２３間に過電圧が印加された場合でも、２つの出力
端子２４−２５間の電位差が大きくなりすぎるのを防止
し、出力端子２５の出力電圧を安定化する。２つの出力
端子２４、２５に接続される下流側の回路や装置を過負
荷から保護する。
電圧に変化が起こっても、２つの出力端子２４−２５間
の電位差は所定の範囲内に保たれる。２つの入力端子２
２−２３間に過電圧が印加された場合でも、２つの出力
端子２４−２５間の電位差が大きくなりすぎるのを防止
し、出力端子２５の出力電圧を安定化する。２つの出力
端子２４、２５に接続される下流側の回路や装置を過負
荷から保護する。
【００５３】ＦＥＴ２６とＭＯＳＦＥＴ２７とのしきい
値電圧（Ｖｔｈ）や飽和ドレイン電流（Ｉｄｓｓ）など
の諸特性は、過負荷保護回路２１の動作をスムーズに行
えるように決定すれば良い。
値電圧（Ｖｔｈ）や飽和ドレイン電流（Ｉｄｓｓ）など
の諸特性は、過負荷保護回路２１の動作をスムーズに行
えるように決定すれば良い。
【００５４】尚、図１の過負荷保護回路１において説明
したように、図２の過負荷保護回路２１に関しても、何
ら基本的な動作を変えることなしに、ディプリーション
型のｐチャネルＦＥＴ２６をディプリーション型のｐチ
ャネルＭＯＳＦＥＴに置き換えることが可能である。
したように、図２の過負荷保護回路２１に関しても、何
ら基本的な動作を変えることなしに、ディプリーション
型のｐチャネルＦＥＴ２６をディプリーション型のｐチ
ャネルＭＯＳＦＥＴに置き換えることが可能である。
【００５５】図３は、図１に示す過負荷保護回路１に関
して、入力端子２−３間を流れるリーク電流すなわち短
絡電流Ｉと、端子間に印加される電位差Ｕとの間の典型
的な関係を示す図である。これらの関係は曲線３１で表
される。
して、入力端子２−３間を流れるリーク電流すなわち短
絡電流Ｉと、端子間に印加される電位差Ｕとの間の典型
的な関係を示す図である。これらの関係は曲線３１で表
される。
【００５６】過負荷保護回路１中において、曲線３１の
特性を決めるベースとなるｎチャネルＦＥＴ６は、例え
ば、ＢＦ２４６型ｎチャネルＦＥＴである。エンハンス
メント型ｐチャネルＦＥＴ７は、ＢＳ２５０型のエンハ
ンスメント型ｐチャネルＭＯＳＦＥＴである。
特性を決めるベースとなるｎチャネルＦＥＴ６は、例え
ば、ＢＦ２４６型ｎチャネルＦＥＴである。エンハンス
メント型ｐチャネルＦＥＴ７は、ＢＳ２５０型のエンハ
ンスメント型ｐチャネルＭＯＳＦＥＴである。
【００５７】図３において、出力端子４−５間に急激に
電流が立ち上がる範囲、例えば０．１μＡから１０ｍＡ
までの電流を流した場合、ｎチャネルＦＥＴ６は、１０
％以下の範囲内の比較的安定した電圧を出力する。図２
に示される過負荷保護回路２１も、図１と比べて入力端
子間の電位差の記号の極性を逆にするだけで、対応する
短絡回路電流を流すために用いることができる。
電流が立ち上がる範囲、例えば０．１μＡから１０ｍＡ
までの電流を流した場合、ｎチャネルＦＥＴ６は、１０
％以下の範囲内の比較的安定した電圧を出力する。図２
に示される過負荷保護回路２１も、図１と比べて入力端
子間の電位差の記号の極性を逆にするだけで、対応する
短絡回路電流を流すために用いることができる。
【００５８】図３に、２つの６．８Ｖのツェナーダイオ
ードを逆方向（ｂａｃｋ ｔｏ ｂａｃｋ）に接続した構
成をベースとした過負荷保護回路の対応する短絡電流に
ついても、符号３２の破線で示す。図３によれば、入力
端子間の電位差が同じ範囲で、図１、２に示す過負荷保
護回路１及び過負荷保護回路２１は、ツェナーダイオー
ドをベースとした保護回路と比べて２桁以上低いリ−ク
電流を示す。ツェナーダイオードを用いた保護回路にお
いては、リーク電流が増加し、図１又は図２に示すよう
な同様の過負荷保護回路の場合と比べて比較的低い耐圧
を有する。
ードを逆方向（ｂａｃｋ ｔｏ ｂａｃｋ）に接続した構
成をベースとした過負荷保護回路の対応する短絡電流に
ついても、符号３２の破線で示す。図３によれば、入力
端子間の電位差が同じ範囲で、図１、２に示す過負荷保
護回路１及び過負荷保護回路２１は、ツェナーダイオー
ドをベースとした保護回路と比べて２桁以上低いリ−ク
電流を示す。ツェナーダイオードを用いた保護回路にお
いては、リーク電流が増加し、図１又は図２に示すよう
な同様の過負荷保護回路の場合と比べて比較的低い耐圧
を有する。
【００５９】図４は、本発明の第３実施例による過負荷
保護回路の回路図である。
保護回路の回路図である。
【００６０】過負荷保護回路４１は、２つの入力端４
２，４３の間に存在する正の電位差をある電圧制限をつ
けて２つの出力端子４４，４５に伝達する回路である。
２，４３の間に存在する正の電位差をある電圧制限をつ
けて２つの出力端子４４，４５に伝達する回路である。
【００６１】図１に示す回路１と同じように、過負荷保
護回路４１は、入力端子４３と出力端子４５の間に第１
の線路Ｌ４１が設けられている。入力端子４２と出力端
子４４との間に第２の線路Ｌ４２が設けられ、第２の線
路Ｌ４２中にｎ型の接合型電界効果トランジスタ（ＪＦ
ＥＴ）４６が接続されている。ｎチャネルＪＦＥＴ４６
のドレイン端子４６ａが入力端子４２に接続され、ソー
ス端子４６ｂが出力端子４４に接続される。
護回路４１は、入力端子４３と出力端子４５の間に第１
の線路Ｌ４１が設けられている。入力端子４２と出力端
子４４との間に第２の線路Ｌ４２が設けられ、第２の線
路Ｌ４２中にｎ型の接合型電界効果トランジスタ（ＪＦ
ＥＴ）４６が接続されている。ｎチャネルＪＦＥＴ４６
のドレイン端子４６ａが入力端子４２に接続され、ソー
ス端子４６ｂが出力端子４４に接続される。
【００６２】ｎチャネルＪＦＥＴ４６のゲート端子４６
ｃは、第１の線路と接続されている。
ｃは、第１の線路と接続されている。
【００６３】入力端子４２、４３間に、第３の線路Ｌ４
３が設けられている。第３の線路Ｌ４３中に、第２の線
路Ｌ４２側からエンハンスメント型ｐチャネルＭＯＳＦ
ＥＴ４７のソース端子４７ａ及びドレイン端子４７ｂ
と、そのドレイン端子４７ｂに接続される１つの抵抗４
８が設けられている。エンハンスメント型ｐチャネルＭ
ＯＳＦＥＴ４７のゲート端子４７ｃは、ｎチャネルＪＦ
ＥＴ４６のソース端子４６ｂと同じ電位になるように第
２の線路Ｌ４２に接続されている。
３が設けられている。第３の線路Ｌ４３中に、第２の線
路Ｌ４２側からエンハンスメント型ｐチャネルＭＯＳＦ
ＥＴ４７のソース端子４７ａ及びドレイン端子４７ｂ
と、そのドレイン端子４７ｂに接続される１つの抵抗４
８が設けられている。エンハンスメント型ｐチャネルＭ
ＯＳＦＥＴ４７のゲート端子４７ｃは、ｎチャネルＪＦ
ＥＴ４６のソース端子４６ｂと同じ電位になるように第
２の線路Ｌ４２に接続されている。
【００６４】第３の線路より入力端子側の入力端子４
２、４３間に、第４の線路Ｌ４４が設けられている。第
４の線路Ｌ４４中に、エンハンスメント型ｎチャネルＭ
ＯＳＦＥＴ４９が接続されている。ＭＯＳＦＥＴ４９の
ドレイン端子４９ａが回路４１の入力端子４２側に接続
され、ソース端子４９ｂが入力端子４３側に接続され
る。エンハンスメント型ｎチャネルＭＯＳＦＥＴ４９
は、エンハンスメント型ｐチャネルＭＯＳＦＥＴ４７と
並列に配置される。エンハンスメント型ｎチャネルＭＯ
ＳＦＥＴ４９のゲート端子４９ｃは、エンハンスメント
型ｐチャネルＭＯＳＦＥＴ４７と抵抗４８との間の第３
の線路Ｌ４３に接続されている。より詳細には、ゲート
端子４９は、エンハンスメント型ｐチャネルＭＯＳＦＥ
Ｔ４７のドレイン端子４７ｂと抵抗４８との間の節点ｘ
に接続されている。
２、４３間に、第４の線路Ｌ４４が設けられている。第
４の線路Ｌ４４中に、エンハンスメント型ｎチャネルＭ
ＯＳＦＥＴ４９が接続されている。ＭＯＳＦＥＴ４９の
ドレイン端子４９ａが回路４１の入力端子４２側に接続
され、ソース端子４９ｂが入力端子４３側に接続され
る。エンハンスメント型ｎチャネルＭＯＳＦＥＴ４９
は、エンハンスメント型ｐチャネルＭＯＳＦＥＴ４７と
並列に配置される。エンハンスメント型ｎチャネルＭＯ
ＳＦＥＴ４９のゲート端子４９ｃは、エンハンスメント
型ｐチャネルＭＯＳＦＥＴ４７と抵抗４８との間の第３
の線路Ｌ４３に接続されている。より詳細には、ゲート
端子４９は、エンハンスメント型ｐチャネルＭＯＳＦＥ
Ｔ４７のドレイン端子４７ｂと抵抗４８との間の節点ｘ
に接続されている。
【００６５】回路４１の動作について説明する。
【００６６】入力端子４２、４３間に過電圧が存在する
と、ｎチャネルＪＦＥＴ４６の逆ゲートバイアスが増加
しドレイン電流が減少してＪＦＥＴ４６のソース端子４
６ｂとドレイン端子４６ａとの間の電圧降下が大きくな
る。電圧降下の増大により、エンハンスメント型ｐチャ
ネルＭＯＳＦＥＴ４７のソース端子４７ａとゲート端子
４７ｃとの間の電位差が大きくなる。この電位差がしき
い値を越えた場合に、エンハンスメント型ｐチャネルＭ
ＯＳＦＥＴ４７のドレイン電流が流れはじめ、エンハン
スメント型ｐチャネルＭＯＳＦＥＴ４７と抵抗４８とを
通して第３の線路Ｌ４３に短絡電流が流れる。この短絡
電流が、抵抗４８の両端の間に電圧降下を生じさせる。
抵抗４８における電圧降下の値に対応して第３のエンハ
ンスメント型ｎチャネルＭＯＳＦＥＴ４９のゲート端子
４９ｃの電位が変化し、ＭＯＳＦＥＴ４９のドレイン電
流を制御する。
と、ｎチャネルＪＦＥＴ４６の逆ゲートバイアスが増加
しドレイン電流が減少してＪＦＥＴ４６のソース端子４
６ｂとドレイン端子４６ａとの間の電圧降下が大きくな
る。電圧降下の増大により、エンハンスメント型ｐチャ
ネルＭＯＳＦＥＴ４７のソース端子４７ａとゲート端子
４７ｃとの間の電位差が大きくなる。この電位差がしき
い値を越えた場合に、エンハンスメント型ｐチャネルＭ
ＯＳＦＥＴ４７のドレイン電流が流れはじめ、エンハン
スメント型ｐチャネルＭＯＳＦＥＴ４７と抵抗４８とを
通して第３の線路Ｌ４３に短絡電流が流れる。この短絡
電流が、抵抗４８の両端の間に電圧降下を生じさせる。
抵抗４８における電圧降下の値に対応して第３のエンハ
ンスメント型ｎチャネルＭＯＳＦＥＴ４９のゲート端子
４９ｃの電位が変化し、ＭＯＳＦＥＴ４９のドレイン電
流を制御する。
【００６７】抵抗４８における電圧降下が大きくなる
と、エンハンスメント型ｎチャネルＭＯＳＦＥＴ４９が
オンする。エンハンスメント型ｎチャネルＭＯＳＦＥＴ
４９がオンすると、第４の線路Ｌ４４に電流が流れ、過
負荷保護回路４１の入力端子４２−４３間の電位差が小
さくなる。その結果、出力端子４４，４５間の電位差が
大きくなりすぎるのを防止する。
と、エンハンスメント型ｎチャネルＭＯＳＦＥＴ４９が
オンする。エンハンスメント型ｎチャネルＭＯＳＦＥＴ
４９がオンすると、第４の線路Ｌ４４に電流が流れ、過
負荷保護回路４１の入力端子４２−４３間の電位差が小
さくなる。その結果、出力端子４４，４５間の電位差が
大きくなりすぎるのを防止する。
【００６８】過負荷保護回路４１の基本的な機能を変更
せずに、ｎチャネルＪＦＥＴ４６をディプリーション型
ｎチャネルＭＯＳＦＥＴとすることが可能である。
せずに、ｎチャネルＪＦＥＴ４６をディプリーション型
ｎチャネルＭＯＳＦＥＴとすることが可能である。
【００６９】図４に示す回路４１は、ｎチャネルＪＦＥ
Ｔ４６をｐチャネルＪＦＥＴ、またはディプリーション
型ｐチャネルＭＯＳＦＥＴに、エンハンスメント型ｐチ
ャネルＭＯＳＦＥＴ４７をエンハンスメント型ｎチャネ
ルＭＯＳＦＥＴに、エンハンスメント型ｎチャネルＭＯ
ＳＦＥＴ４９をエンハンスメント型ｐチャネルＭＯＳＦ
ＥＴに置き換えても、入力端子４２−４３間の入力電圧
を制限する回路として用いることができる。
Ｔ４６をｐチャネルＪＦＥＴ、またはディプリーション
型ｐチャネルＭＯＳＦＥＴに、エンハンスメント型ｐチ
ャネルＭＯＳＦＥＴ４７をエンハンスメント型ｎチャネ
ルＭＯＳＦＥＴに、エンハンスメント型ｎチャネルＭＯ
ＳＦＥＴ４９をエンハンスメント型ｐチャネルＭＯＳＦ
ＥＴに置き換えても、入力端子４２−４３間の入力電圧
を制限する回路として用いることができる。
【００７０】図５は、図４に示す過負荷保護回路４１の
入力端子４２、４３間に存在する電位差による入力端子
４２、４３間のリーク電流すなわち短絡電流の変化を実
線５１で示した図である。
入力端子４２、４３間に存在する電位差による入力端子
４２、４３間のリーク電流すなわち短絡電流の変化を実
線５１で示した図である。
【００７１】図５において、ｎチャネルＪＦＥＴ４６
は、例えば、ＢＦ２４６型のｎチャネルＦＥＴであり、
エンハンスメント型ｐチャネルＭＯＳＦＥＴ４７は、Ｂ
Ｓ２５０型のエンハンスメント型ｐチャネルＭＯＳＦＥ
Ｔであり、エンハンスメント型ｎチャネルＭＯＳＦＥＴ
４９は、ＢＳ１７０型のエンハンスメント型ｎチャネル
ＭＯＳＦＥＴである。
は、例えば、ＢＦ２４６型のｎチャネルＦＥＴであり、
エンハンスメント型ｐチャネルＭＯＳＦＥＴ４７は、Ｂ
Ｓ２５０型のエンハンスメント型ｐチャネルＭＯＳＦＥ
Ｔであり、エンハンスメント型ｎチャネルＭＯＳＦＥＴ
４９は、ＢＳ１７０型のエンハンスメント型ｎチャネル
ＭＯＳＦＥＴである。
【００７２】抵抗４８は、例えばＲ＝２２ＭΩの値を有
する。抵抗Ｒを２２ＭΩに選択したので、正常な電圧範
囲におけるリーク電流は、図１又は図２に示される過負
荷保護回路１，２１におけるリーク電流よりも幾分大き
い。
する。抵抗Ｒを２２ＭΩに選択したので、正常な電圧範
囲におけるリーク電流は、図１又は図２に示される過負
荷保護回路１，２１におけるリーク電流よりも幾分大き
い。
【００７３】しかしながら、入力電圧が制限されるよう
な電圧の範囲では、入力端子の間を流れる電流は、非常
に急峻なエッジをもって増加する。例えば、６．８Ｖの
ツェナーダイオードを用いた過負荷保護回路と比較して
も、通常の動作範囲においてリーク電流は依然として１
／２０以下の小さい値を示しており、その範囲内におい
て、入力端子４２、４３間の入力電圧は、ある一定の電
圧範囲内で出力端子４４、４５に出力される。同時に、
出力端子間の電位差を制限すべき電圧の範囲において、
比較的急峻な傾きを有して短絡電流が上昇する。
な電圧の範囲では、入力端子の間を流れる電流は、非常
に急峻なエッジをもって増加する。例えば、６．８Ｖの
ツェナーダイオードを用いた過負荷保護回路と比較して
も、通常の動作範囲においてリーク電流は依然として１
／２０以下の小さい値を示しており、その範囲内におい
て、入力端子４２、４３間の入力電圧は、ある一定の電
圧範囲内で出力端子４４、４５に出力される。同時に、
出力端子間の電位差を制限すべき電圧の範囲において、
比較的急峻な傾きを有して短絡電流が上昇する。
【００７４】図１、２及び図４に示す回路はＡＳＩＣモ
ジュールであるのが好ましい。ＡＳＩＣモジュールにす
ることにより、電圧を制限することが必要な回路を一体
化された部品とすることが可能である。
ジュールであるのが好ましい。ＡＳＩＣモジュールにす
ることにより、電圧を制限することが必要な回路を一体
化された部品とすることが可能である。
【００７５】全体として、図１、２及び図４に示される
過負荷保護回路１、２１及び４１はそれぞれ、約５Ｖの
耐圧を有するツェナーダイオードを用いた回路と比較し
て１／１０のリーク電流を達成できる。約５Ｖ以下の耐
圧を有するツェナーダイオードを用いた回路と比較し
て、１／１０5以下のリーク電流を達成できる。
過負荷保護回路１、２１及び４１はそれぞれ、約５Ｖの
耐圧を有するツェナーダイオードを用いた回路と比較し
て１／１０のリーク電流を達成できる。約５Ｖ以下の耐
圧を有するツェナーダイオードを用いた回路と比較し
て、１／１０5以下のリーク電流を達成できる。
【００７６】図６は、自動車中のチャイルドシート中に
収容されるチャイルドシート検出回路６１として、図
１、２及び４に従って設計された過負荷保護回路が適用
される範囲を示している。
収容されるチャイルドシート検出回路６１として、図
１、２及び４に従って設計された過負荷保護回路が適用
される範囲を示している。
【００７７】検出回路６１は、チャイルドシートに設け
られ、１つのインダクタ６２ａと、１つのキャパシタ６
２ｂと、１つの抵抗６２ｃとを備えた共振回路６２を有
している。共振回路６２は、過負荷保護回路モジュール
６３を介して下流側の共振電子装置６４と接続されてい
る。
られ、１つのインダクタ６２ａと、１つのキャパシタ６
２ｂと、１つの抵抗６２ｃとを備えた共振回路６２を有
している。共振回路６２は、過負荷保護回路モジュール
６３を介して下流側の共振電子装置６４と接続されてい
る。
【００７８】共振電子装置６４は、共振回路６２によっ
て検知された電磁気的な信号に基づくチャイルドシート
検出信号の出力により動作する。共振電子装置６４に対
して外部からの電圧の供給を無しで済ませるために、過
負荷保護回路モジュール６３は、その中では非常に小さ
な電力しか消費されないように設計されている。共振電
子装置６４は、電磁波の場からのエネルギーにより動作
する。
て検知された電磁気的な信号に基づくチャイルドシート
検出信号の出力により動作する。共振電子装置６４に対
して外部からの電圧の供給を無しで済ませるために、過
負荷保護回路モジュール６３は、その中では非常に小さ
な電力しか消費されないように設計されている。共振電
子装置６４は、電磁波の場からのエネルギーにより動作
する。
【００７９】一方、過負荷保護回路モジュールは、もし
共振回路６２が非常に高い強度の電磁波の場を受けたと
しても、共振電子装置６４がダメージを受けたり、まし
て破壊されたりしないように釣り合いがとられている。
共振回路６２が非常に高い強度の電磁波の場を受けたと
しても、共振電子装置６４がダメージを受けたり、まし
て破壊されたりしないように釣り合いがとられている。
【００８０】実際、そのような高い強度の電磁波の場
は、検出回路６１が設けられたチャイルドシートが、ド
アの近くに設けられたキーレス・ゴー・アンテナの近く
に移動した場合に生じうる。そのような場合とは、チャ
イルドシートを取り付ける場合と取り外す場合である。
は、検出回路６１が設けられたチャイルドシートが、ド
アの近くに設けられたキーレス・ゴー・アンテナの近く
に移動した場合に生じうる。そのような場合とは、チャ
イルドシートを取り付ける場合と取り外す場合である。
【００８１】高い強度の電磁波の場からのエネルギーに
よる過負荷に抗して共振電子装置６４を保護するため
に、電磁気的な共振回路６２が過負荷保護回路モヂュー
ル６３に接続される。共振回路６２の端子に存在するＡ
Ｃ電圧信号が整流され、かつ、図１、２及び図４に示さ
れる過負荷保護回路に供給される。回路において、整流
されたＡＣ電圧信号の極性が考慮される。
よる過負荷に抗して共振電子装置６４を保護するため
に、電磁気的な共振回路６２が過負荷保護回路モヂュー
ル６３に接続される。共振回路６２の端子に存在するＡ
Ｃ電圧信号が整流され、かつ、図１、２及び図４に示さ
れる過負荷保護回路に供給される。回路において、整流
されたＡＣ電圧信号の極性が考慮される。
【００８２】過負荷保護のための回路におけるリーク電
流が小さいと、たとえ共振回路６２を単に弱く励起する
ような比較的低い強度の電磁気的な波の場であっても、
共振電子装置６４を動作させるためには十分であり、従
って、使用するチャイルドシートの検出信号を正常に動
作させるのに十分である。
流が小さいと、たとえ共振回路６２を単に弱く励起する
ような比較的低い強度の電磁気的な波の場であっても、
共振電子装置６４を動作させるためには十分であり、従
って、使用するチャイルドシートの検出信号を正常に動
作させるのに十分である。
【００８３】一方、過負荷保護回路モジュールにおける
リーク電流が非常に大きければ、電磁気的な波の場から
のエネルギーが、共振電子装置６４を動作させるのに十
分ではないという事態が時々生じる。
リーク電流が非常に大きければ、電磁気的な波の場から
のエネルギーが、共振電子装置６４を動作させるのに十
分ではないという事態が時々生じる。
【００８４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
【００８５】
【発明の効果】電磁場中において検知される過剰に高い
出力に対抗するとともに、少なくとも通常の動作範囲に
おいて、共振回路及びチャイルドシート中の共振回路に
関係するアイデンティフィケーション・メヂィアの感度
をあまり下げないようにすることができる。
出力に対抗するとともに、少なくとも通常の動作範囲に
おいて、共振回路及びチャイルドシート中の共振回路に
関係するアイデンティフィケーション・メヂィアの感度
をあまり下げないようにすることができる。
【図１】 本発明の第１の実施の形態による過負荷保護
回路の回路図である。
回路の回路図である。
【図２】 本発明の第２の実施の形態による過負荷保護
回路の回路図である。
回路の回路図である。
【図３】 図１に示される回路の入力端子間の短絡電流
と、入力に印加される電位差との間の関係を示す典型的
な曲線である。
と、入力に印加される電位差との間の関係を示す典型的
な曲線である。
【図４】 本発明の第３の実施の形態による過負荷保護
回路の他の構成例を示す回路図である。
回路の他の構成例を示す回路図である。
【図５】 図４に示される過負荷保護回路の入力端子間
の短絡電流と、入力に印加される電位差との間の関係を
示す典型的な曲線である。
の短絡電流と、入力に印加される電位差との間の関係を
示す典型的な曲線である。
【図６】 自動車のチャイルドシート用の装置の構成を
示すブロック図であり、図１、２又は図４に示される過
負荷保護回路を備えている。
示すブロック図であり、図１、２又は図４に示される過
負荷保護回路を備えている。
【符号の説明】 １ 過負荷保護回路 ２，３ 入力端子 ４，５ 出力端子 ６ 第１の電界効果トランジスタ ７ 第２の電圧効果トランジスタ ４８ 抵抗 ６２ 共振回路 ６３ 過負荷保護回路モジュール ６４ 共振電子装置 Ｌ１、Ｌ１１、Ｌ４１ 第１の線路 Ｌ２、Ｌ１２、Ｌ４２ 第２の線路 Ｌ３、Ｌ１３、Ｌ４３ 第３の線路 Ｌ４４ 第４の線路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０５Ｆ 1/10 ３０４ Ｇ０５Ｆ 1/10 ３０４Ｇ Ｈ０２Ｈ 7/20 Ｈ０２Ｈ 7/20 Ｆ Ｈ０３Ｋ 17/08 Ｈ０３Ｋ 17/08 Ｃ 17/687 17/687 Ａ
Claims (10)
- 【請求項１】 入力電圧信号が入力される第１の入力端
子（３，２３，４３）及び第２の入力端子（２，２２，
４２）と、 出力信号を出力するための第１の出力端子（５，２５，
４５）及び第２の出力端子（４，２４，４４）と、 前記第１の入力端子（３，２３，４３）と前記第１の出
力端子（５，２５，４５）とを接続する第１の線路と、 前記第２の入力端子（２，２２，４２）と前記第２の出
力端子（４，２４，４４）とを接続する第２の線路と、 前記第２の線路中において、そのソース端子とドレイン
端子とが前記第２の線路と接続され、前記第１の入力端
子（３，２３，４３）と前記第２の入力端子（２，２
２，４２）との間に過電圧が存在した場合に、前記第１
の入力端子（３，２３，４３）と前記第１の出力端子
（５，２５，４５）との間の電位差を大きくする第１の
電界効果トランジスタ（６，２６，４６）と、 前記第１の線路と、前記第２の入力端子（２，２２，４
２）と前記第１の電界効果トランジスタとの間の前記第
２の線路との間に設けられた第３の線路と、 前記第３の線路中において、そのソース端子とドレイン
端子とが前記第３の線路と接続され、前記第１の入力端
子（３，２３，４３）と前記第２の入力端子（２，２
２，４２）との間に過電圧が存在した場合に前記第３の
線路を導通させる第２の電界効果トランジスタ（７，２
７，４７）とを備え、 前記第１の電界効果トランジスタのゲート端子（６ｃ，
２６ｃ，４６ｃ）は、前記第１の入力端子（３，２３，
４３）と前記第１の出力端子（５，２５，４５）との間
の前記第１の線路における電位に接続されており、 前記第２の電界効果トランジスタ（７，２７，４７）の
ゲート端子（７ｃ，２７ｃ，４７ｃ）は、前記第２の出
力端子（４，２４，４４）と前記第１の電界効果トラン
ジスタ（６，２６，４６）の前記第２の出力端子（４，
２４，４４）側の端子との間の前記第２の線路における
電位に接続されている過負荷保護回路。 - 【請求項２】 前記第１の電界効果トランジスタ（６，
４６）は、ディプリーション型のｎチャネル電界効果Ｍ
ＯＳトランジスタ又はｎチャネル接合型電界効果トラン
ジスタであり、 前記第２の電界効果トランジスタ（７，４７）は、エン
ハンスメント型のｐチャネルＭＯＳトランジスタである
請求項１に記載の過負荷保護回路。 - 【請求項３】 前記第１の電界効果トランジスタ（２
６）は、ディプリーション型のｐチャネル電界効果ＭＯ
Ｓトランジスタ又はｐチャネル接合型電界効果トランジ
スタであり、 前記第２の電界効果トランジスタ（２７）は、エンハン
スメント型のｎチャネルＭＯＳトランジスタである請求
項１に記載の過負荷保護回路。 - 【請求項４】 さらに、前記第３の線路のうち、前記第
２の電界効果トランジスタ（４７）と前記第１の線路と
の間に１つの抵抗（４８）が設けられており、 前記第３の線路よりも前記第１の入力端子（４３）側及
び第２の入力端子（４２）側の前記第１の線路と前記第
２の線路との間に前記第３の線路と並列に設けられた第
４の線路と、 前記第４の線路中に設けられ、そのソース／ドレイン端
子（４９ａ／４９ｂ）が前記第２の電界効果トランジス
タ（４７）と並列になるように接続され、前記第３の電
界効果トランジスタ（４９）の前記第１の入力端子（４
３）と前記第２の入力端子（４２）との間に過電圧が存
在した場合に前記第１の入力端子（４３）と前記第２の
入力端子（４２）とを短絡させる第３の電界効果トラン
ジスタ（４９）とを有し、 前記第３の電界効果トランジスタ（４９）のゲート端子
の電位は、前記第２の電界効果トランジスタ（４７）を
通って流れる電流による抵抗（４８）両端間の電圧降下
と等しくされている請求項１から３までのいずれか１項
に記載の過負荷保護回路。 - 【請求項５】 前記過負荷保護回路は、１つのＡＳＩＣ
モジュールに集積化されている請求項１から４までのい
ずれか１項に記載の過負荷保護回路。 - 【請求項６】 自動車のチャイルドシートに取り付けら
れるチャイルドシート検出回路であって、 チャイルドシートに設けられ、第１及び第２の共振回路
出力端子を備え、電磁気的な信号を検知し対応する電圧
を前記第１及び第２の共振回路出力端子に出力する共振
回路と、 入力電圧信号が入力される第１の入力端子（３，２３，
４３）及び第２の入力端子（２，２２，４２）と、出力
信号を出力するための第１の出力端子（５，２５，４
５）及び第２の出力端子（４，２４，４４）と、前記第
１の入力端子（３，２３，４３）と前記第１の出力端子
（５，２５，４５）とを接続する第１の線路と、前記第
２の入力端子（２，２２，４２）と前記第２の出力端子
（４，２４，４４）とを接続する第２の線路と、前記第
２の線路中において、そのソース端子とドレイン端子と
が前記第２の線路と接続され、前記第１の入力端子
（３，２３，４３）と前記第２の入力端子（２，２２，
４２）との間に過電圧が存在した場合に、前記第１の入
力端子（３，２３，４３）と前記第１の出力端子（５，
２５，４５）との間の電位差を大きくする第１の電界効
果トランジスタ（６，２６，４６）と、前記第１の線路
と、前記第２の入力端子（２，２２，４２）と前記第１
の電界効果トランジスタとの間の前記第２の線路との間
に設けられた第３の線路と、前記第３の線路中におい
て、そのソース端子とドレイン端子とが前記第３の線路
と接続され、前記第１の入力端子（３，２３，４３）と
前記第２の入力端子（２，２２，４２）との間に過電圧
が存在した場合に前記第３の線路を導通させる第２の電
界効果トランジスタ（７，２７，４７）とを備え、前記
第１の電界効果トランジスタのゲート端子（６ｃ，２６
ｃ，４６ｃ）は、前記第１の入力端子（３，２３，４
３）と前記第１の出力端子（５，２５，４５）との間の
前記第１の線路における電位に接続されており、前記第
２の電界効果トランジスタ（７，２７，４７）のゲート
端子（７ｃ，２７ｃ，４７ｃ）は、前記第２の出力端子
（４，２４，４４）と前記第１の電界効果トランジスタ
（６，２６，４６）の前記第２の出力端子（４，２４，
４４）側の端子との間の前記第２の線路における電位に
接続されている過負荷保護回路と、 前記第１及び第２の出力端子から出力されるチャイルド
シート検出信号によって動作する下流側の共振電子装置
とを含むチャイルドシート検出回路。 - 【請求項７】 前記第１の電界効果トランジスタ（６，
４６）は、ディプリーション型のｎチャネルＭＯＳＦＥ
Ｔ又はｎチャネルの接合型電界効果トランジスタであ
り、 前記第２の電界効果トランジスタ（７，４７）は、エン
ハンスメント型ｐチャネルＭＯＳＦＥＴである請求項６
に記載のチャイルドシート検出回路。 - 【請求項８】 前記第１の電界効果トランジスタ（２
６）は、ディプリーション型ｐチャネルＭＯＳＦＥＴ又
はｐチャネル接合型電界効果トランジスタであり、 前記第２の電界効果トランジスタ（２７）は、エンハン
スメント型ｎチャネルＭＯＳＦＥＴである請求項６に記
載のチャイルドシート検出回路。 - 【請求項９】 さらに、前記第２の電界効果トランジス
タ（４７）と前記第１の線路との間の第３の線路中に設
けられた１つの抵抗（４８）と、 前記第１の線路と、前記第２の線路と前記第３の線路と
の間の節点との間に設けられた第４の線路と、 前記第４の線路中に設けられた第３の電界効果トランジ
スタとを有し、 前記第３の電界効果トランジスタ（４９）のソース／ド
レイン端子（４９ａ／４９ｂ）は、前記第２の電界効果
トランジスタ（４７）と並列になるように接続され、前
記第１の入力端子（４３）と前記第２の入力端子（４
２）との間に過電圧が存在した場合に前記第１の入力端
子（４３）と前記第２の入力端子（４２）とを短絡さ
せ、前記第３の電界効果トランジスタ（４９）のゲート
端子の電位は、前記第２の電界効果トランジスタ（４
７）を通って抵抗（４８）を流れる電流による電圧降下
と等しくされている請求項６から８までのいずれか１項
に記載のチャイルドシート検出回路。 - 【請求項１０】 前記共振回路は、インダクタとキャパ
シタとの並列回路と、前記並列回路と直列に接続された
抵抗とを含む請求項６に記載のチャイルドシート検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19928856A DE19928856C2 (de) | 1999-06-24 | 1999-06-24 | Schaltungsanordnung zum Überlastungsschutz |
| DE19928856.9 | 1999-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001061229A true JP2001061229A (ja) | 2001-03-06 |
| JP3424817B2 JP3424817B2 (ja) | 2003-07-07 |
Family
ID=7912321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190726A Expired - Fee Related JP3424817B2 (ja) | 1999-06-24 | 2000-06-26 | 過負荷保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6556401B1 (ja) |
| JP (1) | JP3424817B2 (ja) |
| DE (1) | DE19928856C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023638A (ja) * | 2002-06-19 | 2004-01-22 | Nissan Motor Co Ltd | 電流制御型半導体スイッチング素子用回路 |
| JP2014183692A (ja) * | 2013-03-21 | 2014-09-29 | Yokogawa Electric Corp | 過電圧保護回路 |
| JP6460218B1 (ja) * | 2017-12-08 | 2019-01-30 | ミツミ電機株式会社 | 二次電池保護集積回路、二次電池保護装置及び電池パック |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10145626B4 (de) | 2001-09-15 | 2011-01-13 | Daimler Ag | Identifikationsvorrichtung für einen Kindersitz |
| US6670724B2 (en) * | 2002-05-31 | 2003-12-30 | Delphi Technologies, Inc. | Series pass over-voltage protection circuit for a motor vehicle electrical system |
| GB2401467B (en) * | 2003-05-09 | 2006-01-25 | Autoliv Dev | Improvements in or relating to a movable or removable unit for a motor vehicle |
| DE102004036164A1 (de) * | 2004-07-26 | 2006-03-23 | Endress + Hauser Gmbh + Co. Kg | Vorrichtung zur Spannungsbegrenzung |
| US7408396B2 (en) * | 2006-05-18 | 2008-08-05 | Continental Teves, Inc. | High voltage protection circuit |
| US10074968B2 (en) | 2012-09-06 | 2018-09-11 | Murata Manufacturing Co., Ltd. | Method and apparatus for continuous short-circuit protection |
| EP3855624A1 (en) * | 2020-01-22 | 2021-07-28 | Infineon Technologies AG | Overvoltage protection circuit and device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661897A (en) * | 1985-01-23 | 1987-04-28 | Allied Corporation | Phase modulated, resonant power converting high frequency link inverter/converter |
| JPS6427400A (en) | 1987-03-20 | 1989-01-30 | Nihon Dempa Kogyo Co | Ultrasonic probe and its manufacture |
| DE3804250C1 (en) * | 1988-02-11 | 1989-07-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | Circuit arrangement for a current limiter |
| US5319259A (en) * | 1992-12-22 | 1994-06-07 | National Semiconductor Corp. | Low voltage input and output circuits with overvoltage protection |
| DE4409971C2 (de) * | 1994-03-23 | 1996-01-18 | Daimler Benz Ag | Vorrichtung zur Erkennung eines auf dem Beifahrersitz eines Kraftfahrzeugs festgeschnallten Kindersitzes |
| JPH08289458A (ja) | 1995-04-12 | 1996-11-01 | Nippon Avionics Co Ltd | 過電流保護回路装置 |
| JPH11146635A (ja) | 1997-11-10 | 1999-05-28 | Sanken Electric Co Ltd | 直流電源装置 |
-
1999
- 1999-06-24 DE DE19928856A patent/DE19928856C2/de not_active Expired - Fee Related
-
2000
- 2000-06-26 US US09/604,070 patent/US6556401B1/en not_active Expired - Fee Related
- 2000-06-26 JP JP2000190726A patent/JP3424817B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023638A (ja) * | 2002-06-19 | 2004-01-22 | Nissan Motor Co Ltd | 電流制御型半導体スイッチング素子用回路 |
| JP2014183692A (ja) * | 2013-03-21 | 2014-09-29 | Yokogawa Electric Corp | 過電圧保護回路 |
| JP6460218B1 (ja) * | 2017-12-08 | 2019-01-30 | ミツミ電機株式会社 | 二次電池保護集積回路、二次電池保護装置及び電池パック |
| JP2019106746A (ja) * | 2017-12-08 | 2019-06-27 | ミツミ電機株式会社 | 二次電池保護集積回路、二次電池保護装置及び電池パック |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19928856C2 (de) | 2003-06-26 |
| DE19928856A1 (de) | 2001-01-04 |
| US6556401B1 (en) | 2003-04-29 |
| JP3424817B2 (ja) | 2003-07-07 |
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