JP2001053689A - 光受信回路及びその方法 - Google Patents
光受信回路及びその方法Info
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Abstract
(57)【要約】
【課題】 確実に光信号断の検出が行え、ＰＬＬを用い
ても、クロックが自走した場合にも光入力断を検出でき
る光受信回路及びその方法を提供する。 【解決手段】 本発明に係る光受信回路は、アバランシ
ェフォトダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２
と、ピーク検波回路（ＤＥＴ）３と、差動増幅回路４
と、識別回路５と、クロック抽出回路６と、エッジ検出
型位相比較回路７と、選択回路（ＳＥＬ）８と、ＤＣ／
ＤＣコンバータ９と、を有して構成される。クロック抽
出回路６により抽出されたクロックを分周することで、
当該クロックのエッジを検知すると共に、分周されたク
ロックと基準クロックとの位相を比較して、光信号の入
力断の有無を両クロックの位相の一致／不一致で判定し
ている。従って、クロック抽出回路としてＰＬＬを使用
した場合にも適用することができる。
ても、クロックが自走した場合にも光入力断を検出でき
る光受信回路及びその方法を提供する。 【解決手段】 本発明に係る光受信回路は、アバランシ
ェフォトダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２
と、ピーク検波回路（ＤＥＴ）３と、差動増幅回路４
と、識別回路５と、クロック抽出回路６と、エッジ検出
型位相比較回路７と、選択回路（ＳＥＬ）８と、ＤＣ／
ＤＣコンバータ９と、を有して構成される。クロック抽
出回路６により抽出されたクロックを分周することで、
当該クロックのエッジを検知すると共に、分周されたク
ロックと基準クロックとの位相を比較して、光信号の入
力断の有無を両クロックの位相の一致／不一致で判定し
ている。従って、クロック抽出回路としてＰＬＬを使用
した場合にも適用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、光受信回路及びそ
の方法に関し、特に光信号断時にアバランシェフォトダ
イオード（ＡＰＤ）の増倍率Ｍを一定に保ち、ノイズ信
号の抑制効果及びＡＧＣループの発振防止効果を得る光
受信回路及びその方法に関する。
の方法に関し、特に光信号断時にアバランシェフォトダ
イオード（ＡＰＤ）の増倍率Ｍを一定に保ち、ノイズ信
号の抑制効果及びＡＧＣループの発振防止効果を得る光
受信回路及びその方法に関する。
【０００２】
【従来の技術】従来、ディジタル光通信装置にＡＰＤ
（アバランシェフォトダイオード）を用いた光受信回路
は、広いダイナミックレンジを得るために、ＡＰＤの増
倍率及び増幅回路の利得ゲインを制御するＡＧＣ方式が
用いられている。
（アバランシェフォトダイオード）を用いた光受信回路
は、広いダイナミックレンジを得るために、ＡＰＤの増
倍率及び増幅回路の利得ゲインを制御するＡＧＣ方式が
用いられている。
【０００３】従来の光受信回路について、特開平０５−
１２２１５３号公報に開示される光受信回路について図
５を参照しながら説明する。
１２２１５３号公報に開示される光受信回路について図
５を参照しながら説明する。
【０００４】図５に示される従来の光受信回路は、アバ
ランシェフォトダイオード（ＡＰＤ）１０１と、ＡＧＣ
増幅回路１０２と、ピーク検波回路１０３と、ＤＣ／Ｄ
Ｃコンバータ１０４と、差動増幅回路１０５と、識別回
路１０６と、クロック抽出回路１０７と、レベル検出回
路１０８と、比較回路１０９と、選択回路１１０と、を
有して構成される。
ランシェフォトダイオード（ＡＰＤ）１０１と、ＡＧＣ
増幅回路１０２と、ピーク検波回路１０３と、ＤＣ／Ｄ
Ｃコンバータ１０４と、差動増幅回路１０５と、識別回
路１０６と、クロック抽出回路１０７と、レベル検出回
路１０８と、比較回路１０９と、選択回路１１０と、を
有して構成される。
【０００５】受信光信号Ａは、アバランシェフォトダイ
オード（ＡＰＤ）１０１により電気信号Ｂに変換され
る。利得可変なＡＧＣ増幅回路１０２は、この電気信号
Ｂを増幅してディジタル受信信号Ｃを得る。このディジ
タル受信信号Ｃは、ピーク検波回路（ＤＥＴ）１０３に
よりピーク検波されて検波電圧Ｄを出力し、当該検波電
圧Ｄは差動増幅回路１０５によって基準電圧Ｖ0 と比較
され、さらに増幅されて比較出力Ｅを生じる。この比較
出力Ｅは、ＡＧＣ増幅回路１０２の利得Ｇａｉｎを制御
すると共に、通常は選択回路（ＳＥＬ）１１０によりＤ
Ｃ／ＤＣコンバータ１０４に供給される。ＤＣ／ＤＣコ
ンバータ１０４の出力する逆バイアス電圧Ｆは、アバラ
ンシェフォトダイオード（ＡＰＤ）１０１の増倍率Ｍを
制御する。
オード（ＡＰＤ）１０１により電気信号Ｂに変換され
る。利得可変なＡＧＣ増幅回路１０２は、この電気信号
Ｂを増幅してディジタル受信信号Ｃを得る。このディジ
タル受信信号Ｃは、ピーク検波回路（ＤＥＴ）１０３に
よりピーク検波されて検波電圧Ｄを出力し、当該検波電
圧Ｄは差動増幅回路１０５によって基準電圧Ｖ0 と比較
され、さらに増幅されて比較出力Ｅを生じる。この比較
出力Ｅは、ＡＧＣ増幅回路１０２の利得Ｇａｉｎを制御
すると共に、通常は選択回路（ＳＥＬ）１１０によりＤ
Ｃ／ＤＣコンバータ１０４に供給される。ＤＣ／ＤＣコ
ンバータ１０４の出力する逆バイアス電圧Ｆは、アバラ
ンシェフォトダイオード（ＡＰＤ）１０１の増倍率Ｍを
制御する。
【０００６】また、ＡＧＣ増幅回路１０２から出力され
るディジタル受信信号Ｃは、クロック抽出回路１０７に
供給されてクロック信号Ｇを再生する。クロック抽出回
路１０７で再生されたクロック信号Ｇは、ＡＧＣ増幅回
路１０２から出力されるディジタル受信信号Ｃと共に識
別回路１０６に供給され、ディジタル受信信号Ｃが識別
再生されて出力される。
るディジタル受信信号Ｃは、クロック抽出回路１０７に
供給されてクロック信号Ｇを再生する。クロック抽出回
路１０７で再生されたクロック信号Ｇは、ＡＧＣ増幅回
路１０２から出力されるディジタル受信信号Ｃと共に識
別回路１０６に供給され、ディジタル受信信号Ｃが識別
再生されて出力される。
【０００７】一方、レベル検出回路１０８は、クロック
抽出回路１０７で抽出されたクロック抽出信号Ｇのレベ
ルを検出し、クロック抽出レベル信号Ｈを比較回路１０
９に供給する。比較回路１０９は、クロック抽出レベル
信号Ｈが予め設定された識別レベルＶthより低下した場
合には、クロック抽出信号Ｇの光断、すなわち入力され
た光信号Ａの入力断と判定して制御信号Ｊを出力する。
選択回路（ＳＥＬ）１１０は、供給を受けている比較出
力Ｅ及び予め設定されている基準電圧ＶS のうち、制御
信号Ｊが入力されている時のみ基準電圧ＶS をＤＣ／Ｄ
Ｃコンバータ１０４の入力電圧として選択する。
抽出回路１０７で抽出されたクロック抽出信号Ｇのレベ
ルを検出し、クロック抽出レベル信号Ｈを比較回路１０
９に供給する。比較回路１０９は、クロック抽出レベル
信号Ｈが予め設定された識別レベルＶthより低下した場
合には、クロック抽出信号Ｇの光断、すなわち入力され
た光信号Ａの入力断と判定して制御信号Ｊを出力する。
選択回路（ＳＥＬ）１１０は、供給を受けている比較出
力Ｅ及び予め設定されている基準電圧ＶS のうち、制御
信号Ｊが入力されている時のみ基準電圧ＶS をＤＣ／Ｄ
Ｃコンバータ１０４の入力電圧として選択する。
【０００８】ＤＣ／ＤＣコンバータ１０４は、基準電圧
ＶS に対応した一定のバイアス電圧Ｆ０をアバランシェ
フォトダイオード（ＡＰＤ）１０１に供給し、図６に示
されるように光信号Ａの入力断と判定されるレベルより
低い光信号レベルでは、増倍率Ｍは一定値に制御される
ものである。
ＶS に対応した一定のバイアス電圧Ｆ０をアバランシェ
フォトダイオード（ＡＰＤ）１０１に供給し、図６に示
されるように光信号Ａの入力断と判定されるレベルより
低い光信号レベルでは、増倍率Ｍは一定値に制御される
ものである。
【０００９】
【発明が解決しようとする課題】しかしながら、近年、
受光感度の向上に伴い、光信号入力断の検出レベルも低
下し、クロック抽出レベルと識別レベルとの差が小さく
なり、従来の回路構成においては、光信号断付近でアバ
ランシェフォトダイオード（ＡＰＤ）の増倍率Ｍの増加
によりＳ／Ｎ比が劣化し、クロック信号のレベル検出が
正常にできないため、識別レベル付近でバタツキが生じ
るという問題があった。
受光感度の向上に伴い、光信号入力断の検出レベルも低
下し、クロック抽出レベルと識別レベルとの差が小さく
なり、従来の回路構成においては、光信号断付近でアバ
ランシェフォトダイオード（ＡＰＤ）の増倍率Ｍの増加
によりＳ／Ｎ比が劣化し、クロック信号のレベル検出が
正常にできないため、識別レベル付近でバタツキが生じ
るという問題があった。
【００１０】また、上述のクロック抽出回路の例では、
Ｂ．Ｐ．Ｆ（バンドバスフィルタ）を使用していたが、
クロック抽出回路にＰＬＬ（Phase-Locked-Loop ）を用
いたＣＤＲ（Clock Data Recovery ）を使用した場合
は、レベル検出回路では光入力断を検出できないという
問題があった。
Ｂ．Ｐ．Ｆ（バンドバスフィルタ）を使用していたが、
クロック抽出回路にＰＬＬ（Phase-Locked-Loop ）を用
いたＣＤＲ（Clock Data Recovery ）を使用した場合
は、レベル検出回路では光入力断を検出できないという
問題があった。
【００１１】本発明は、上述される従来の問題点を解決
するために、レベル検出回路の代わりにエッジ検出型位
相比較回路を使用することにより、確実に光信号断の検
出が行えると共に、ＰＬＬを用いた回路構成において、
クロックが自走した場合にも光入力断を検出することの
できる光受信回路を提供することを目的とする。
するために、レベル検出回路の代わりにエッジ検出型位
相比較回路を使用することにより、確実に光信号断の検
出が行えると共に、ＰＬＬを用いた回路構成において、
クロックが自走した場合にも光入力断を検出することの
できる光受信回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、受信した光信号を電気信号
に変換するアバランシェフォトダイオードと、アバラン
シェフォトダイオードにより変換された電気信号を増幅
する増幅回路と、増幅回路により増幅された電気信号の
ピークを検波し、該検波された結果を検波電圧として出
力するピーク検波回路と、ピーク検波回路からの検波電
圧と予め定められた基準電圧とを比較し、その差分を増
幅して差分増幅信号を出力する差動増幅回路と、差動増
幅回路からの差分増幅信号と予め設定されている基準信
号とのいずれを出力するかを選択する選択回路と、選択
回路により選択されたいずれかの信号に対応するバイア
ス電圧をアバランシェフォトダイオードに供給するＤＣ
／ＤＣコンバータと、増幅回路により増幅された電気信
号のクロックを抽出するクロック抽出回路と、クロック
抽出回路により抽出されたクロックと予め設定されてい
る基準クロックとを比較し、該比較結果に基づいて選択
回路における選択を制御する制御信号を出力するエッジ
検出型位相比較回路と、クロック抽出回路により抽出さ
れたクロックに基づいて増幅された電気信号を識別再生
する識別回路とを有し、アバランシェフォトダイオード
の増倍率を予め定められた一定値に制御することを特徴
とする。
に、請求項１記載の発明は、受信した光信号を電気信号
に変換するアバランシェフォトダイオードと、アバラン
シェフォトダイオードにより変換された電気信号を増幅
する増幅回路と、増幅回路により増幅された電気信号の
ピークを検波し、該検波された結果を検波電圧として出
力するピーク検波回路と、ピーク検波回路からの検波電
圧と予め定められた基準電圧とを比較し、その差分を増
幅して差分増幅信号を出力する差動増幅回路と、差動増
幅回路からの差分増幅信号と予め設定されている基準信
号とのいずれを出力するかを選択する選択回路と、選択
回路により選択されたいずれかの信号に対応するバイア
ス電圧をアバランシェフォトダイオードに供給するＤＣ
／ＤＣコンバータと、増幅回路により増幅された電気信
号のクロックを抽出するクロック抽出回路と、クロック
抽出回路により抽出されたクロックと予め設定されてい
る基準クロックとを比較し、該比較結果に基づいて選択
回路における選択を制御する制御信号を出力するエッジ
検出型位相比較回路と、クロック抽出回路により抽出さ
れたクロックに基づいて増幅された電気信号を識別再生
する識別回路とを有し、アバランシェフォトダイオード
の増倍率を予め定められた一定値に制御することを特徴
とする。
【００１３】請求項２記載の発明は、請求項１記載の発
明において、エッジ検出型位相比較回路は、クロックと
基準クロックとの位相（周波数）が一致した場合には、
光信号が入力されていると判断し、位相（周波数）が不
一致の場合には、光信号が入力断であると判断すること
を特徴とする。
明において、エッジ検出型位相比較回路は、クロックと
基準クロックとの位相（周波数）が一致した場合には、
光信号が入力されていると判断し、位相（周波数）が不
一致の場合には、光信号が入力断であると判断すること
を特徴とする。
【００１４】請求項３記載の発明は、請求項２記載の発
明において、選択回路は、エッジ検出型位相比較回路か
ら制御信号が、入力された場合に基準電圧を出力し、入
力されない場合に差分増幅信号を出力することを特徴と
する。
明において、選択回路は、エッジ検出型位相比較回路か
ら制御信号が、入力された場合に基準電圧を出力し、入
力されない場合に差分増幅信号を出力することを特徴と
する。
【００１５】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、エッジ検出型位相
比較回路は、クロック抽出回路により抽出されたクロッ
クを１／ｎ分周する第１の分周回路と、１／ｎ分周され
たクロックと基準クロックとの論理和のＨレベルをカウ
ントする第１のバイナリカウンタと、第１のバイナリカ
ウンタからの出力と１／ｎ分周されたクロックとが入力
され、該１／ｎ分周されたクロックの立ち上がりと同時
にＨレベルを保持する信号を出力する第１のＤ型フリッ
プフロップと、第１の分周回路により１／ｎ分周された
クロックと基準クロックとの論理和のＬレベルをカウン
トする第２のバイナリカウンタと、第２のバイナリカウ
ンタからの出力と１／ｎ分周されたクロックを反転した
反転クロックとが入力され、該反転クロックの立ち上が
りと同時にＨレベルを保持する信号を出力する第２のＤ
型フリップフロップと、基準クロックを１／ｎ分周する
第２の分周回路と、第１のＤ型フリップフロップからの
出力と第２のＤ型フリップフロップからの出力との論理
和が入力されると共に、第２の分周回路により１／ｎ分
周された基準クロックが入力され、制御信号の出力時に
おける立下りエッジのバタツキを防止する保護回路と、
を有して構成されることを特徴とする。
いずれか１項に記載の発明において、エッジ検出型位相
比較回路は、クロック抽出回路により抽出されたクロッ
クを１／ｎ分周する第１の分周回路と、１／ｎ分周され
たクロックと基準クロックとの論理和のＨレベルをカウ
ントする第１のバイナリカウンタと、第１のバイナリカ
ウンタからの出力と１／ｎ分周されたクロックとが入力
され、該１／ｎ分周されたクロックの立ち上がりと同時
にＨレベルを保持する信号を出力する第１のＤ型フリッ
プフロップと、第１の分周回路により１／ｎ分周された
クロックと基準クロックとの論理和のＬレベルをカウン
トする第２のバイナリカウンタと、第２のバイナリカウ
ンタからの出力と１／ｎ分周されたクロックを反転した
反転クロックとが入力され、該反転クロックの立ち上が
りと同時にＨレベルを保持する信号を出力する第２のＤ
型フリップフロップと、基準クロックを１／ｎ分周する
第２の分周回路と、第１のＤ型フリップフロップからの
出力と第２のＤ型フリップフロップからの出力との論理
和が入力されると共に、第２の分周回路により１／ｎ分
周された基準クロックが入力され、制御信号の出力時に
おける立下りエッジのバタツキを防止する保護回路と、
を有して構成されることを特徴とする。
【００１６】請求項５記載の発明は、請求項４記載の発
明において、保護回路は、第１のＤ型フリップフロップ
からの出力と第２のＤ型フリップフロップからの出力と
の論理和が入力され、第２の分周回路により１／ｎ分周
された基準クロックの立ち上がりを基準として、出力タ
イミングをずらして出力するシフトレジスタと、シフト
レジスタから出力された信号の論理和がＳ端子側に入力
され、シフトレジスタから出力された信号のうち任意の
信号は、それぞれ反転された論理和がＲ端子側に入力さ
れ、Ｓ端子側に入力されると同時に立ち上がり、Ｒ端子
側への入力と同時に立ち下がる制御信号を出力するＳ−
Ｒラッチ回路と、を有して構成されることを特徴とす
る。
明において、保護回路は、第１のＤ型フリップフロップ
からの出力と第２のＤ型フリップフロップからの出力と
の論理和が入力され、第２の分周回路により１／ｎ分周
された基準クロックの立ち上がりを基準として、出力タ
イミングをずらして出力するシフトレジスタと、シフト
レジスタから出力された信号の論理和がＳ端子側に入力
され、シフトレジスタから出力された信号のうち任意の
信号は、それぞれ反転された論理和がＲ端子側に入力さ
れ、Ｓ端子側に入力されると同時に立ち上がり、Ｒ端子
側への入力と同時に立ち下がる制御信号を出力するＳ−
Ｒラッチ回路と、を有して構成されることを特徴とす
る。
【００１７】請求項６記載の発明は、受信した光信号を
電気信号に変換する変換工程と、変換工程により変換さ
れた電気信号を増幅する増幅工程と、増幅工程により増
幅された電気信号のピークを検波し、該検波された結果
を検波電圧として出力するピーク検波工程と、ピーク検
波工程による検波電圧と予め定められた基準電圧とを比
較し、その差分を増幅して差分増幅信号を出力する差動
増幅工程と、差動増幅工程による差分増幅信号と予め設
定されている基準信号とのいずれを出力するかを選択す
る選択工程と、選択工程により選択されたいずれかの信
号に対応するバイアス電圧を変換工程に供給するバイア
ス電圧供給工程と、増幅工程により増幅された電気信号
のクロックを抽出するクロック抽出工程と、クロック抽
出工程により抽出されたクロックと予め設定されている
基準クロックとを比較し、該比較結果に基づいて選択工
程における選択を制御する制御信号を出力する選択制御
信号出力工程と、クロック抽出工程により抽出されたク
ロックに基づいて増幅工程により増幅された電気信号を
識別再生する識別工程とを有し、変換工程における増倍
率を予め定められた一定値に制御することを特徴とす
る。
電気信号に変換する変換工程と、変換工程により変換さ
れた電気信号を増幅する増幅工程と、増幅工程により増
幅された電気信号のピークを検波し、該検波された結果
を検波電圧として出力するピーク検波工程と、ピーク検
波工程による検波電圧と予め定められた基準電圧とを比
較し、その差分を増幅して差分増幅信号を出力する差動
増幅工程と、差動増幅工程による差分増幅信号と予め設
定されている基準信号とのいずれを出力するかを選択す
る選択工程と、選択工程により選択されたいずれかの信
号に対応するバイアス電圧を変換工程に供給するバイア
ス電圧供給工程と、増幅工程により増幅された電気信号
のクロックを抽出するクロック抽出工程と、クロック抽
出工程により抽出されたクロックと予め設定されている
基準クロックとを比較し、該比較結果に基づいて選択工
程における選択を制御する制御信号を出力する選択制御
信号出力工程と、クロック抽出工程により抽出されたク
ロックに基づいて増幅工程により増幅された電気信号を
識別再生する識別工程とを有し、変換工程における増倍
率を予め定められた一定値に制御することを特徴とす
る。
【００１８】請求項７記載の発明は、請求項６記載の発
明において、選択制御信号出力工程は、クロックと基準
クロックとの位相（周波数）が一致した場合には、光信
号が入力されていると判断して制御信号を出力せずに、
位相（周波数）が不一致の場合には、光信号が入力断で
あると判断して制御信号を出力することを特徴とする。
明において、選択制御信号出力工程は、クロックと基準
クロックとの位相（周波数）が一致した場合には、光信
号が入力されていると判断して制御信号を出力せずに、
位相（周波数）が不一致の場合には、光信号が入力断で
あると判断して制御信号を出力することを特徴とする。
【００１９】請求項８記載の発明は、請求項７記載の発
明において、選択工程は、選択制御信号出力工程による
制御信号が、入力された場合に基準電圧を出力し、入力
されない場合に差分増幅信号を出力するように選択する
ことを特徴とする。
明において、選択工程は、選択制御信号出力工程による
制御信号が、入力された場合に基準電圧を出力し、入力
されない場合に差分増幅信号を出力するように選択する
ことを特徴とする。
【００２０】請求項９記載の発明は、請求項６から８の
いずれか１項に記載の発明において、選択制御信号出力
工程は、クロック抽出工程により抽出されたクロックを
１／ｎ分周する第１の分周工程と、１／ｎ分周されたク
ロックと基準クロックとの論理和のＨレベルをカウント
する第１のカウント工程と、第１のカウント工程による
出力と１／ｎ分周されたクロックとが入力され、該１／
ｎ分周されたクロックの立ち上がりと同時にＨレベルを
保持する信号を出力する第１の信号切り替え工程と、第
１の分周工程により１／ｎ分周されたクロックと基準ク
ロックとの論理和のＬレベルをカウントする第２のカウ
ント工程と、第２のカウント工程による出力と１／ｎ分
周されたクロックを反転した反転クロックとが入力さ
れ、該反転クロックの立ち上がりと同時にＨレベルを保
持する信号を出力する第２の信号切り替え工程と、基準
クロックを１／ｎ分周する第２の分周工程と、第１の信
号切り替え工程による出力と第２の信号切り替え工程に
よる出力との論理和が入力されると共に、第２の分周工
程により１／ｎ分周された基準クロックが入力され、制
御信号の出力時における立下りエッジのバタツキを防止
する保護工程と、を有して構成されることを特徴とす
る。
いずれか１項に記載の発明において、選択制御信号出力
工程は、クロック抽出工程により抽出されたクロックを
１／ｎ分周する第１の分周工程と、１／ｎ分周されたク
ロックと基準クロックとの論理和のＨレベルをカウント
する第１のカウント工程と、第１のカウント工程による
出力と１／ｎ分周されたクロックとが入力され、該１／
ｎ分周されたクロックの立ち上がりと同時にＨレベルを
保持する信号を出力する第１の信号切り替え工程と、第
１の分周工程により１／ｎ分周されたクロックと基準ク
ロックとの論理和のＬレベルをカウントする第２のカウ
ント工程と、第２のカウント工程による出力と１／ｎ分
周されたクロックを反転した反転クロックとが入力さ
れ、該反転クロックの立ち上がりと同時にＨレベルを保
持する信号を出力する第２の信号切り替え工程と、基準
クロックを１／ｎ分周する第２の分周工程と、第１の信
号切り替え工程による出力と第２の信号切り替え工程に
よる出力との論理和が入力されると共に、第２の分周工
程により１／ｎ分周された基準クロックが入力され、制
御信号の出力時における立下りエッジのバタツキを防止
する保護工程と、を有して構成されることを特徴とす
る。
【００２１】請求項１０記載の発明は、請求項９記載の
発明において、保護工程は、第１の信号切り替え工程に
よる出力と第２の信号切り替え工程による出力との論理
和を、第２の分周工程により１／ｎ分周された基準クロ
ックの立ち上がりを基準として、出力タイミングをずら
して出力するシフトレジスタ工程と、シフトレジスタ工
程により出力された信号の論理和とシフトレジスタ工程
により出力された信号のうち任意の信号のそれぞれを反
転した論理和とに基づいて制御信号の出力を切り替える
制御信号切り替え工程と、を有して構成されることを特
徴とする。
発明において、保護工程は、第１の信号切り替え工程に
よる出力と第２の信号切り替え工程による出力との論理
和を、第２の分周工程により１／ｎ分周された基準クロ
ックの立ち上がりを基準として、出力タイミングをずら
して出力するシフトレジスタ工程と、シフトレジスタ工
程により出力された信号の論理和とシフトレジスタ工程
により出力された信号のうち任意の信号のそれぞれを反
転した論理和とに基づいて制御信号の出力を切り替える
制御信号切り替え工程と、を有して構成されることを特
徴とする。
【００２２】
【発明の実施の形態】次に、添付図面を参照して本発明
に係る光受信回路の実施の形態を詳細に説明する。図１
から図４を参照すると、本発明に係る光受信回路の実施
の形態が示されている。
に係る光受信回路の実施の形態を詳細に説明する。図１
から図４を参照すると、本発明に係る光受信回路の実施
の形態が示されている。
【００２３】図１は、本発明の実施形態である光受信回
路の概略構成を示す回路図である。図１において、本発
明の実施形態である光受信回路は、アバランシェフォト
ダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２と、ピー
ク検波回路（ＤＥＴ）３と、差動増幅回路４と、識別回
路５と、クロック抽出回路６と、エッジ検出型位相比較
回路７と、選択回路（ＳＥＬ）８と、ＤＣ／ＤＣコンバ
ータ９と、を有して構成される。
路の概略構成を示す回路図である。図１において、本発
明の実施形態である光受信回路は、アバランシェフォト
ダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２と、ピー
ク検波回路（ＤＥＴ）３と、差動増幅回路４と、識別回
路５と、クロック抽出回路６と、エッジ検出型位相比較
回路７と、選択回路（ＳＥＬ）８と、ＤＣ／ＤＣコンバ
ータ９と、を有して構成される。
【００２４】アバランシェフォトダイオード（ＡＰＤ）
１は、電子なだれの降伏領域で動作させ、内部にて電子
増幅を行うなだれ増幅フォトダイオードであり、高速で
の光制御切り替え動作を得ることができる。受信された
光信号Ａは、このＡＰＤ１により電気信号Ｂに変換され
て後述のＡＧＣ増幅回路２に供給される。
１は、電子なだれの降伏領域で動作させ、内部にて電子
増幅を行うなだれ増幅フォトダイオードであり、高速で
の光制御切り替え動作を得ることができる。受信された
光信号Ａは、このＡＰＤ１により電気信号Ｂに変換され
て後述のＡＧＣ増幅回路２に供給される。
【００２５】ＡＧＣ増幅回路２は、アバランシェフォト
ダイオード（ＡＰＤ）１からの電気信号Ｂを増幅してデ
ィジタル受信信号Ｃを生成し、後述のピーク検波回路
（ＤＥＴ）３、識別回路６、及びクロック抽出回路７に
それぞれ供給する。このＡＧＣ増幅回路２における利得
ゲインは、後述される差動増幅回路４から出力される比
較出力Ｅに基づいて自動的に制御される。
ダイオード（ＡＰＤ）１からの電気信号Ｂを増幅してデ
ィジタル受信信号Ｃを生成し、後述のピーク検波回路
（ＤＥＴ）３、識別回路６、及びクロック抽出回路７に
それぞれ供給する。このＡＧＣ増幅回路２における利得
ゲインは、後述される差動増幅回路４から出力される比
較出力Ｅに基づいて自動的に制御される。
【００２６】ピーク検波回路３は、ＡＧＣ増幅回路２に
より増幅されたディジタル受信信号Ｃのピークを検波
し、当該検波した電圧を検波電圧Ｄとして差動増幅回路
５へ出力する。
より増幅されたディジタル受信信号Ｃのピークを検波
し、当該検波した電圧を検波電圧Ｄとして差動増幅回路
５へ出力する。
【００２７】差動増幅回路４は、ピーク検波回路３から
供給される検波電圧Ｄと予め設定されている基準電圧Ｖ
0 とを比較し、当該比較された結果を増幅した後、比較
出力ＥとしてＡＧＣ増幅回路２及び選択回路（ＳＥＬ）
８のそれぞれに供給する。
供給される検波電圧Ｄと予め設定されている基準電圧Ｖ
0 とを比較し、当該比較された結果を増幅した後、比較
出力ＥとしてＡＧＣ増幅回路２及び選択回路（ＳＥＬ）
８のそれぞれに供給する。
【００２８】識別回路５は、ＡＧＣ増幅回路２からのデ
ィジタル受信信号Ｃを後述のクロック抽出回路７からの
クロック抽出信号Ｇに基づいて識別して再生する。
ィジタル受信信号Ｃを後述のクロック抽出回路７からの
クロック抽出信号Ｇに基づいて識別して再生する。
【００２９】クロック抽出回路６は、ＡＧＣ増幅回路２
から供給されるディジタル受信信号Ｃに基づいてクロッ
ク抽出信号Ｇを再生し、識別回路５及び本発明の特徴と
なるエッジ検出型位相比較回路７のそれぞれに供給す
る。
から供給されるディジタル受信信号Ｃに基づいてクロッ
ク抽出信号Ｇを再生し、識別回路５及び本発明の特徴と
なるエッジ検出型位相比較回路７のそれぞれに供給す
る。
【００３０】エッジ検出型位相比較回路７は、クロック
抽出回路６により抽出されたクロック抽出信号Ｇに基づ
いて制御信号Ｊを生成し、選択回路８へ供給する。
抽出回路６により抽出されたクロック抽出信号Ｇに基づ
いて制御信号Ｊを生成し、選択回路８へ供給する。
【００３１】選択回路８は、差動増幅回路４からの比較
出力Ｅおよび予め設定されている基準電圧ＶS のうち、
エッジ検出型位相比較回路７からの制御信号Ｊが入力さ
れている期間のみ、基準電圧ＶS をＤＣ／ＤＣコンバー
タ９への入力電圧として選択して出力し、制御信号Ｊが
入力されない場合には、比較出力Ｅを選択して同様にＤ
Ｃ／ＤＣコンバータ９への入力電圧として出力する。
出力Ｅおよび予め設定されている基準電圧ＶS のうち、
エッジ検出型位相比較回路７からの制御信号Ｊが入力さ
れている期間のみ、基準電圧ＶS をＤＣ／ＤＣコンバー
タ９への入力電圧として選択して出力し、制御信号Ｊが
入力されない場合には、比較出力Ｅを選択して同様にＤ
Ｃ／ＤＣコンバータ９への入力電圧として出力する。
【００３２】ＤＣ／ＤＣコンバータ９は、比較出力Ｅが
入力された場合には当該比較出力Ｅに対応した一定のバ
イアス電圧Ｆを、基準電圧ＶS が入力された場合には当
該基準電圧ＶS に対応した一定のバイアス電圧Ｆ０を、
それぞれアバランシェフォトダイオード（ＡＰＤ）１に
供給し、光信号Ａの入力断と判定されるレベルよりも低
い光信号レベルでは、アバランシェフォトダイオード
（ＡＰＤ）１の増倍率Ｍを一定値に制御する。
入力された場合には当該比較出力Ｅに対応した一定のバ
イアス電圧Ｆを、基準電圧ＶS が入力された場合には当
該基準電圧ＶS に対応した一定のバイアス電圧Ｆ０を、
それぞれアバランシェフォトダイオード（ＡＰＤ）１に
供給し、光信号Ａの入力断と判定されるレベルよりも低
い光信号レベルでは、アバランシェフォトダイオード
（ＡＰＤ）１の増倍率Ｍを一定値に制御する。
【００３３】図２は、本発明の実施形態におけるエッジ
検出型位相比較回路の概略構成を示す回路図である。図
２において、エッジ検出型位相比較回路７は、分周回路
７１，７２と、バイナリカウンタ７３，７４と、Ｄ型フ
リップフロップ７５，７６と、保護回路７７と、を有し
て構成される。
検出型位相比較回路の概略構成を示す回路図である。図
２において、エッジ検出型位相比較回路７は、分周回路
７１，７２と、バイナリカウンタ７３，７４と、Ｄ型フ
リップフロップ７５，７６と、保護回路７７と、を有し
て構成される。
【００３４】この保護回路７７は、シフトレジスタ７７
１と、Ｓ−Ｒラッチ回路７７２と、を有して構成され、
出力である制御信号Ｊの立下りエッジのバタツキ（不安
定）を防止するために設けられている。
１と、Ｓ−Ｒラッチ回路７７２と、を有して構成され、
出力である制御信号Ｊの立下りエッジのバタツキ（不安
定）を防止するために設けられている。
【００３５】次に、図３のタイミングチャートを参照し
ながら、本発明の実施形態におけるエッジ検出型位相比
較回路の第１の動作例を説明する。図３は、クロック抽
出回路から出力されたクロック抽出信号が正常である場
合のタイミングチャートである。
ながら、本発明の実施形態におけるエッジ検出型位相比
較回路の第１の動作例を説明する。図３は、クロック抽
出回路から出力されたクロック抽出信号が正常である場
合のタイミングチャートである。
【００３６】まず、入力されたクロック抽出信号Ｇは、
分周回路７１において所定の分周比１／Ｎに分周されて
クロック信号ａとして出力される。なお、本実施形態に
おける分周比は、Ｎ＝５としているが、３以上の整数値
であればいかなる値でも可能である。
分周回路７１において所定の分周比１／Ｎに分周されて
クロック信号ａとして出力される。なお、本実施形態に
おける分周比は、Ｎ＝５としているが、３以上の整数値
であればいかなる値でも可能である。
【００３７】クロック信号ａは、ＡＮＤ回路により基準
クロック信号ｂとの論理和が出力される。当該出力され
た信号は、バイナリカウンタ７３でＨレベルの期間が信
号ｃ，ｄ，ｅとしてカウントされ、ＡＮＤ回路により、
信号ｃ、信号ｄを反転した反転信号、及び信号ｅの論理
和が信号ｆとして出力され、当該信号ｆをＤ型フリップ
フロップ７５に出力すると共に、バイナリカウンタ７３
のＬＱＡＤ側にリセットのために帰還する。
クロック信号ｂとの論理和が出力される。当該出力され
た信号は、バイナリカウンタ７３でＨレベルの期間が信
号ｃ，ｄ，ｅとしてカウントされ、ＡＮＤ回路により、
信号ｃ、信号ｄを反転した反転信号、及び信号ｅの論理
和が信号ｆとして出力され、当該信号ｆをＤ型フリップ
フロップ７５に出力すると共に、バイナリカウンタ７３
のＬＱＡＤ側にリセットのために帰還する。
【００３８】Ｄ型フリップフロップ７５は、上述される
出力信号ｆと分周回路７１にて１／５分周されたクロッ
ク信号ａとが入力され、当該クロック信号ａの立ち上が
りと同時にＨレベルを保持する信号ｇを出力する。
出力信号ｆと分周回路７１にて１／５分周されたクロッ
ク信号ａとが入力され、当該クロック信号ａの立ち上が
りと同時にＨレベルを保持する信号ｇを出力する。
【００３９】さらに、分周回路７１で１／５分周された
クロック信号ａは、ＡＮＤ回路により基準クロック信号
ｂとの論理和が出力信号として出力される。当該出力信
号は、バイナリカウンタ７４でＬレベルの期間が信号
ｈ，ｉ，ｊとしてカウントされ、ＡＮＤ回路により、信
号ｈ、信号ｉを反転した反転信号、及び信号ｊの論理和
が出力信号として出力され、当該出力信号をＤ型フリッ
プフロップ７６に出力すると共に、バイナリカウンタ７
４のＬＱＡＤ側にリセットのために帰還する。
クロック信号ａは、ＡＮＤ回路により基準クロック信号
ｂとの論理和が出力信号として出力される。当該出力信
号は、バイナリカウンタ７４でＬレベルの期間が信号
ｈ，ｉ，ｊとしてカウントされ、ＡＮＤ回路により、信
号ｈ、信号ｉを反転した反転信号、及び信号ｊの論理和
が出力信号として出力され、当該出力信号をＤ型フリッ
プフロップ７６に出力すると共に、バイナリカウンタ７
４のＬＱＡＤ側にリセットのために帰還する。
【００４０】Ｄ型フリップフロップ７６は、上述される
信号ｈ、信号ｉを反転した反転信号、及び信号ｊの論理
和が入力されと共に、クロック信号ａを反転した反転ク
ロック信号が入力され、当該反転クロック信号の立ち上
がりと同時にＨレベルを保持する信号ｋを出力する。
信号ｈ、信号ｉを反転した反転信号、及び信号ｊの論理
和が入力されと共に、クロック信号ａを反転した反転ク
ロック信号が入力され、当該反転クロック信号の立ち上
がりと同時にＨレベルを保持する信号ｋを出力する。
【００４１】また、基準クロック信号ｂは、分周回路７
２において所定の分周比１／Ｎに分周されてクロック信
号として後段の保護回路７７に出力される。なお、本実
施形態における分周比は、上述されるようにＮ＝５とし
ているが、３以上の整数値であればいかなる値でも可能
である。
２において所定の分周比１／Ｎに分周されてクロック信
号として後段の保護回路７７に出力される。なお、本実
施形態における分周比は、上述されるようにＮ＝５とし
ているが、３以上の整数値であればいかなる値でも可能
である。
【００４２】保護回路７７は、Ｄ型フリップフロップ７
３からの信号ｇとＤ型フリップフロップ７４からの信号
ｋとの論理和と共に、分周回路７２により１／５分周さ
れたクロック信号がシフトレジスタ７７１に入力され
る。
３からの信号ｇとＤ型フリップフロップ７４からの信号
ｋとの論理和と共に、分周回路７２により１／５分周さ
れたクロック信号がシフトレジスタ７７１に入力され
る。
【００４３】シフトレジスタ７７１は、Ｓ（シリアル）
入力−Ｐ（パラレル）出力するレジスタであり、本実施
形態において、この出力数Ｑは、任意に設けることが可
能である。当該シフトレジスタ７７１へ入力される信号
ｇと信号ｋとの論理和からなる信号は、分周回路７２で
分周されたクロック信号の立ち上がりを基準として、Ｑ
１から順にＱ２、Ｑ３、Ｑ４、Ｑ５、と出力タイミング
をずらして出力される。
入力−Ｐ（パラレル）出力するレジスタであり、本実施
形態において、この出力数Ｑは、任意に設けることが可
能である。当該シフトレジスタ７７１へ入力される信号
ｇと信号ｋとの論理和からなる信号は、分周回路７２で
分周されたクロック信号の立ち上がりを基準として、Ｑ
１から順にＱ２、Ｑ３、Ｑ４、Ｑ５、と出力タイミング
をずらして出力される。
【００４４】シフトレジスタ７７１のＱ１からＱ５によ
り出力タイミングがずらされたそれぞれの信号は、ＡＮ
Ｄ回路により論理和が出力される。この出力信号は、前
方保護として後段のＳ−Ｒラッチ回路７７２のＳ端子側
に入力される。
り出力タイミングがずらされたそれぞれの信号は、ＡＮ
Ｄ回路により論理和が出力される。この出力信号は、前
方保護として後段のＳ−Ｒラッチ回路７７２のＳ端子側
に入力される。
【００４５】また、シフトレジスタ７７１のＱ１及びＱ
２により出力された信号は、それぞれ反転されてＡＮＤ
回路により論理和が出力される。この出力信号は、後方
保護として後段のＳ−Ｒラッチ回路７７２のＲ端子側に
入力される。
２により出力された信号は、それぞれ反転されてＡＮＤ
回路により論理和が出力される。この出力信号は、後方
保護として後段のＳ−Ｒラッチ回路７７２のＲ端子側に
入力される。
【００４６】Ｓ−Ｒラッチ回路７７２は、Ｓ端子側に前
方保護としての信号が入力されると同時に信号ｌの出力
を開始し、Ｒ端子側に後方保護としての信号が入力され
ると同時に信号ｌの出力を停止する。ここでの信号ｌ
は、エッジ検出型位相比較回路７から選択回路（ＳＥ
Ｌ）８に出力される制御信号Ｊである。
方保護としての信号が入力されると同時に信号ｌの出力
を開始し、Ｒ端子側に後方保護としての信号が入力され
ると同時に信号ｌの出力を停止する。ここでの信号ｌ
は、エッジ検出型位相比較回路７から選択回路（ＳＥ
Ｌ）８に出力される制御信号Ｊである。
【００４７】以上のように、クロック抽出回路６から抽
出されたクロック抽出信号Ｇが正常な場合には、図３に
示されるように、クロック信号ａと基準クロック信号ｂ
との位相（周波数）が一致する。つまり、分周したクロ
ック信号ａのＨレベルとＬレベルとの間に存在するもの
である。従って、基準クロック信号ｂの立ち上がりエッ
ジ数も等しくなるので、Ｄ型フリップフロップ７３から
の信号ｇとＤ型フリップフロップ７４からの信号ｋとの
論理和がＨレベルとなる。
出されたクロック抽出信号Ｇが正常な場合には、図３に
示されるように、クロック信号ａと基準クロック信号ｂ
との位相（周波数）が一致する。つまり、分周したクロ
ック信号ａのＨレベルとＬレベルとの間に存在するもの
である。従って、基準クロック信号ｂの立ち上がりエッ
ジ数も等しくなるので、Ｄ型フリップフロップ７３から
の信号ｇとＤ型フリップフロップ７４からの信号ｋとの
論理和がＨレベルとなる。
【００４８】しかしながら、上記論理和をそのまま制御
信号Ｊとして出力すると、誤動作が発生した場合に、出
力である信号ｌが不安定（バタツキ）になる可能性があ
るので、保護回路７７を介して出力することで信号ｌの
バタツキを防止する。
信号Ｊとして出力すると、誤動作が発生した場合に、出
力である信号ｌが不安定（バタツキ）になる可能性があ
るので、保護回路７７を介して出力することで信号ｌの
バタツキを防止する。
【００４９】上述される論理和がＨレベルである場合に
は、当然ながら保護回路７７を介して出力される信号ｌ
もＨレベルの信号が出力される。このことにより、光受
信信号Ａが入力されていると判断する。
は、当然ながら保護回路７７を介して出力される信号ｌ
もＨレベルの信号が出力される。このことにより、光受
信信号Ａが入力されていると判断する。
【００５０】次に、図４のタイミングチャートを参照し
ながら、本発明の実施形態におけるエッジ検出型位相比
較回路の第２の動作例を説明する。図４は、クロック抽
出回路から出力されたクロック抽出信号が異常である場
合のタイミングチャートである。なお、基本的な回路動
作に関しては、上述される第１の動作例と同様であるの
で説明を省略する。
ながら、本発明の実施形態におけるエッジ検出型位相比
較回路の第２の動作例を説明する。図４は、クロック抽
出回路から出力されたクロック抽出信号が異常である場
合のタイミングチャートである。なお、基本的な回路動
作に関しては、上述される第１の動作例と同様であるの
で説明を省略する。
【００５１】入力されたクロック抽出信号Ｇが異常であ
る場合には、分周回路７１で分周された信号ａは、図４
に示されるように、基準クロック信号ｂとの位相 (周波
数）が異なった信号となる。
る場合には、分周回路７１で分周された信号ａは、図４
に示されるように、基準クロック信号ｂとの位相 (周波
数）が異なった信号となる。
【００５２】この信号の論理和が入力されたバイナリカ
ウンタ７３によりカウントされた信号ｂ，ｃ，ｄのそれ
ぞれのパルス波形も不規則なものとなる。よって、Ｄ型
フリップフロップ７５得られる信号ｇをＨレベルで保持
することができない。
ウンタ７３によりカウントされた信号ｂ，ｃ，ｄのそれ
ぞれのパルス波形も不規則なものとなる。よって、Ｄ型
フリップフロップ７５得られる信号ｇをＨレベルで保持
することができない。
【００５３】同様に、バイナリカウンタ７４によりカウ
ントされた信号ｈ，ｉ，ｊにおいても、それぞれのパル
ス波形は不規則なものとなり、Ｄ型フリップフロップ７
６から得られる信号ｋをＨレベルで保持することができ
ない。
ントされた信号ｈ，ｉ，ｊにおいても、それぞれのパル
ス波形は不規則なものとなり、Ｄ型フリップフロップ７
６から得られる信号ｋをＨレベルで保持することができ
ない。
【００５４】このことは、クロック抽出信号ａと基準ク
ロック信号ｂとの位相（周波数）が不一致またはクロッ
クのデューティー比変動が大きいことによるものであ
る。つまり、分周したクロック信号ａのＨレベルとＬレ
ベルの間に存在するものであるが、基準クロック信号ｂ
の立ち上がりエッジ数が等しくないので、図４に示され
る信号ｇと信号ｈとの論理和として出力される信号がＨ
レベルを保持できなくなる。
ロック信号ｂとの位相（周波数）が不一致またはクロッ
クのデューティー比変動が大きいことによるものであ
る。つまり、分周したクロック信号ａのＨレベルとＬレ
ベルの間に存在するものであるが、基準クロック信号ｂ
の立ち上がりエッジ数が等しくないので、図４に示され
る信号ｇと信号ｈとの論理和として出力される信号がＨ
レベルを保持できなくなる。
【００５５】従って、保護回路７７により信号ｌをＨレ
ベルで保持し、光受信信号Ａが入力断であると判断す
る。
ベルで保持し、光受信信号Ａが入力断であると判断す
る。
【００５６】なお、上述される実施形態は、本発明の好
適な実施形態であり、例えば、保護回路に設けられる前
方保護並びに後方保護に設けられる各保護段数を任意に
設定することができる。
適な実施形態であり、例えば、保護回路に設けられる前
方保護並びに後方保護に設けられる各保護段数を任意に
設定することができる。
【００５７】また、本実施形態において、エッジ検出型
位相比較回路は、立ち上がりエッジを検出するものであ
るが、立ち下りを検出するように構成してもよい。
位相比較回路は、立ち上がりエッジを検出するものであ
るが、立ち下りを検出するように構成してもよい。
【００５８】
【発明の効果】以上の説明より明らかなように、本発明
に係る光受信回路及びその方法によれば、抽出したクロ
ックを分周することにより、当該クロックのエッジを検
知するとともに、分周されたクロックと基準クロックと
の位相を比較してクロックの正常及び異常を両クロック
の位相の一致／不一致で判定している。従って、クロッ
ク抽出回路としてＰＬＬを使用した場合にも適用するこ
とができる。
に係る光受信回路及びその方法によれば、抽出したクロ
ックを分周することにより、当該クロックのエッジを検
知するとともに、分周されたクロックと基準クロックと
の位相を比較してクロックの正常及び異常を両クロック
の位相の一致／不一致で判定している。従って、クロッ
ク抽出回路としてＰＬＬを使用した場合にも適用するこ
とができる。
【００５９】また、本発明に係る光受信回路及びその方
法によれば、保護回路を設けることにより、光信号断の
検出時における制御信号のバタツキ押さえることがで
き、さらに光断検出と解除のヒステリシスを任意に設定
することができる。
法によれば、保護回路を設けることにより、光信号断の
検出時における制御信号のバタツキ押さえることがで
き、さらに光断検出と解除のヒステリシスを任意に設定
することができる。
【図１】本発明の実施形態である光受信回路の概略構成
を示す回路図である。
を示す回路図である。
【図２】本発明の実施形態におけるエッジ検出型位相比
較回路の構成を示す回路図である。
較回路の構成を示す回路図である。
【図３】本発明の実施形態におけるエッジ検出型位相比
較回路における第１のタイミングチャートである。
較回路における第１のタイミングチャートである。
【図４】本発明の実施形態におけるエッジ検出型位相比
較回路における第２のタイミングチャートである。
較回路における第２のタイミングチャートである。
【図５】従来の光受信回路の概略構成を示す回路図であ
る。
る。
【図６】アバランシェフォトダイオードにおける増倍率
を示すグラフである。
を示すグラフである。
１ アバランシェフォトダイオード（ＡＰＤ） ２ ＡＧＣ増幅回路 ３ ピーク検波回路 ４ 差動増幅回路 ５ 識別回路 ６ クロック抽出回路 ７ エッジ検出型位相比較回路 ８ 選択回路（ＳＥＬ） ９ ＤＣ／ＤＣコンバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 31/107 Ｈ０４Ｌ 7/02 Ｈ０３Ｄ 13/00 Ｈ０３Ｋ 5/1532 5/26 Ｈ０４Ｌ 7/02 Ｆターム(参考） 5F049 MA07 NA20 NB01 UA11 UA16 UA20 5J039 FF03 FF13 JJ08 JJ13 JJ20 KK05 KK09 KK23 KK26 KK27 MM11 MM16 NN01 5K002 AA03 BA15 CA18 DA07 5K047 AA12 BB02 KK05 MM19 MM46 MM53 MM55 MM57 MM63
Claims (10)
- 【請求項１】 受信した光信号を電気信号に変換するア
バランシェフォトダイオードと、 前記アバランシェフォトダイオードにより変換された前
記電気信号を増幅する増幅回路と、 前記増幅回路により増幅された前記電気信号のピークを
検波し、該検波された結果を検波電圧として出力するピ
ーク検波回路と、 前記ピーク検波回路からの前記検波電圧と予め定められ
た基準電圧とを比較し、その差分を増幅して差分増幅信
号を出力する差動増幅回路と、 前記差動増幅回路からの前記差分増幅信号と予め設定さ
れている基準信号とのいずれを出力するかを選択する選
択回路と、 前記選択回路により選択されたいずれかの信号に対応す
るバイアス電圧を前記アバランシェフォトダイオードに
供給するＤＣ／ＤＣコンバータと、 前記増幅回路により増幅された前記電気信号のクロック
を抽出するクロック抽出回路と、 前記クロック抽出回路により抽出された前記クロックと
予め設定されている基準クロックとを比較し、該比較結
果に基づいて前記選択回路における選択を制御する制御
信号を出力するエッジ検出型位相比較回路と、 前記クロック抽出回路により抽出された前記クロックに
基づいて前記増幅された電気信号を識別再生する識別回
路とを有し、 前記アバランシェフォトダイオードの増倍率を予め定め
られた一定値に制御することを特徴とする光受信回路。 - 【請求項２】 前記エッジ検出型位相比較回路は、 前記クロックと前記基準クロックとの位相（周波数）が
一致した場合には、前記光信号が入力されていると判断
し、 前記位相（周波数）が不一致の場合には、前記光信号が
入力断であると判断することを特徴とする請求項１記載
の光信号受信回路。 - 【請求項３】 前記選択回路は、 前記エッジ検出型位相比較回路から前記制御信号が、 入力された場合に前記基準電圧を出力し、 入力されない場合に前記差分増幅信号を出力することを
特徴とする請求項２記載の光受信回路。 - 【請求項４】 前記エッジ検出型位相比較回路は、 前記クロック抽出回路により抽出された前記クロックを
１／ｎ分周する第１の分周回路と、 前記１／ｎ分周されたクロックと前記基準クロックとの
論理和のＨレベルをカウントする第１のバイナリカウン
タと、 前記第１のバイナリカウンタからの出力と前記１／ｎ分
周されたクロックとが入力され、該１／ｎ分周されたク
ロックの立ち上がりと同時にＨレベルを保持する信号を
出力する第１のＤ型フリップフロップと、 前記第１の分周回路により１／ｎ分周されたクロックと
前記基準クロックとの論理和のＬレベルをカウントする
第２のバイナリカウンタと、 前記第２のバイナリカウンタからの出力と前記１／ｎ分
周されたクロックを反転した反転クロックとが入力さ
れ、該反転クロックの立ち上がりと同時にＨレベルを保
持する信号を出力する第２のＤ型フリップフロップと、 前記基準クロックを１／ｎ分周する第２の分周回路と、 前記第１のＤ型フリップフロップからの出力と前記第２
のＤ型フリップフロップからの出力との論理和が入力さ
れると共に、前記第２の分周回路により１／ｎ分周され
た基準クロックが入力され、制御信号の出力時における
立下りエッジのバタツキを防止する保護回路と、 を有して構成されることを特徴とする請求項１から３の
いずれか１項に記載の光受信回路。 - 【請求項５】 前記保護回路は、 前記第１のＤ型フリップフロップからの出力と前記第２
のＤ型フリップフロップからの出力との論理和が入力さ
れ、前記第２の分周回路により１／ｎ分周された基準ク
ロックの立ち上がりを基準として、出力タイミングをず
らして出力するシフトレジスタと、 前記シフトレジスタから出力された信号の論理和がＳ端
子側に入力され、 前記シフトレジスタから出力された信号のうち任意の信
号は、それぞれ反転された論理和がＲ端子側に入力さ
れ、前記Ｓ端子側に入力されると同時に立ち上がり、前
記Ｒ端子側への入力と同時に立ち下がる前記制御信号を
出力するＳ−Ｒラッチ回路と、 を有して構成されることを特徴とする請求項４記載の光
受信回路。 - 【請求項６】 受信した光信号を電気信号に変換する変
換工程と、 前記変換工程により変換された前記電気信号を増幅する
増幅工程と、 前記増幅工程により増幅された前記電気信号のピークを
検波し、該検波された結果を検波電圧として出力するピ
ーク検波工程と、 前記ピーク検波工程による前記検波電圧と予め定められ
た基準電圧とを比較し、その差分を増幅して差分増幅信
号を出力する差動増幅工程と、 前記差動増幅工程による前記差分増幅信号と予め設定さ
れている基準信号とのいずれを出力するかを選択する選
択工程と、 前記選択工程により選択されたいずれかの信号に対応す
るバイアス電圧を前記変換工程に供給するバイアス電圧
供給工程と、 前記増幅工程により増幅された前記電気信号のクロック
を抽出するクロック抽出工程と、 前記クロック抽出工程により抽出された前記クロックと
予め設定されている基準クロックとを比較し、該比較結
果に基づいて前記選択工程における選択を制御する制御
信号を出力する選択制御信号出力工程と、 前記クロック抽出工程により抽出された前記クロックに
基づいて前記増幅工程により増幅された電気信号を識別
再生する識別工程とを有し、 前記変換工程における増倍率を予め定められた一定値に
制御することを特徴とする光受信方法。 - 【請求項７】 前記選択制御信号出力工程は、 前記クロックと前記基準クロックとの位相（周波数）が
一致した場合には、前記光信号が入力されていると判断
して前記制御信号を出力せずに、 前記位相（周波数）が不一致の場合には、前記光信号が
入力断であると判断して前記制御信号を出力することを
特徴とする請求項６記載の光受信方法。 - 【請求項８】 前記選択工程は、 前記選択制御信号出力工程による前記制御信号が、 入力された場合に前記基準電圧を出力し、 入力されない場合に前記差分増幅信号を出力するように
選択することを特徴とする請求項７記載の光受信方法。 - 【請求項９】 前記選択制御信号出力工程は、 前記クロック抽出工程により抽出された前記クロックを
１／ｎ分周する第１の分周工程と、 前記１／ｎ分周されたクロックと前記基準クロックとの
論理和のＨレベルをカウントする第１のカウント工程
と、 前記第１のカウント工程による出力と前記１／ｎ分周さ
れたクロックとが入力され、該１／ｎ分周されたクロッ
クの立ち上がりと同時にＨレベルを保持する信号を出力
する第１の信号切り替え工程と、 前記第１の分周工程により１／ｎ分周されたクロックと
前記基準クロックとの論理和のＬレベルをカウントする
第２のカウント工程と、 前記第２のカウント工程による出力と前記１／ｎ分周さ
れたクロックを反転した反転クロックとが入力され、該
反転クロックの立ち上がりと同時にＨレベルを保持する
信号を出力する第２の信号切り替え工程と、 前記基準クロックを１／ｎ分周する第２の分周工程と、 前記第１の信号切り替え工程による出力と前記第２の信
号切り替え工程による出力との論理和が入力されると共
に、前記第２の分周工程により１／ｎ分周された基準ク
ロックが入力され、制御信号の出力時における立下りエ
ッジのバタツキを防止する保護工程と、 を有して構成されることを特徴とする請求項６から８の
いずれか１項に記載の光受信方法。 - 【請求項１０】 前記保護工程は、 前記第１の信号切り替え工程による出力と前記第２の信
号切り替え工程による出力との論理和を、前記第２の分
周工程により１／ｎ分周された基準クロックの立ち上が
りを基準として、出力タイミングをずらして出力するシ
フトレジスタ工程と、 前記シフトレジスタ工程により出力された信号の論理和
と前記シフトレジスタ工程により出力された信号のうち
任意の信号のそれぞれを反転した論理和とに基づいて前
記制御信号の出力を切り替える制御信号切り替え工程
と、 を有して構成されることを特徴とする請求項９記載の光
受信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226982A JP2001053689A (ja) | 1999-08-10 | 1999-08-10 | 光受信回路及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226982A JP2001053689A (ja) | 1999-08-10 | 1999-08-10 | 光受信回路及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053689A true JP2001053689A (ja) | 2001-02-23 |
Family
ID=16853662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11226982A Pending JP2001053689A (ja) | 1999-08-10 | 1999-08-10 | 光受信回路及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053689A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100376079C (zh) * | 2002-12-27 | 2008-03-19 | 三洋电机株式会社 | 自动增益控制电路 |
| JP2009060203A (ja) * | 2007-08-30 | 2009-03-19 | Nec Corp | 光受信信号断検出回路及び光受信信号断検出方法 |
| WO2017217254A1 (ja) * | 2016-06-14 | 2017-12-21 | 住友電気工業株式会社 | 光信号中継装置、光信号中継方法および光通信システム |
-
1999
- 1999-08-10 JP JP11226982A patent/JP2001053689A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100376079C (zh) * | 2002-12-27 | 2008-03-19 | 三洋电机株式会社 | 自动增益控制电路 |
| JP2009060203A (ja) * | 2007-08-30 | 2009-03-19 | Nec Corp | 光受信信号断検出回路及び光受信信号断検出方法 |
| WO2017217254A1 (ja) * | 2016-06-14 | 2017-12-21 | 住友電気工業株式会社 | 光信号中継装置、光信号中継方法および光通信システム |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021217 |