JP2001044891A

JP2001044891A - 相関器

Info

Publication number: JP2001044891A
Application number: JP2000050148A
Authority: JP
Inventors: Kunihiko Iizuka; 邦彦飯塚; Daniel Senderowicz; センデロビッツダニエル
Original assignee: Sharp Corp; Synchro Design Inc
Current assignee: Sharp Corp; Synchro Design Inc
Priority date: 1999-03-01
Filing date: 2000-02-25
Publication date: 2001-02-16
Anticipated expiration: 2020-02-25
Also published as: JP3730076B2

Abstract

(57)【要約】【課題】速い演算速度が求められ、かつ、２値符号系
列の系列長が長い場合でも消費電力を低減できると共
に、２値の相関値を直接出力可能な相関器を提供する。【解決手段】所定の周期でサンプリングされるアナロ
グ入力信号ｘ（ｉ）は、乗算器１１によって、対応する
２値符号系列の値“＋１”または“−１”で乗算され
る。アナログ積分器１２には、乗算器１１からの出力信
号と、負帰還回路１５からの出力信号とが入力される。
量子化器１３は、上記のアナログ積分器１２の出力信号
をＮ−レベルに量子化し、２値信号を出力する。２値の
出力信号は、デジタル遅延回路１４にて単位時間だけ遅
延され、負帰還器に入力される。このように、信号の大
きさを減少させているので、アナログ積分器１２を飽和
させることなく、積分容量の大きさを削減できると共
に、後段のブロックに適した２値の相関値を出力でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、入力信号
と符号系列との同期をとるための相関器、または、スペ
クトラム拡散通信方式などで拡散されたデータを復調す
る復調装置の相関器として好適に用いられるものであっ
て、入力信号と、符号系列との時間的相関値を算出する
相関器に関するものである。

【０００２】

【従来の技術】従来の相関器として、例えば、図１６に
示すようなスイッチドキャパシタ回路を用いて、アナロ
グ入力信号を２値信号に変換することなく、アナログ入
力信号Ｖｉｎと２値符号系列ａ（ｉ）との時間的相関を
示すアナログ信号Ａｏｕｔを直接算出する構成の相関器
１０１が知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
従来の構成においては、２値符号系列の系列長が長くな
るに従って、相関値の演算が終了する前に飽和しないよ
うにするためには、積分容量Ｃ１０１の容量を増大させ
る必要があり、寄生容量を増大させてしまう。この結
果、所望の速度で演算するために、より大きな電力を消
費してしまう。

【０００４】さらに、スペクトラム拡散通信方式で一般
的に用いられている受信機では、相関器１０１に追従す
るパス検索部、トラッキング制御部、ｒａｋｅ受信部等
の機能ブロックは、２値回路で構成されている。この場
合、相関器１０１の出力信号Ａｏｕｔは、これらの２値
回路を通過する前に２値信号に変換する必要がある。し
かしながら、この変換には、ＡＤ変換器等のコンバータ
が別途必要となり、消費電力をさらに増大させてしま
う。

【０００５】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、速い演算速度が求められ、か
つ、符号系列の系列長が長くなった場合であっても、消
費電力を低減することができると共に、ＡＤ変換器を別
途要することなく、相関値をデジタル値で出力すること
ができる相関器を提供することにある。

【０００６】

【課題を解決するための手段】本発明に係る相関器は、
入力信号と符号系列との時間的相関値を算出する相関器
であって、上記課題を解決するために、入力信号へ、符
号系列に応じた符号を乗算する乗算器と、アナログ積分
器と、アナログ積分器による積分値を量子化する量子化
器と、量子化器が出力するデジタル値を累算して、演算
結果を上記相関値として出力するデジタル累算器と、量
子化器が出力するデジタル値を極性の反転したアナログ
値に変換する負帰還器とを備え、上記アナログ積分器
は、上記負帰還器が出力する負帰還信号と、上記乗算器
の出力との和を積分することを特徴としている。

【０００７】上記の構成では、量子化器と負帰還器とに
よって負帰還ループが構成されているので、負帰還ルー
プを持たない場合に比べて、アナログ積分器の積分値の
絶対値は小さくなる。したがって、符号系列の系列長が
長くなった場合でも、積分値を蓄積する積分容量の大き
さを増大することなく、アナログ積分器の出力の飽和を
防止できる。この結果、消費電力の小さな相関器を実現
できる。

【０００８】また、符号系列の値全てに関する演算が終
了した時点で、デジタル累算器が出力するデジタル値
は、入力信号と符号系列との時間的相関値を示してい
る。したがって、アナログ積分器が出力する相関値をＡ
Ｄ変換する従来の構成とは異なり、相関器の後にＡＤ変
換器を設けることなく、上記相関値を示すデジタル値を
出力できる。

【０００９】ここで、従来のように、相関値をアナログ
値で出力した後で、デジタル値に変換する場合、最大の
アナログ値が量子化レベルの数と量子化間隔との積にな
るので、量子化レベルの数を増大させることが難しく、
演算精度の向上が難しい。さらに、電力消費の小さなＡ
ＤＣは、構造の複雑な回路を使用しない限り、変換速度
が低下してしまう。

【００１０】これに対して、本発明に係る相関器が出力
可能な量子化レベル数Ｌは、量子化器の量子化レベル数
をＮ、符号系列の長さをＭとすると、（Ｎ−１）・Ｍ＋
１となる。したがって、量子化器の量子化レベル数を増
大させなくても、符号系列が長くなるに従って、相関器
の量子化レベル数Ｌが増大する。この結果、例えば、相
関器の量子化レベル数Ｌ（例えば、６４〜２５６など）
よりも小さな値（例えば、２や３など）に量子化器の量
子化レベル数Ｎを抑えることができ、簡単な回路で高精
度の相関値を出力できる。

【００１１】また、本発明に係る他の相関器は、上記課
題を解決するために、アナログ積分器を備え、符号系列
により拡散されたベースバンド信号で変調された被変調
入力を受けて、拡散されたベースバンド信号と符号系列
に応じた値との時間的相関値を算出する相関器におい
て、さらに、入力信号へ、符号系列に応じた値と、キャ
リア周波数正弦波のサンプリング値との積を乗算する乗
算器と、アナログ積分器による積分値を量子化する量子
化器と、量子化器が出力するデジタル値を累算して、演
算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナロ
グ値に変換する負帰還器とを備え、上記アナログ積分器
は、上記負帰還器が出力する負帰還信号と、上記乗算器
の出力との和を積分することを特徴としている。

【００１２】当該構成では、乗算器が、符号系列に応じ
た値とキャリア周波数正弦波のサンプリング値との積を
入力信号へ乗算し、デジタル累算器が、乗算器の出力を
積分した値をデジタル値で出力する。これにより、上記
被変調信号をベースバンド信号に復号できる。

【００１３】さらに、上述の相関器と同様に、量子化器
と負帰還器とによって負帰還ループが構成されているの
で、乗算器が、符号系列に応じた値とキャリア周波数正
弦波のサンプリング値との積を入力信号へ乗算している
にも拘らず、アナログ積分器の出力の飽和を防止でき
る。

【００１４】加えて、被変調信号からベースバンドへの
周波数変換も、上記負帰還ループ内に含まれているの
で、乗算器およびアナログ積分器が１つずつの場合であ
っても、周波数変換と逆拡散とを同時に行うことがで
き、量子化誤差を削減できる。

【００１５】これらの結果、構成が簡略で、消費電力が
少なく、しかも、被変調信号からベースバンド信号へ復
号可能な相関器を実現できる。

【００１６】なお、デジタル信号も、信号を伝える物理
量自体は、アナログ値なので、上記入力信号は、アナロ
グ信号でもよいし、デジタル信号でもよい。また、符号
系列は、多値でもよいし、２値でも多値でもよい。

【００１７】さらに、上記量子化器は、２レベルに量子
化してもよいし、３レベルに量子化してもよい。あるい
は、４以上のレベルに量子化してもよい。いずれの場合
であっても、相関器の後段にＡＤＣを設ける場合より
も、量子化器の量子化レベル数Ｎを抑えることができ
る。

【００１８】ところで、上記各構成の相関器の最大量子
化誤差は、上記量子化器の最大量子化誤差によって決ま
り、初期化しない場合であっても、量子化器の最大量子
化誤差の２倍未満に抑えられるが、より高精度な相関演
算が必要な場合には、さらに、以下の構成を備えている
方が望ましい。

【００１９】具体的には、上記各構成に加えて、上記符
号系列の各周期の最初に、上記アナログ積分器の積分値
と上記量子化器の出力が示す値とが一致するように、両
者の少なくとも一方を調整する初期化手段を備えている
方が望ましい。

【００２０】上記構成によれば、相関演算を開始する前
の時点において、上記アナログ積分器の積分値と上記量
子化器の出力が示す値とが一致する。したがって、両者
が異なる場合に比べて、相関器の最大量子化誤差を半減
でき、さらに演算精度を向上できる。

【００２１】さらに、上記構成において、上記初期化手
段は、相関ダブルサンプリング（ＣＤＳ： Correlated
Double Sampling ）動作によって、上記アナログ積分器
の積分値を調整して、当該アナログ積分器のＤＣオフセ
ットおよび低周波ノイズをキャンセルする方が望まし
い。

【００２２】上記構成によれば、上記初期化手段が、相
関ダブルサンプリング動作によって、上記アナログ積分
器の出力を所定の値に設定し、低周波ノイズをキャンセ
ルするので、さらに、演算精度を向上できる。

【００２３】また、上記各構成において、上記入力信号
を積分する経路と、上記負帰還信号を積分する経路と
が、サンプリング容量を共用している方が望ましい。

【００２４】上記構成によれば、両経路間でサンプリン
グ容量が共用されているので、それぞれのサンプリング
容量を別に設ける場合に比べて、占有面積が比較的大き
くなりがちな容量の個数を削減でき、集積度を向上でき
る。さらに、例えば、製造上のバラツキなどが発生した
場合であっても、両経路のサンプリング容量の大きさ
は、それぞれを別に設ける場合とは異なり、必ず一致す
る。この結果、両者の相違に起因する演算誤差を削減で
き、さらに演算精度を向上できる。

【００２５】さらに、上記各構成に加えて、相関演算に
先立って、上記相関器のオフセット誤差を測定する測定
手段と、上記測定されたオフセット誤差に基づいて、当
該オフセット誤差をキャンセルするように、上記相関器
の演算結果を調整するオフセット補償手段とを備えてい
る方が望ましい。

【００２６】なお、オフセット補償手段は、例えば、相
関器が算出した相関値からオフセット誤差を減算した
り、あるいは、予め、オフセット誤差に応じて上記デジ
タル累算器の初期値を調整するなどして、上記測定され
たオフセット誤差に基づいて、当該オフセット誤差をキ
ャンセルするように、上記相関器の演算結果を調整す
る。

【００２７】当該構成では、実際に使用している相関器
に固有のオフセット誤差がキャンセルされるので、演算
精度を向上できる。

【００２８】

【発明の実施の形態】〔第１の実施形態〕本発明の第１
の実施形態について、図１に基づき説明すると以下の通
りである。すなわち、本実施形態に係る相関器は、アナ
ログ入力信号と２値符号系列との時間的相関値をアナロ
グ積分器を用いて算出する際、量子化されたアナログ積
分器の出力をアナログ積分器へ負帰還する構成の相関
器、すなわち、リサイクリング積分相関器である。具体
的には、図１に示すように、サンプリングされたアナロ
グ入力信号ｘ（ｉ）と、当該２値符号系列中の対応する
値ａ（ｉ）とを乗算する乗算器１１と、乗算器１１の出
力を積分するアナログ積分器１２と、アナログ積分器１
２の出力を量子化する量子化器１３と、量子化器１３が
出力するデジタル値を所定の期間遅延させるデジタル遅
延回路１４と、デジタル遅延回路１４の出力をアナログ
積分器１２の入力へ負帰還する負帰還回路１５とを備え
ている。さらに、リサイクリング積分相関器１には、量
子化器１３の出力するデジタル値を累算するデジタル累
算器１６が設けられている。

【００２９】上記構成によれば、時点ｔ（ｉ）でサンプ
リングされたアナログ入力信号ｘ（ｉ）は、乗算器１１
によって、対応する２値符号系列の値ａ（ｉ）、すなわ
ち、”＋１”または”−１”で乗算される。一方、アナ
ログ積分器１２には、乗算器１１の出力信号ｘ（ｉ）・
ａ（ｉ）と、負帰還回路１５からの出力信号Ｓ（ｉ）と
が入力され、両信号ｘ（ｉ）・ａ（ｉ）およびＳ（ｉ）
は、アナログ積分器１２の前回の出力信号Ｙ（ｉ−１）
に加算される。したがって、アナログ積分器１２のゲイ
ンをＡとすると、時点ｔ（ｉ）に対応するアナログ積分
器１２の出力Ｙ（ｉ）は、以下の式（１）に示すよう
に、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・｛ａ（ｉ）・ｘ（ｉ）＋Ｓ（ｉ）｝ …（１）となる。

【００３０】さらに、量子化器１３は、アナログ積分器
１２の出力信号Ｙ（ｉ）をＮレベルに量子化して、デジ
タル値Ｑ（ｉ）を出力する。このデジタル値Ｑ（ｉ）
と、出力信号Ｙ（ｉ）との関係は、量子化間隔を正の数
Ｄ、最大の量子化誤差をΔ、量子化器１３のゼロレベル
（オフセット）をＺとすると、以下の式（２）に示すよ
うに、｜Ｙ（ｉ）−（Ｑ（ｉ）・Ｄ＋Ｚ）｜＜ Δ …（２）となる。

【００３１】また、デジタル遅延回路１４は、上記量子
化器１３が出力するデジタル値Ｑ（ｉ）を所定の時間間
隔遅延させ、負帰還回路１５は、当該デジタル値Ｑ
（ｉ）を、次のサンプリング時点ｔ（ｉ＋１）に対応す
る信号Ｓ（ｉ＋１）に変換する。上記デジタル遅延回路
１４の遅延時間は、サンプリング時点ｔ（ｉ）に関する
演算によって得られた上記信号Ｓ（ｉ＋１）が、次のサ
ンプリング時点ｔ（ｉ＋１）に対応する乗算器１１の出
力信号ｘ（ｉ＋１）・ａ（ｉ＋１）と演算されるように
設定されており、負帰還回路１５の係数は、Ｓ（ｉ＋
１）＝−（Ｑ（ｉ）・Ｄ＋Ｚ）／Ａとなるように設定さ
れている。したがって、上式（１）は、以下の式（３）
に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ） −（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（３）となる。

【００３２】ここで、本実施形態に係るリサイクリング
積分相関器１は、負帰還ループを有するリサイクリング
積分器相関器なので、アナログ積分器１２の出力信号Ｙ
（ｉ）は、従来の構成、すなわち、アナログ入力信号ｘ
（ｉ）と２値符号系列の値ａ（ｉ）とを積和演算した値
〔Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ）〕を出力する
構成に比べて、出力信号の大きさ（絶対値）が小さくな
っている。したがって、アナログ積分器１２の出力の飽
和を防止するために必要な積分容量の大きさを削減でき
る。この結果、２値符号系列の系列長Ｍが、例えば１２
８以上と長くなっても、アナログ積分器１２の消費電力
を増大させることなく、演算速度を向上できる。

【００３３】また、符号長Ｍの２値符号系列全体（ａ
（１）〜ａ（Ｍ））と、それに対応するアナログ入力信
号（ｘ（１）〜ｘ（Ｍ））とを演算した時点のアナログ
積分器１２の出力Ｙ（Ｍ）は、以下の式（４）に示すよ
うに、

【００３４】

【数１】

【００３５】となり、さらに、式（４）を変形すれば、
以下の式（５）に示すように、

【００３６】

【数２】

【００３７】が得られる。

【００３８】ここで、上述の式（２）が成立しているの
で、上記式（５）から、以下の式（６）に示すように、

【００３９】

【数３】

【００４０】が成立する。したがって、デジタル累算器
１６が出力するデジタル値、すなわち、量子化器１３の
出力値Ｑ（ｉ）をｉ＝１からＭまで累算した値ΣＱ
（ｉ）は、アナログ相関値Σａ（ｉ）・ｘ（ｉ）を量子
化した値のインデックスとなり、量子化誤差は、２・Δ
／｜Ａ｜未満に抑えられる。なお、ΣＱ（ｉ）は、（Ｎ
−１）・Ｍ＋１個の値を取り、量子化間隔は、Ｄ／｜Ａ
｜である。

【００４１】この結果、本実施形態に係るリサイクリン
グ積分相関器１は、負の帰還ループによって、上述した
アナログ積分器１２の出力の飽和を防止できるだけでは
なく、相関器の後段にＡＤＣ（ Analog Digital Conver
ter ）を設けずに、相関値を直接デジタル値Ｄｏｕｔで
出力できる。

【００４２】ところで、スペクトラム拡散通信方式で一
般的に用いられている受信器では、相関器に追従するパ
ス検索部、トラッキング制御部、ｒａｋｅ受信部などの
機能ブロックは、２値回路で構成されている。したがっ
て、相関器の出力信号は、これらの２値回路を通過する
前に２値信号に変換する必要がある。この変換によっ
て、解像度、ダイナミックレンジおよび変換速度などの
事項に関連する問題が発生し、ＡＤＣは、これらの事項
において、性能上の仕様を満たすだけの能力を持つ必要
がある。さらに、変換には、相関器とは別にＡＤＣが必
要になり、消費電力が増大してしまう。

【００４３】これに対して、本実施形態では、リサイク
リング積分相関器１の量子化誤差は、量子化器１３の量
子化誤差によって決定される。さらに、リサイクリング
積分相関器１が出力可能な量子化レベル数は、積分回数
が系列長Ｍなので、量子化器１３の量子化レベル数をＮ
とすると、（Ｎ−１）・Ｍ＋１となる。したがって、リ
サイクリング積分相関器１の量子化レベル数は、量子化
器１３の量子化レベル数を増大させなくても、系列長Ｍ
が長くなるに従って増大する。したがって、系列長Ｍの
増大に伴って、アナログ積分器１２の積分容量を増大さ
せることなく、量子化レベル数を増大できる。

【００４４】また、デジタル累算器１６は、２値符号系
列の値ａ（ｉ）毎に、量子化器１３の出力値Ｑ（ｉ）を
累算しているだけなので、相関器の後段に逐次比較型の
ＡＤＣを設ける場合よりも、高速に相関値を示すデジタ
ル値Ｄｏｕｔを出力できる。

【００４５】さらに、上記構成において、上記アナログ
積分器１２の出力Ｙ（０）、および、量子化器１３が出
力するデジタル値Ｑ（０）は、相関値の演算処理開始時
点において、Ｙ（０）＝Ｑ（０）・Ｄ＋Ｚの関係を満た
す方が望ましい。この場合、上式（５）および式（６）
は、以下の式（７）および式（８）に示すように、

【００４６】

【数４】

【００４７】となる。この結果、リサイクリング積分相
関器１の量子化誤差は、Δ／｜Ａ｜未満となり、上記関
係が保証されない場合、すなわち、式（５）および式
（６）の場合に比べて、量子化誤差を半減できる。

【００４８】〔第２の実施形態〕以下の実施形態では、
上記リサイクリング積分相関器１の具体的な構成につい
て、図２〜図４に基づき説明する。すなわち、本実施形
態に係るリサイクリング積分相関器１ａでは、図２に示
すように、アナログ積分器１２として、スイッチドキャ
パシタ型のアナログ積分器１２ａが使用されており、量
子化器１３ａは、アナログ積分器１２ａの出力信号Ｙ
（ｉ）を３レベルに量子化する。

【００４９】具体的には、上記アナログ積分器１２ａ
は、ＭＯＳオペアンプＡＭＰ１と、ＭＯＳオペアンプＡ
ＭＰ１の反転入力端子と出力端子との間に設けられた積
分容量Ｃ１と、サンプリング期間中、アナログ入力信号
に応じた電荷が蓄積されるサンプリング容量Ｃ１１とを
備えている。上記サンプリング容量Ｃ１１の一端には、
サンプリングスイッチＳＷ１１を介して、アナログ入力
信号を示す電圧Ｖｉｎが印加され、他端には、サンプリ
ングスイッチＳＷ１１に連動するサンプリングスイッチ
ＳＷ１２を介して、基準電圧Ｖｒｅｆが印加される。

【００５０】また、上記サンプリング容量Ｃ１１のサン
プリングスイッチＳＷ１１側の端部と、上記ＭＯＳオペ
アンプＡＭＰ１の反転入力端子との間には、スイッチＳ
Ｗ１３が設けられており、上記サンプリング容量Ｃ１１
のサンプリングスイッチＳＷ１２側端部と、上記ＭＯＳ
オペアンプＡＭＰ１の非反転入力端子との間には、上記
スイッチＳＷ１３に連動するスイッチＳＷ１４が設けら
れている。なお、上記ＭＯＳオペアンプＡＭＰ１の非反
転入力端子には、上記基準電圧Ｖｒｅｆが印加されてい
る。また、上記各スイッチＳＷ１１〜ＳＷ１４、あるい
は、後述する他のスイッチは、例えば、ＭＯＳトランジ
スタや、相補構造のＭＯＳトランジスタなどによって実
現される。

【００５１】加えて、上記ＭＯＳオペアンプＡＭＰ１
と、上記両スイッチＳＷ１３・ＳＷ１４との間には、乗
算器１１ａとして、マルチプレクサＳＷ１５・ＳＷ１６
が設けられている。なお、当該マルチプレクサＳＷ１５
・ＳＷ１６が特許請求の範囲に記載の第１マルチプレク
サに対応し、上記サンプリング容量Ｃ１１が第１サンプ
リング容量に対応する。

【００５２】より詳細には、マルチプレクサＳＷ１５の
共通接点は、ＭＯＳオペアンプＡＭＰ１の反転入力端子
に接続されており、個別接点の１つは、上記スイッチＳ
Ｗ１３に、他の個別接点は、上記スイッチＳＷ１４に接
続されている。同様に、マルチプレクサＳＷ１６の共通
接点は、ＭＯＳオペアンプＡＭＰ１の非反転入力端子に
接続されており、各個別接点は、上記スイッチＳＷ１３
またはＳＷ１４に接続されている。両マルチプレクサＳ
Ｗ１５・ＳＷ１６は、上記制御信号Ｃ＿ＰＮに応じて、
連動して動作しており、２値符号系列の値ａ（ｉ）が”
＋１”の場合（制御信号Ｃ＿ＰＮが「Ｈ」レベルの場
合）、スイッチＳＷ１５は、スイッチＳＷ１４と上記反
転入力端子とを接続し、スイッチＳＷ１６は、スイッチ
ＳＷ１３と上記非反転入力端子とを接続する。これとは
逆に、２値符号系列の値ａ（ｉ）が”−１”の場合（制
御信号Ｃ＿ＰＮが「Ｌ」レベルの場合）、スイッチＳＷ
１５によって、スイッチＳＷ１３と上記反転入力端子と
が接続され、スイッチＳＷ１６によって、スイッチＳＷ
１４と上記非反転入力端子とが接続される。

【００５３】上記各スイッチＳＷ１１〜ＳＷ１４は、図
４の示すタイミングで、図示しないタイミング制御回路
から与えられ、サンプリングあるいは積分のタイミング
を示す周期クロックである制御信号Ｃ＿ＳＰ１あるいは
Ｃ＿ＩＴ１によって導通／遮断が制御され、マルチプレ
クサＳＷ１５・ＳＷ１６は、タイミング制御回路からの
制御信号Ｃ＿ＰＮで指示された側を選択する。

【００５４】これにより、スイッチＳＷ１１・ＳＷ１２
は、各サンプリング時点ｔ（ｉ）毎に、制御信号Ｃ＿Ｓ
Ｐ１の指示により導通し、アナログ入力信号を示す電圧
Ｖｉｎに応じた電荷がサンプリング容量Ｃ１１に蓄積さ
れた後、遮断される。さらに、スイッチＳＷ１３・１４
は、スイッチＳＷ１１・ＳＷ１２が遮断されている間
に、制御信号Ｃ＿ＩＴ１の指示により、導通し、サンプ
リング容量Ｃ１１に蓄積された電荷が積分容量Ｃ１に移
動した後で遮断される。また、制御信号Ｃ＿ＰＮは、上
記スイッチＳＷ１３・ＳＷ１４が導通する前に、２値符
号系列のうち、現在の周期に対応する値ａ（ｉ）を示す
レベルに切り換えられる。したがって、マルチプレクサ
ＳＷ１５・ＳＷ１６は、制御信号Ｃ＿ＰＮに応じ、その
ままの符号で、あるいは、符号を反転させて、サンプリ
ング容量Ｃ１１に蓄積された電荷量を積分容量Ｃ１へ印
加できる。この結果、アナログ積分器１２ａは、アナロ
グ入力信号ｘ（ｉ）と２値符号系列の値ａ（ｉ）とを積
和演算できる。なお、タイミング制御回路は、例えば、
所定の周波数の基準クロックに従って動作する順序回路
など、比較的簡単な回路で実現できる。

【００５５】一方、本実施形態に係る量子化器１３ａ
は、アナログ積分器１２ａの出力Ｙ（ｉ）、すなわち、
ＭＯＳオペアンプＡＭＰ１の出力電圧を、しきい値Ｖ
ｔｈ１よりも大きいレベル、両しきい値Ｖｔｈ１・Ｖ
ｔｈ２の間のレベル、および、しきい値Ｖｔｈ２より
も小さなレベルの３つのレベルへ量子化しており、ＭＯ
ＳオペアンプＡＭＰ１の出力と、しきい値Ｖｔｈ１とを
比較するＭＯＳコンパレータ（第１の比較器）ＣＭＰ１
と、ＭＯＳオペアンプＡＭＰ１の出力としきい値Ｖｔｈ
２とを比較するＭＯＳコンパレータ（第２の比較器）Ｃ
ＭＰ２とを備えている。なお、両しきい値Ｖｔｈ１・Ｖ
ｔｈ２は、Ｖｔｈ１＝Ｄ／２、Ｖｔｈ２＝−Ｄ／２を満
たすように設定されている。

【００５６】さらに、本実施形態に係るデジタル遅延回
路１４ａは、ＭＯＳコンパレータＣＭＰ１の出力信号Ｓ
１を遅延させるＤ−フリップフロップＤＦＦ１と、ＭＯ
ＳコンパレータＣＭＰ２の出力信号Ｓ２を遅延させるＤ
−フリップフロップＤＦＦ２と、両Ｄ−フリップフロッ
プＤＦＦ１・ＤＦＦ２の出力を論理演算して、負帰還回
路１５ａの制御信号Ｃ＿ＦＢおよびＣ＿ＳＰ２を生成す
る論理回路Ｌ１ａとを備えている。また、上記負帰還回
路１５ａは、上記アナログ積分器１２ａのスイッチＳＷ
１１〜ＳＷ１６およびサンプリング容量Ｃ１１と同様に
接続されたＳＷ２１〜ＳＷ２６およびサンプリング容量
Ｃ２１とを備えている。ただし、負帰還回路１５ａで
は、アナログ入力信号を示す電圧Ｖｉｎに代えて、上述
の式（３）などに示す値Ｄに応じて設定される電圧ＶＬ
がサンプリングスイッチＳＷ２１へ印加されている。ま
た、両スイッチＳＷ２１・ＳＷ２２が制御信号Ｃ＿ＳＰ
２に基づいて導通／遮断し、マルチプレクサＳＷ２５・
ＳＷ２６が制御信号Ｃ＿ＦＢによって制御される点も異
なっている。なお、当該マルチプレクサＳＷ２５・ＳＷ
２６が特許請求の範囲に記載の第２マルチプレクサに対
応し、上記サンプリング容量Ｃ２１が第２サンプリング
容量に対応している。

【００５７】上記各Ｄ−フリップフロップＤＦＦ１・Ｄ
ＦＦ２は、周期クロックＣ＿ＬＴの立ち上がり時点で入
力端子Ｄへ印加されている値を、周期クロックＣ＿ＬＴ
が立ち下がるまでの間保持する。一方、論理回路Ｌ１ａ
は、両Ｄ−フリップフロップＤＦＦ１・ＤＦＦ２の出力
信号Ｔ１・Ｔ２のいずれかが「Ｈ」レベルの場合、上記
アナログ積分器１２ａへサンプリングを指示する制御信
号Ｃ＿ＳＰ１と同じタイミングの制御信号Ｃ＿ＳＰ２を
出力する。また、論理回路Ｌ１ａは、出力信号Ｔ１が
「Ｈ」レベルの間、「Ｌ」レベルの制御信号Ｃ＿ＦＢを
出力し、出力信号Ｔ２が「Ｈ」レベルの間、「Ｈ」レベ
ルの制御信号Ｃ＿ＦＢを出力する。

【００５８】上記論理回路Ｌ１ａは、例えば、図３に示
すように、両出力信号Ｔ１・Ｔ２の論理和(or)を算出す
るＯＲ回路Ｌ１１と、ＯＲ回路Ｌ１１の出力と制御信号
Ｃ＿ＳＰ１との論理積（and)を算出して制御信号Ｃ＿Ｓ
Ｐ２として出力するＡＮＤ回路Ｌ１２とを備えている。
また、論理回路Ｌ１ａには、出力信号Ｔ１の否定（not)
を算出するＮＯＴ回路Ｌ１３と、ＮＯＴ回路Ｌ１３の出
力と出力信号Ｔ２との論理積を算出して制御信号Ｃ＿Ｆ
Ｂとして出力するＡＮＤ回路Ｌ１４とが設けられてい
る。

【００５９】上記構成において、ＭＯＳオペアンプＡＭ
Ｐ１の出力電圧がしきい値Ｖｔｈ２を下回ると、ＭＯＳ
コンパレータＣＭＰ２の出力信号Ｓ２が「Ｈ」レベルへ
と変化する（図４のｔ２の時点）。さらに、周期クロッ
クＣ＿ＬＴが立ち上がると（ｔ３の時点）、Ｄ−フリッ
プフロップＤＦＦ２は、周期クロックＣ＿ＬＴが立ち下
がるまでの間（ｔ３〜ｔ７までの期間）、ｔ３の時点に
おける出力信号Ｓ２を出力信号Ｔ２として保持する。

【００６０】この状態では、出力信号Ｔ２が「Ｈ」レベ
ルなので、論理回路Ｌ１ａからは、アナログ入力信号Ｖ
ｉｎのサンプリングをアナログ積分器１２ａへ指示する
制御信号Ｃ＿ＳＰ１と同じタイミングで制御信号Ｃ＿Ｓ
Ｐ２が出力され、負帰還回路１５ａへ電圧ＶＬのサンプ
リングが指示される。これにより、負帰還回路１５ａの
両スイッチＳＷ２１・ＳＷ２２が導通し、電圧ＶＬに応
じた電荷がサンプリング容量Ｃ２１に蓄積される。

【００６１】また、この状態では、出力信号Ｔ２が
「Ｈ」レベルなので、「Ｈ」レベルの制御信号Ｃ＿ＦＢ
が与えられる。したがって、負帰還回路１５ａにおい
て、制御信号Ｃ＿ＩＴ１が積分を示す期間（ｔ１〜ｔ４
までの期間）に両スイッチＳＷ２３・ＳＷ２４が導通す
ると、マルチプレクサＳＷ２５・ＳＷ２６は、サンプリ
ング容量Ｃ２１のスイッチＳＷ２４側端部をＭＯＳオペ
アンプＡＭＰ１の反転入力側へ接続し、サンプリング容
量Ｃ２１のスイッチＳＷ２３側端部をＭＯＳオペアンプ
ＡＭＰ１の非反転入力側へ接続する。これにより、積分
容量Ｃ１のアンプ反転入力に接続された電極に蓄積され
た電荷量は、アナログ入力信号Ｖｉｎと２値符号系列の
値ａ（ｉ）との積に応じた変動の他に、電荷Ｃ２１・Ｖ
Ｌに応じた量だけ減少する。この結果、アナログ積分器
１２ａの出力電圧は、電圧（Ｃ２１／Ｃ１）・ＶＬ分だ
け基準電圧Ｖｒｅｆに近づく方向に駆動される。

【００６２】これとは逆に、ＭＯＳオペアンプＡＭＰ１
の出力電圧がしきい値Ｖｔｈ１を上回ると、周期クロッ
クＣ＿ＬＴの次の立ち上がりの際、Ｄ−フリップフロッ
プＤＦＦ１の出力信号Ｔ１が「Ｈ」レベルになるので、
ｔ３以前の期間のように、制御信号Ｃ＿ＦＢは、「Ｌ」
レベルとなる。この結果、上記両スイッチＳＷ２３・Ｓ
Ｗ２４が導通すると、マルチプレクサＳＷ２５・ＳＷ２
６は、サンプリング容量Ｃ２１のスイッチＳＷ２４側端
部をＭＯＳオペアンプＡＭＰ１の非反転入力側へ接続
し、サンプリング容量Ｃ２１のスイッチＳＷ２３側端部
をＭＯＳオペアンプＡＭＰ１の反転入力側へ接続する。
この結果、積分容量Ｃ１のアンプ反転入力に接続された
電極に蓄積された電荷量は、電荷Ｃ２１・ＶＬに応じた
量だけ増加する。この結果、アナログ積分器１２ａの出
力電圧は、電圧（Ｃ２１／Ｃ１）・ＶＬ分だけ基準電圧
Ｖｒｅｆに近づく方向に駆動される。

【００６３】また、ＭＯＳオペアンプＡＭＰ１の出力電
圧が両しきい値Ｖｔｈ１・Ｖｔｈ２の間の場合は、周期
クロックＣ＿ＬＴが次に立ち上がる際、両Ｄ−フリップ
フロップＤＦＦ１・ＤＦＦ２の出力信号Ｔ１・Ｔ２が共
に「Ｌ」レベルとなる（ｔ８〜ｔ９の期間）。この状態
では、制御信号Ｃ＿ＳＰ２は、「Ｌ」レベルに保たれ、
負帰還回路１５ａのスイッチＳＷ２１・ＳＷ２２は、遮
断され続ける。したがって、制御信号Ｃ＿ＩＴ１が
「Ｈ」レベルとなり、スイッチＳＷ２３・ＳＷ２４が導
通しても、アナログ積分器１２ａの出力電圧には、電圧
ＶＬに起因する変動が発生しない。

【００６４】上記リサイクリング積分相関器１ａが上記
動作を繰り返せば、アナログ積分器１２ａの出力Ｙ
（ｉ）は、以下の式（９）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋（Ｃ１１／Ｃ１）・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｃ２１／Ｃ１）・Ｑ（ｉ−１）・ＶＬ …（９）となる。なお、上記式（９）において、Ｑ（ｉ−１）
は、信号Ｔ１が「Ｈ」レベルの場合、”＋１”とな
り、両信号Ｔ１・Ｔ２の双方が「Ｌ」レベルの場
合、”０”となり、信号Ｔ２が「Ｈ」レベルの場
合、”−１”となる。また、Ｃ１，Ｃ１１，Ｃ１２は、
それぞれ、同じ参照符号の容量の大きさを示している。

【００６５】本実施形態では、各回路素子の値が、Ｃ１
１＝Ｃ１２、Ｃ１１／Ｃ１＝Ｃ２１／Ｃ１＝Ａ、ＶＬ＝
Ｄ／Ａ、および、Ｚ＝０を満たすように設定されてい
る。したがって、アナログ積分器１２ａの出力Ｙ（ｉ）
は、以下の式（10）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（10）となり、上述の式（３）と一致する。

【００６６】ここで、上記ＭＯＳコンパレータＣＭＰ１
の出力信号Ｓ１は、図１に示すデジタル累算器１６とし
て動作するアップダウンカウンタ１６ａのアップカウン
ト端子ＵＰへ印加され、ＭＯＳコンパレータＣＭＰ２の
出力信号Ｓ２は、ダウンカウント端子ＤＯＷＮへ印加さ
れる。また、アップダウンカウンタ１６ａは、周期クロ
ックＣ＿ＬＴに同期して動作する。これにより、アップ
ダウンカウンタ１６ａのカウント値は、ＭＯＳオペアン
プＡＭＰ１の出力電圧がしきい値Ｖｔｈ１よりも大きい
場合、すなわち、周期クロックＣ＿ＬＴの立ち上がり時
に出力信号Ｓ１が「Ｈ」レベルの場合に１増加し、上記
出力電圧がしきい値Ｖｔｈ２よりも小さい場合、すなわ
ち、上記立ち上がり時に出力信号Ｓ２が「Ｈ」レベルの
場合に１減少する。なお、上記出力電圧が両しきい値Ｖ
ｔｈ１・Ｖｔｈ２の間の場合は、アップダウンカウンタ
１６ａのカウント値は変化しない。

【００６７】これにより、上記アップダウンカウンタ１
６ａのカウント値は、ΣＱ（ｉ）となり、上述の式
（６）に示すように、系列長Ｍ回だけ、累積した時点の
カウント値は、アナログ入力信号と２値符号系列との相
関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデッ
クスとなり、量子化誤差は、２・Δ／｜Ａ｜未満とな
る。

【００６８】なお、本実施形態では、信号Ｔ１・Ｔ２に
基づいてカウント値を増加または減少させるアップダウ
ンカウンタを用いて、相関値を示すデジタル値Ｄｏｕｔ
を算出したが、同じ演算結果を算出できれば、例えば、
増加分と減少分とを別々にカウントしておき、増加分を
示すカウント値から減少分を示すカウント値を減算する
など、他の算出方法を用いても、同様の効果が得られ
る。ただし、上記各実施形態の構成では、カウント値
が、そのままデジタル値になるので、より高速に演算で
きる。

【００６９】〔第３の実施形態〕本実施形態では、図１
に示すリサイクリング積分相関器１の他の具体例とし
て、量子化器１３ｂが２レベルで量子化する場合につい
て、図５に基づき説明する。なお、本実施形態に係るリ
サイクリング積分相関器１ｂは、図２に示すリサイクリ
ング積分相関器１ａに類似しているため、同一の機能を
有する部材には、同一の参照符号を付して説明を省略す
る。

【００７０】すなわち、本実施形態に係る量子化器１３
ｂは、ＭＯＳオペアンプＡＭＰ１の出力電圧としきい値
Ｖｔｈ（ここでは、Ｖｔｈ＝０とする）とを比較するＭ
ＯＳコンパレータ（比較器）ＣＭＰを、ただ１つ備えて
おり、アナログ積分器１２ａの出力電圧をしきい値Ｖｔ
ｈ以上であるか否かの２レベルで量子化している。ま
た、図１に示すデジタル累算器１６として、信号Ｓが
「Ｈ」レベルの場合、周期クロックＣ＿ＬＴに同期して
カウント値を１増加させるカウンタ１６ｂが使用されて
いる。さらに、本実施形態に係るデジタル遅延回路１４
ｂには、ＭＯＳコンパレータＣＭＰの出力信号Ｓが入力
されるＤ−フリップフロップＤＦＦと、Ｄ−フリップフ
ロップＤＦＦの出力信号Ｔと制御信号Ｃ＿ＳＰ１とに基
づいて、負帰還回路１５ａの制御信号Ｃ＿ＦＢ・Ｃ＿Ｓ
Ｐ２を出力する論理回路Ｌ１ｂとが設けられている。当
該論理回路Ｌ１ｂは、制御信号Ｃ＿ＳＰ２として、制御
信号Ｃ＿ＳＰ１と同じタイミングの信号を出力すると共
に、出力信号Ｔが「Ｈ」レベルの間、制御信号Ｃ＿ＦＢ
を「Ｌ」レベルに、出力信号Ｔが「Ｌ」レベルの間、制
御信号Ｃ＿ＦＢを「Ｈ」レベルに制御する。これによ
り、Ｄ−フリップフロップＤＦＦの出力信号Ｔが「Ｈ」
レベルの間、サンプリング容量Ｃ２１に蓄積された電荷
が、そのままの符号でアナログ積分器１２ａの積分容量
Ｃ１へ印加され、「Ｌ」レベルの間は、符号を反転させ
て印加される。

【００７１】この結果、アナログ積分器１２ａの出力信
号Ｙ（ｉ）は、上述の式（９）・式（10）と同様、以下
の式（11）・式（12）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋（Ｃ１１／Ｃ１）・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｃ２１／Ｃ１）・（２・Ｑ（ｉ−１）−１）・ＶＬ …（11）Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（12）となり、上述の式（３）と一致する。なお、上式（11）
・式（12）において、ＶＬ＝Ｄ／（２・Ａ）、Ｚ＝−Ｄ
／２であり、Ｑ（ｉ−１）は、信号Ｔが「Ｈ」レベル
の場合、”＋１”となり、信号Ｔが「Ｌ」レベルの場
合、”０”となる。また、式（12）では、各回路素子の
値を上述式（10）と同様に設定している。

【００７２】これにより、カウンタ１６ｂのカウント値
は、ΣＱ（ｉ）となり、上述の式（６）に示すように、
系列長Ｍ回だけ、累積した時点のカウント値は、アナロ
グ入力信号と２値符号系列との相関値を量子化間隔｜Ｄ
／Ａ｜で量子化した値のインデックスとなり、量子化誤
差は、２・Δ／｜Ａ｜未満となる。

【００７３】〔第４の実施形態〕本実施形態では、図１
に示すリサイクリング積分相関器１の他の具体例とし
て、量子化器１３をＡＤＣ１３ｃで実現した場合につい
て、図６に基づき説明する。なお、前記の実施形態の図
面に示した部材と同一の機能を有する部材については、
同一の符号を付して説明を省略する。

【００７４】すなわち、上記ＡＤＣ１３ｃは、アナログ
積分器１２ａの出力Ｙ（ｉ）をＮレベルに量子化してお
り、図１に示すデジタル累算器１６として、ＡＤＣ１３
ｃが出力するデジタル値を累算する累算器１６ｃが設け
られている。また、デジタル遅延回路１４ｃは、ＡＤＣ
１３ｃが出力するデジタル値を遅延させる。

【００７５】さらに、本実施形態に係る負帰還回路１５
ｃには、図２に示す負帰還回路１５ａの構成に加えて、
上記デジタル遅延回路１４ｃの出力信号に基づいて、ア
ナログの帰還信号Ｌを生成するＤＡＣ（Digital Analog
Converter）５１が設けられている。当該ＤＡＣ５１
は、デジタル遅延回路１４ｃを介して伝送されるＡＤＣ
１３ｃの出力値がＱ（ｉ−１）の場合、信号レベルが”
−（Ｑ（ｉ−１）・Ｄ＋Ｚ）／Ａ”の帰還信号ＳＬを生
成して、図２に示す電圧ＶＬの代わりに、スイッチＳＷ
２１へ印加している。

【００７６】また、所望の符号の帰還信号ＳＬをＤＡＣ
５１が直接生成しているので、本実施形態に係る負帰還
回路１５ｃでは、図２に示すマルチプレクサＳＷ２５・
ＳＷ２６が省略されており、スイッチＳＷ２３とＭＯＳ
オペアンプＡＭＰ１の反転入力端子とが接続されると共
に、スイッチＳＷ２４と非反転入力端子とが接続されて
いる。さらに、第２の実施形態とは異なり、周期クロッ
クＣ＿ＬＴの各周期において、帰還信号ＳＬが負帰還さ
れるので、負帰還回路１５ｃのスイッチＳＷ２１・ＳＷ
２２は、アナログ積分器１２ａのスイッチＳＷ１１・Ｓ
Ｗ１２と同じく、制御信号Ｃ＿ＳＰ１に基づいて導通／
遮断している。

【００７７】したがって、アナログ積分器１２ａの出力
信号Ｙ（ｉ）は、以下の式（13）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋（Ｃ１１／Ｃ１）・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｃ２１／Ｃ１）・（Ｑ（ｉ−１）・Ｄ＋Ｚ）／Ａ …（13）となり、各回路素子の値を上述式（10）と同様に設定す
ると、以下の式（14）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（14）となって、上述の式（３）と一致する。

【００７８】この結果、系列長Ｍの２値符号系列全体が
入力された後の時点において、上記累算器１６ｃが出力
するデジタル値Ｄｏｕｔは、ΣＱ（ｉ）となり、上述の
式（６）に示すように、アナログ入力信号と２値符号系
列との相関値を量子化間隔｜Ｄ／Ａ｜で量子化した値の
インデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未
満となる。なお、Δは、ＡＤＣ１３ｃの最大量子化誤差
であり、Ｄは、ＡＤＣ１３ｃの量子化間隔である。

【００７９】〔第５の実施形態〕本実施形態では、図１
に示すリサイクリング積分相関器１のさらに他の具体例
として、相関演算を開始する毎に、アナログ積分器１２
の出力が量子化器１３の出力Ｑ（０）に合わせて調整さ
れる構成について、図７に基づき説明する。なお、本実
施形態では、図６に示すリサイクリング積分相関器１ｃ
において、アナログ積分器１２ａに代えてアナログ積分
器１２ｄを使用した場合を例にして説明するが、上述あ
るいは後述する構成に適用した場合であっても同様の効
果が得られる。

【００８０】すなわち、本実施形態に係るアナログ積分
器１２ｄでは、上記アナログ積分器１２ａの構成に加え
て、制御信号Ｃ＿ＤＰ１にて導通が指示された場合、Ｍ
ＯＳオペアンプＡＭＰ１の反転入力端子と出力端子との
間を短絡するスイッチＳＷ１が設けられており、出力端
子と積分容量Ｃ１との間には、マルチプレクサＳＷ２が
設けられている。マルチプレクサＳＷ２は、制御信号Ｃ
＿ＤＰ２によって制御されており、共通接点は、積分容
量Ｃ１に接続されている。また、個別接点の一方は、Ｍ
ＯＳオペアンプＡＭＰ１の出力端子に接続されており、
個別接点の他方には、オフセット電圧Ｖｏｆｓが印加さ
れている。なお、本実施形態では、上記スイッチＳＷ１
・マルチプレクサＳＷ２が特許請求の範囲に記載の初期
化手段に対応している。

【００８１】上記構成において、リサイクリング積分相
関器１ｄが相関演算している間、スイッチＳＷ１は、遮
断されており、マルチプレクサＳＷ２は、出力端子側を
選択している。これにより、リサイクリング積分相関器
１ｄは、上述の各実施形態に係るリサイクリング積分相
関器１（１ａ〜１ｃ）と同様、何ら支障なく、相関値を
デジタル値Ｄｏｕｔとして出力できる。

【００８２】一方、相関演算が終了し、次の相関演算を
開始する前に、上記スイッチＳＷ１は導通し、マルチプ
レクサＳＷ２がオフセット電圧Ｖｏｆｓ側を選択する。
これにより、ＭＯＳオペアンプＡＭＰ１の反転入力端子
には、ＭＯＳオペアンプＡＭＰ１の入力オフセット電圧
に拘わらず、出力電圧と上記オフセット電圧Ｖｏｆｓと
を一致させるために必要な量の電荷が蓄積される。さら
に、次の相関演算を開始する際には、例えば、スイッチ
ＳＷ１を遮断した後に、マルチプレクサＳＷ２が出力端
子側を選択するなどして、上記反転入力端子の電荷を維
持したまま、スイッチＳＷ１・ＳＷ２を切り換える。こ
れにより、相関演算を開始する時点において、アナログ
積分器１２ｄの出力電圧（Ｙ（０））と、入力オフセッ
ト電圧に拘わらず、上記オフセット電圧Ｖｏｆｓとを一
致させることができる。

【００８３】ここで、上記オフセット電圧Ｖｏｆｓは、
ＡＤＣ１３ｃが出力可能な整数をＫとすると、Ｖｏｆｓ
＝Ｋ・Ｄとなるように設定されている。また、相関演算
を開始する時点におけるＡＤＣ１３ｃの出力Ｑ（０）
は、Ｋとなるように設定される。この結果、相関演算を
開始する時点において、Ｙ（０）−Ｑ（０）・Ｄ＝０が
確実に成立し、上述の式（８）に示すように、リサイク
リング積分相関器１ｄの量子化誤差は、Δ／｜Ａ｜未満
となり、上述のリサイクリング積分相関器１ｃなどの場
合の半分に抑えられる。

【００８４】〔第６の実施形態〕ところで、上述の第２
〜第５の実施形態に係るリサイクリング積分相関器（１
ａ〜１ｄ）では、ＭＯＳオペアンプＡＭＰ１で生成され
た入力オフセットなどの低周波ノイズは、積分処理の過
程で累積され、リサイクリング積分相関器が出力する相
関値の誤差の原因となる虞れがある。

【００８５】これに対して、本実施形態では、この相関
値の累積誤差を逓減するために、ＣＤＳ（ Correlated
Double Sampling ）を用いた構成について、図８および
図９に基づいて説明する。なお、前記の実施形態の図面
で説明した部材と同一の機能を有する部材については、
同一の符号を付して説明を省略する。

【００８６】具体的には、本実施形態に係るアナログ積
分器１２ｅは、図８に示すように、ＭＯＳオペアンプＡ
ＭＰ１と積分容量Ｃ１とに加えて、図７に示すアナログ
積分器１２ｄと同様のマルチプレクサＳＷ２が設けられ
ている。さらに、乗算器１１ａや負帰還回路１５ｃの出
力は、マルチプレクサＳＷ３および蓄積容量Ｃ２を介し
て、ＭＯＳオペアンプＡＭＰ１の反転入力端子に入力さ
れる。なお、本実施形態に係る積分容量Ｃ１は、マルチ
プレクサＳＷ３と蓄積容量Ｃ２との接続点（ノードＰ）
に接続されている。また、オフセット電圧ＶｏｆｓやＡ
ＤＣ１３ｃの初期値Ｋは、第５の実施形態と同様に設定
される。

【００８７】上記マルチプレクサＳＷ３は、上記マルチ
プレクサＳＷ２と同様、制御信号Ｃ＿ＤＰ３に基づいて
動作しており、共通接点が上記蓄積容量Ｃ２に接続され
ている。さらに、個別接点の一方は、上記乗算器１１ａ
のマルチプレクサＳＷ１５と、負帰還回路１５ｃのスイ
ッチＳＷ２３とに接続されている。また、個別接点の他
方には、基準電圧Ｖｒｅｆが印加される。

【００８８】さらに、ＭＯＳオペアンプＡＭＰ１の反転
入力端子は、マルチプレクサＳＷ４および容量Ｃ３を介
して、出力端子に接続されている。上記マルチプレクサ
ＳＷ４は、制御信号Ｃ＿ＤＰ４に基づいて動作してお
り、共通接点が容量Ｃ３に接続されている。また、個別
接点の一方は、上記反転入力端子に接続され、他方に
は、基準電圧Ｖｒｅｆが印加されている。なお、本実施
形態では、上記マルチプレクサＳＷ２〜ＳＷ４、蓄積容
量Ｃ２および容量Ｃ３が、特許請求の範囲に記載の初期
化手段に対応している。

【００８９】上記構成では、図９に示すように、相関演
算が終了し、次の相関演算が開始されるまでの期間にお
いて、制御信号Ｃ＿ＤＰ３・Ｃ＿ＤＰ４が「Ｈ」レベル
になり、マルチプレクサＳＷ３が基準電圧Ｖｒｅｆ側を
選択し、マルチプレクサＳＷ４が蓄積容量Ｃ２側を選択
すると共に、マルチプレクサＳＷ２がオフセット電圧Ｖ
ｏｆｓ側を選択する。この状態では、上記各要因に起因
するノイズが電荷として蓄積容量Ｃ２に蓄積される。

【００９０】さらに、制御信号Ｃ＿ＤＰ４が「Ｌ」へ変
化した後、制御信号Ｃ＿ＤＰ３が「Ｌ」レベルへ変化す
る。これにより、蓄積容量Ｃ２に蓄積された電荷を移動
することなく、各マルチプレクサＳＷ２〜ＳＷ４が切り
換えられ、ノードＰでの電位が基準電圧Ｖｒｅｆのまま
保たれる。

【００９１】このように、相関演算の開始毎にＣＤＳを
起動することで、リサイクリング積分相関器１ｅは、ノ
イズによる悪影響を受けることなく、相関演算を行うこ
とができる。この結果、第５の実施形態よりも、相関演
算の精度をさらに向上できるという効果を奏する。

【００９２】〔第７の実施形態〕ところで、上記第２〜
第６の実施形態では、アナログ積分器１２ａ・１２ｄ・
１２ｅに、シングルエンドの差動増幅器（ＭＯＳオペア
ンプＡＭＰ１）を使用する場合を例にして説明したが、
入力信号と出力信号との双方が差動信号であるフル差動
増幅器（ fully differential amplifier ）を使用する
こともできる。なお、いずれの実施形態を適用した場合
でも同様の効果が得られるが、以下では、第３の実施形
態に適用した場合を例にして説明する。

【００９３】すなわち、図１０に示すように、本実施形
態に係るリサイクリング積分相関器１ｆでは、アナログ
入力信号ｘ（ｉ）が、正側の入力信号Ｖｉｐと負側の入
力信号Ｖｉｍとの対からなる差動信号（Ｖｉｐ−Ｖｉ
ｍ）として与えられており、アナログ積分器１２ｆがフ
ル差動回路で構成されている。

【００９４】具体的には、アナログ積分器１２ｆは、フ
ル差動増幅器ＡＭＰ３１と、フル差動増幅器ＡＭＰ３１
の非反転出力端子と反転入力端子との間に設けられた積
分容量Ｃ３１ｐと、反転出力端子と非反転入力端子との
間に設けられた積分容量Ｃ３１ｍと、反転入力端子に対
応するサンプリング容量Ｃ４１ｐと、非反転入力端子に
対応するサンプリング容量Ｃ４１ｍとを備えている。な
お、アナログ積分器１２ｆの反転出力端子は、ＭＯＳコ
ンパレータＣＭＰの非反転入力端子に接続され、アナロ
グ積分器１２ｆの非反転出力端子は、ＭＯＳコンパレー
タＣＭＰの反転入力端子に接続されている。これによ
り、ＭＯＳコンパレータＣＭＰは、アナログ積分器１２
ｆの非反転出力が反転出力を上回った場合に、「Ｈ」レ
ベルの信号Ｑ（ｉ）を出力する。

【００９５】さらに、上記サンプリング容量Ｃ４１ｐと
上記反転入力端子との間には、積分を示す制御信号Ｃ＿
ＩＴが印加されている間、導通し、残余の間遮断される
スイッチＳＷ４１ｐが設けられており、サンプリング容
量Ｃ４１ｐの出力側（反転入力端子側）には、制御信号
Ｃ＿ＳＰがサンプリングを示している間、導通して、基
準電圧Ｖｒｅｆを印加するスイッチＳＷ４２ｐが接続さ
れている。

【００９６】一方、サンプリング容量Ｃ４１ｐの入力側
には、２値符号系列の値ａ（ｉ）が”＋１”の場合のサ
ンプリングを示す、制御信号Ｃ＿ＳＰｐが印加された場
合に導通して、上記正側の入力信号Ｖｉｐを印加するス
イッチＳＷ４３ｐと、”−１”の場合のサンプリングを
示す制御信号Ｃ＿ＳＰｍが印加された場合に導通して、
上記負側の入力信号Ｖｉｍを印加するスイッチＳＷ４４
ｐとが接続されている。

【００９７】なお、上記積分容量Ｃ３１ｐ・Ｃ３１ｍ
が、特許請求の範囲に記載の反転側および非反転側積分
容量にそれぞれ対応し、サンプリング容量Ｃ４１ｐ・Ｃ
４１ｍが反転側および非反転側サンプリング容量に対応
している。また、スイッチＳＷ４１ｐ・ＳＷ４１ｍが反
転側および非反転側第１スイッチに、スイッチＳＷ４２
ｐ・ＳＷ４２ｍが反転側および非反転側第２スイッチ
に、それぞれ対応している。

【００９８】上記制御信号Ｃ＿ＳＰｐは、例えば、図１
１に示すように、制御信号Ｃ＿ＰＮと制御信号Ｃ＿ＳＰ
との論理積を算出するＡＮＤ回路Ｌ２１によって生成さ
れる。また、制御信号Ｃ＿ＳＰｍは、制御信号Ｃ＿ＰＮ
の否定を演算するＮＯＴ回路Ｌ２２の出力と、上記制御
信号Ｃ＿ＳＰとの論理積を算出するＡＮＤ回路Ｌ２３に
よって生成される。

【００９９】また、本実施形態では、図５に示す電圧Ｖ
Ｌも差動信号（ＶＬｐ−ＶＬｍ）で与えられており、差
動信号（ＶＬｐ−ＶＬｍ）を上記制御信号Ｃ＿ＩＴが積
分を示している間に印加することによって、差動信号
（ＶＬｐ−ＶＬｍ）と、差動信号（Ｖｉｐ−Ｖｉｍ）と
の間で、上記サンプリング容量Ｃ４１ｐおよびＣ４１ｍ
を共用している。

【０１００】具体的には、サンプリング容量Ｃ４１ｐの
入力側には、Ｄ−フリップフロップＤＦＦの出力信号Ｔ
が「Ｈ」レベルの場合の積分を示す、制御信号Ｃ＿Ａｐ
が印加された場合に導通し、正の帰還電圧ＶＬｐを印加
するスイッチＳＷ４５ｐと、出力信号Ｔが「Ｌ」レベル
の場合の積分を示す、制御信号Ｃ＿Ａｍが印加された場
合に導通し、負の帰還電圧ＶＬｍを印加するスイッチＳ
Ｗ４６ｐとが接続されている。

【０１０１】上記制御信号Ｃ＿Ａｐは、例えば、図１２
に示すように、上記出力信号Ｔと制御信号Ｃ＿ＩＴとの
論理積を算出するＡＮＤ回路Ｌ３１によって生成され
る。また、制御信号Ｃ＿Ａｍは、上記出力信号Ｔの否定
を演算するＮＯＴ回路Ｌ３２の出力と、上記制御信号Ｃ
＿ＩＴとの論理積を算出するＡＮＤ回路Ｌ３３によって
生成される。

【０１０２】なお、反転入力側と同様に、非反転入力側
のサンプリング容量Ｃ４１ｍに関しては、上記スイッチ
ＳＷ４１ｐ〜ＳＷ４６ｐと同様のスイッチＳＷ４１ｍ〜
ＳＷ４６ｍが設けられている。ただし、両サンプリング
容量Ｃ４１ｐ・Ｃ４１ｍへ逆極性の信号を印加するため
に、制御信号Ｃ＿ＳＰｐに応じて導通するスイッチＳＷ
４３ｍには、負側の入力信号Ｖｉｍが印加され、スイッ
チＳＷ４４ｍには、正側の入力信号Ｖｉｐが印加され
る。また、制御信号Ｃ＿Ａｐに応じて導通するスイッチ
ＳＷ４５ｍには、負の帰還電圧ＶＬｍが印加され、スイ
ッチＳＷ４６ｍには、正の帰還電圧ＶＬｐが印加され
る。

【０１０３】なお、本実施形態では、スイッチＳＷ４３
ｐ〜ＳＷ４４ｍが乗算器１１ｆであり、スイッチＳＷ４
５ｐ〜ＳＷ４６ｍが負帰還回路１５ｆである。また、ス
イッチＳＷ４１ｐおよびＳＷ４１ｍが、特許請求の範囲
に記載の反転側および非反転側第１スイッチに対応し、
スイッチＳＷ４２ｐおよびＳＷ４２ｍが反転側および非
反転側第２スイッチに対応している。

【０１０４】上記構成によれば、２値符号系列の値ａ
（ｉ）が”＋１”、すなわち、制御信号Ｃ＿ＰＮが
「Ｈ」レベルの場合、制御信号Ｃ＿ＳＰが「Ｈ」レベル
の間（図１３に示すｔ２１〜ｔ２２までの期間）、スイ
ッチＳＷ４２ｐ・ＳＷ４２ｍ・ＳＷ４３ｐ・ＳＷ４３ｍ
が導通し、残余のスイッチＳＷ４１ｐ・ＳＷ４１ｍ・Ｓ
Ｗ４４ｐ〜ＳＷ４６ｍが遮断される。これにより、サン
プリング容量Ｃ４１ｐの両端には、電圧Ｖｉｐ−Ｖｒｅ
ｆが印加され、サンプリング容量Ｃ４１ｍの両端には、
電圧Ｖｉｍ−Ｖｒｅｆが印加される。これにより、入力
信号Ｖｉｐがサンプリング容量Ｃ４１ｐにサンプリング
され、入力信号Ｖｉｍがサンプリング容量Ｃ４１ｍにサ
ンプリングされる。これとは逆に、制御信号Ｃ＿ＰＮが
「Ｌ」レベルの場合は、制御信号Ｃ＿ＳＰが「Ｈ」レベ
ルの期間に、入力信号Ｖｉｐがサンプリング容量Ｃ４１
ｍにサンプリングされ、入力信号Ｖｉｍがサンプリング
容量Ｃ４１ｐにサンプリングされる。なお、上記構成で
は、制御信号Ｃ＿ＰＮが確定するまで、各スイッチＳＷ
４３ｐ〜ＳＷ４４ｍの導通／遮断が決められない。した
がって、制御信号Ｃ＿ＳＰのタイミングは、制御信号Ｃ
＿ＰＮが確定した後で「Ｈ」レベルとなるように設定さ
れている。

【０１０５】ｔ２２の時点で、制御信号Ｃ＿ＳＰが
「Ｌ」レベルになると、上記各スイッチＳＷ４１ｐ〜Ｓ
Ｗ４６ｍが遮断される。その後、ｔ２３〜ｔ２４の期間
において、制御信号Ｃ＿ＩＴが「Ｈ」レベルになると、
スイッチＳＷ４１ｐ・ＳＷ４１ｍが導通する。さらに、
この期間中、上記制御信号Ｃ＿Ａｐが「Ｈ」レベルであ
れば、スイッチＳＷ４５ｐ・スイッチＳＷ４６ｐが導通
する。これにより、正の帰還電圧ＶＬｐは、サンプリン
グ容量Ｃ４１ｐを介して、ＭＯＳオペアンプＡＭＰ３１
の反転入力端子へ印加され、負の帰還電圧ＶＬｍは、サ
ンプリング容量Ｃ４１ｍを介して、ＭＯＳオペアンプＡ
ＭＰ３１の非反転入力端子へ印加される。なお、この場
合、残余のスイッチＳＷ４２ｐ〜ＳＷ４４ｍ・ＳＷ４５
ｍ・ＳＷ４６ｍは、遮断されている。なお、これとは逆
に、制御信号Ｃ＿Ａｍが「Ｈ」レベルの場合は、制御信
号Ｃ＿ＩＴが「Ｈ」レベルの期間に、負の帰還電圧ＶＬ
ｍがサンプリング容量Ｃ４１ｐの入力側に印加され、正
の帰還電圧ＶＬｐがサンプリング容量Ｃ４１ｍの入力側
に印加される。

【０１０６】ここで、例えば、ｔ２３の時点など、制御
信号Ｃ＿ＩＴが「Ｈ」レベルに変化する時点では、スイ
ッチＳＷ４２ｐ・ＳＷ４２ｍが遮断されているので、サ
ンプリング容量Ｃ４１ｐに蓄積された電荷量と積分容量
Ｃ３１ｐに蓄積された電荷量の合計、並びに、サンプリ
ング容量Ｃ４１ｍに蓄積された電荷量と積分容量Ｃ３１
ｍに蓄積された電荷量の合計は変化しない。

【０１０７】したがって、各回路素子の値を、Ｃ４１ｐ
＝Ｃ４１ｍ、Ａ＝Ｃ４１ｐ／Ｃ３１ｐ＝Ｃ４１ｍ／Ｃ３
１ｍと設定すると、積分出力Ｙ（ｉ）＝Ｙｐ（ｉ）−Ｙ
ｍ（ｉ）は、以下の式（15）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・｛Ｖｉｐ（ｉ）−Ｖｉｍ（ｉ）｝ −（２・Ｑ（ｉ−１）−１）・Ａ・（ＶＬｐ−ＶＬｍ） …（15）となる。なお、上記式（15）において、Ｑ（ｉ−１）
は、Ｙ（ｉ−１）≧０のとき、”１”となり、Ｙ（ｉ−
１）＜０のとき、”０”となる関数である。また、各容
量Ｃ３１ｐ〜４１ｍの大きさを同じ参照符号で示してい
る。

【０１０８】ここで、電圧ＶＬｐ・ＶＬｍの値は、上述
の第３の実施形態と同様に、２・Ａ・（ＶＬｐ−ＶＬ
ｍ）＝Ｄ、かつ、Ｚ＝０となるように設定されており、
Ｖｉｐ（ｉ）−Ｖｉｍ（ｉ）＝ｘ（ｉ）である。したが
って、積分出力Ｙ（ｉ）は、以下の式（16）に示すよう
に、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ） −（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（16）となり、上述の式（３）と一致する。

【０１０９】したがって、上述の第３の実施形態と同様
に、系列長Ｍ回だけ、累積した時点のカウンタ１６ｂの
カウント値は、アナログ入力信号と２値符号系列との相
関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデッ
クスとなり、量子化誤差は、２・Δ／｜Ａ｜未満とな
る。

【０１１０】さらに、本実施形態では、アナログ入力信
号ｘ（ｉ）が差動信号で与えられ、アナログ積分器１２
ｆも信号Ｙ（ｉ）を差動信号で出力している。この結
果、単一の電圧信号で入出力する場合に比べて、Ｓ／Ｎ
比を向上させることができ、リサイクリング積分相関器
１ｆの演算精度をさらに向上できる。

【０１１１】また、本実施形態に係るリサイクリング積
分相関器１ｆでは、積分を示す期間に、両サンプリング
容量Ｃ４１ｐ・Ｃ４１ｍへ帰還電圧ＶＬｐ・ＶＬｍを印
加している。これにより、負帰還分を積分する経路と、
入力信号ｘ（ｉ）・ａ（ｉ）を積分する経路とで、サン
プリング容量Ｃ４１ｐ・Ｃ４１ｍが共用される。この結
果、それぞれのサンプリング容量を別に設ける場合に比
べて、占有面積が比較的大きくなりがちな容量の個数を
削減でき、集積度を向上できる。

【０１１２】ここで、他の実施形態のように、負帰還分
を積分する経路と、入力信号ｘ（ｉ）・ａ（ｉ）を積分
する経路とで容量を共用しない場合、素子製造上のバラ
ツキによって、Ｃ１１／Ｃ１＝Ａと、Ｃ２１／Ｃ１＝
Ａ’とが一致しないと、上述の式（10）は、以下の式
（17）に示すように、Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・Ｖｉｎ（ｉ） −（Ａ’／Ａ）・（Ｑ（ｉ−１）・Ｄ＋Ｚ） …（17）となる。また、式（６）に対応する量子化の式は、以下
の式（18）のように、

【０１１３】

【数５】

【０１１４】となり、量子化間隔は、｜（Ａ’／Ａ²）
・Ｄ｜となってしまう。したがって、上記両経路で容量
を共有しない場合、量子化間隔は、製造上のバラツキの
影響を受ける虞れがある。

【０１１５】これに対して、本実施形態では、上記両経
路で容量が共用されている。この結果、Ａ＝Ａ’が常に
保証され、製造上のバラツキに拘わらず、量子化間隔を
｜Ｄ／Ａ｜、すなわち、｜２・ＶＬ｜（＝２・｜Ｖｉｐ
−Ｖｉｍ｜）に保つことができる。

【０１１６】〔第８の実施形態〕本実施形態では、上述
または後述する各実施形態に係るリサイクリング積分相
関器１（１ａ〜１ｈ；復号装置２１・３１）を用いて、
さらに、相関演算の精度を算出する構成について、図１
４に基づいて説明する。なお、図１４では、図１に示す
リサイクリング積分相関器１を使用した場合について説
明する。

【０１１７】本実施形態に係るリサイクリング積分相関
器１の動作は、リサイクリング積分相関器１のＤＣオフ
セットを測定するキャリブレーションモードと、測定さ
れたＤＣオフセットを補償しながら相関演算する相関演
算モードとに分けられており、特許請求の範囲に記載の
測定手段およびオフセット補償手段として、アナログ入
力信号ｘ（ｉ）と基準電圧Ｖｒｅｆとの一方を選択し
て、リサイクリング積分相関器１に入力するマルチプレ
クサ２と、ＤＣオフセットを記憶するデジタルメモリ３
と、リサイクリング積分相関器１の出力Ｄｏｕｔからデ
ジタルメモリ３の出力を減算して相関出力を出力するデ
ジタル減算器４と、キャリブレーションモードであるか
否かに応じて、上記出力Ｄｏｕｔをデジタルメモリ３ま
たはデジタル減算器４へ出力するマルチプレクサ５とを
備えている。

【０１１８】キャリブレーションモードでは、マルチプ
レクサ２により基準電圧Ｖｒｅｆをリサイクリング積分
相関器１の入力信号とした状態で、リサイクリング積分
相関器１が相関値を演算し、その出力値がマルチプレク
サ５を介してデジタルメモリ３に蓄積される。ここで、
入力が基準電圧Ｖｒｅｆの場合の相関値は、理論的に
は、”０”であるので、キャリブレーションモードにお
けるリサイクリング積分相関器１の出力は、リサイクリ
ング積分相関器１のＤＣオフセットとみなすことができ
る。

【０１１９】次に、相関演算モードに移る。このモード
では、マルチプレクサ２は、アナログ入力信号ｘ（ｉ）
をリサイクリング積分相関器１へ入力するように切り換
えられ、マルチプレクサ５は、リサイクリング積分相関
器１の出力Ｄｏｕｔをデジタル減算器４へ導くように切
り換えられる。この状態では、デジタル減算器４は、リ
サイクリング積分相関器１の出力Ｄｏｕｔから、デジタ
ルメモリ３に記憶されたＤＣオフセットの値を減算し
て、相関出力として出力する。これにより、リサイクリ
ング積分相関器１のＤＣオフセットが補償され、さら
に、精度の高い相関出力を得ることができる。

【０１２０】なお、キャリブレーションモードにおける
入力信号ａ（ｉ）、ｘ（ｉ）は、理論的に相関値を算出
可能な信号であれば、どのような信号であってもよい。
この場合は、実際に算出された出力Ｄｏｕｔから、理論
的に算出した出力Ｄｏｕｔを引いた値がＤＣオフセット
となる。ただし、入力信号ａ（ｉ）を示す電圧が基準電
圧Ｖｒｅｆであれば、理論的な相関値が”０”なので、
実際に算出された出力Ｄｏｕｔ自体がＤＣオフセットと
なる。したがって、他の入力信号を用いた場合に比べて
容易にＤＣオフセットを算出できる。

【０１２１】〔第９の実施形態〕ところで、上記第８の
実施形態では、リサイクリング積分相関器の後段にデジ
タル減算器を設けて、キャリブレーションモードで測定
したＤＣオフセットを補償しているが、測定されたＤＣ
オフセットに基づいて、相関演算モードの開始時にデジ
タル累算器の初期値を調整しても同様の効果を得ること
ができる。

【０１２２】すなわち、図１５に示すように、本実施形
態では、図１４に示すデジタル減算器４に代えて、デジ
タルメモリ３に記憶されたＤＣオフセットの値を符号反
転して、デジタル累算器１６へ与える符号反転回路（初
期値設定回路）６が設けられている。

【０１２３】当該構成では、第８の実施形態と同様に、
キャリブレーションモードにおいて、リサイクリング積
分相関器１のＤＣオフセットが測定され、デジタルメモ
リ３に記憶される。さらに、相関演算モードを開始する
際、符号反転回路６は、デジタルメモリ３に記憶された
ＤＣオフセットの値を読み出し、この値を符号反転した
値で、リサイクリング積分相関器１のデジタル累算器１
６を初期化する。これにより、リサイクリング積分相関
器１のＤＣオフセットが補償され、第８の実施形態と同
様に、さらに精度の高い相関出力を得ることができる。
また、この場合は、マルチプレクサ５の出力が相関値を
示すインデックスとなるので、マルチプレクサ５の後段
にデジタル減算器４を設ける場合に比べて、演算速度を
向上できる。

【０１２４】なお、第５および第６の実施形態のように
デジタル累算器１６（１６ｃ）がＱ（０）＝Ｋとなるよ
うに初期化される構成に、上記符号反転回路６を適用し
た場合、デジタル累算器１６（１６ｃ）は、デジタルメ
モリ３に格納された値をＯとすると、Ｋ−Ｏに初期化さ
れる。この場合は、ＤＣオフセットを補償できるだけで
はなく、量子化誤差が半減されるので、さらに演算精度
を向上できる。

【０１２５】〔第１０の実施形態〕上記各実施形態で
は、入力信号ｘ（ｉ）がアナログ信号の場合を例にして
説明したが、本実施形態では、デジタル信号と符号系列
ａ（ｉ）との相関を算出する場合について説明する。

【０１２６】すなわち、本実施形態では、上記あるいは
後述する各実施形態のいずれかに記載のリサイクリング
積分相関器１（１ａ〜１ｈ）へ、入力信号ｘ（ｉ）とし
て、デジタル信号が入力されている。ここで、デジタル
信号であっても、信号を伝える物理量（例えば電圧）自
体は、アナログ値を取る。したがって、図１７に示すよ
うに、例えば、２値の時系列のデジタル信号ｄ（ｉ）、
あるいは、当該デジタル信号ｄ（ｉ）が伝送路の影響で
歪んだ信号ｄｄ（ｉ）などのデジタル信号を、アナログ
信号と見なして入力することによって、リサイクリング
積分相関器１（１ａ〜１ｈ）は、符号系列ａ（ｉ）とデ
ジタル信号との相関値を算出できる。

【０１２７】〔第１１の実施形態〕ところで、上記各実
施形態では、符号系列の値ａ（ｉ）が２値の場合を例に
して説明したが、本実施形態では、符号系列の値ａ
（ｉ）が多値の場合について図１８に基づき説明する。

【０１２８】すなわち、本実施形態に係るリサイクリン
グ積分相関器１ｇでは、図１に示す乗算器１１として、
多値の系列の値ａ（ｉ）と、入力信号ｘ（ｉ）とを乗算
する乗算器１１ｇが設けられている。ここで、上述の式
（６）は、乗算器１１ｇの係数が多値の場合であっても
成立する。したがって、デジタル累算器１６が出力する
デジタル値ΣＱ（ｉ）は、入力信号と多値符号系列との
アナログ相関値Σａ（ｉ）・ｘ（ｉ）を量子化した値の
インデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未
満に抑えられる。また、ΣＱ（ｉ）は、（Ｎ−１）・Ｍ
＋１個の値を取り、量子化間隔は、Ｄ／｜Ａ｜である。

【０１２９】さらに、第１の実施形態と同様に、リサイ
クリング積分相関器１ｇは、負帰還ループを有している
ので、アナログ積分器１２の出力信号Ｙ（ｉ）は、入力
信号ｘ（ｉ）と符号系列の値ａ（ｉ）とを積和演算した
値〔Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ）〕を出力す
る構成に比べて、出力信号の大きさ（絶対値）が小さく
なっている。したがって、アナログ積分器１２の出力の
飽和を防止するために必要な積分容量の大きさを削減で
きる。この結果、符号系列の系列長Ｍが、例えば１２８
以上と長くなっても、アナログ積分器１２の消費電力を
増大させることなく、演算速度を向上できる。

【０１３０】〔第１２の実施形態〕本実施形態では、第
１１の実施形態の具体的な構成例について、図１９に基
づき説明する。なお、乗算器１１ｇは、上述の各実施形
態のいずれの構成と組み合わせることもできるが、以下
では、図２に示すリサイクリング積分相関器１ａと同
様、量子化器１３が３値に量子化する構成と組み合わせ
た場合について説明する。

【０１３１】すなわち、本実施形態に係るリサイクリン
グ積分相関器１ｈでは、図２に示す各部材Ｃ１１・ＳＷ
１１〜ＳＷ１６が、符号系列の係数値に対応する数、よ
り詳細には、係数値が取り得る”０”以外の絶対値の個
数に対応する数だけ設けられている。図１９に示す例で
は、多値の符号系列の値ａ（ｉ）が、”−２”、”−
１”、”０”、”１”、”２”のいずれかであり、絶対
値は、”０”を除くと、”２”、”１”の２個なので、
部材Ｃ１１ｘ・ＳＷ１１ｘ〜ＳＷ１６ｘと部材Ｃ１１ｙ
・ＳＷ１１ｙ〜ＳＷ１６ｙとのように、２系統設けられ
ている。

【０１３２】さらに、各系統のサンプリング容量Ｃ１１
ｘ・Ｃ１１ｙの容量値は、絶対値に応じて設定されてお
り、サンプリングスイッチＳＷ１１ｘ・ＳＷ１２ｘ（Ｓ
Ｗ１１ｙ・ＳＷ１２ｙ）は、それぞれ、制御信号Ｃ＿Ｓ
Ｐ１ｘ（Ｃ＿ＳＰ１ｙ）で制御されている。各制御信号
Ｃ＿ＳＰ１ｘ（Ｃ＿ＳＰ１ｙ）は、図４などに示す制御
信号Ｃ＿ＳＰ１と同様の波形であるが、値ａ（ｉ）の絶
対値に対応する系統の制御信号Ｃ＿ＳＰ１ｘ（Ｃ＿ＳＰ
１ｙ）のみが導通を指示する。

【０１３３】図１９の例では、各部材Ｃ１１ｘ・ＳＷ１
１ｘ〜ＳＷ１６ｘが絶対値”１”に対応し、各部材Ｃ１
１ｙ・ＳＷ１１ｙ〜ＳＷ１６ｙが絶対値”２”に対応し
ている。したがって、制御信号Ｃ＿ＳＰ１ｘは、係数を
示す値ａ（ｉ）が”＋１”または”−１”のとき、
「Ｈ」レベルとなり、制御信号Ｃ＿ＳＰ１ｙは、係数を
示す値ａ（ｉ）が”＋２”または”−２”のとき、
「Ｈ」レベルとなる。また、サンプリング容量Ｃ１１ｘ
およびＣ１１ｙの値は、Ｃ１１ｙ＝２・Ｃ１１ｘとなる
ように設定される。

【０１３４】また、制御信号Ｃ＿ＰＮは、値ａ（ｉ）の
正負に応じて変更され、値ａ（ｉ）が”＋２”、”＋
１”または”０”のとき、「Ｈ」レベルとなり、”−
２”または”−１”のとき、「Ｌ」レベルとなる。

【０１３５】上記構成では、入力信号ｘ（ｉ）は、多値
の符号系列の値ａ（ｉ）を乗じた後、積分される。これ
により、多値の符号系列と入力信号との相関値を算出可
能なリサイクリング積分相関器１ｈを、比較的消費電力
の少ないスイッチドキャパシタ型のアナログ積分器１２
ａを用いて実現できる。

【０１３６】〔第１３の実施形態〕本実施形態では、上
記各実施形態のリサイクリング積分相関器１（１ａ〜１
ｈ）を備え、復調および逆拡散を行う復調装置につい
て、図２０に基づき説明する。なお、図２０では、図１
に示すリサイクリング積分相関器１を用いた場合を例示
している。

【０１３７】すなわち、本実施形態に係る復調装置２１
には、チップレートｆｃの拡散符号系列ａ（ｉ）で拡散
されたベースバンド信号によって、周波数ｆｒの搬送波
（キャリア）をデジタル変調した信号、あるいは、当該
信号が伝送路を通って歪みを受けた信号が、入力信号ｘ
（ｔ）として入力され、復調装置２１は、当該入力信号
ｘ（ｔ）をベースバンド信号に復調できる。

【０１３８】具体的には、復調装置２１は、図１に示す
リサイクリング積分相関器１に加えて、キャリア周波数
ｆｒの正弦波を発生する局部信号発信器２２と、上記入
力信号ｘ（ｔ）と局部信号発信器２２の出力とを乗算す
る乗算器２３と、乗算器２３の出力を積分するアナログ
積分器２４と、アナログ積分器２４の出力をサンプリン
グして、上記リサイクリング積分相関器１へ出力するサ
ンプラー２５とを備えている。

【０１３９】当該構成では、被変調信号である入力信号
ｘ（ｔ）は、キャリア周波数ｆｒの正弦波と乗算された
後、アナログ積分器２４により積分される。これによ
り、被変調信号が復調され、ベースバンド信号を拡散し
た信号（拡散信号）が生成される。さらに、当該信号
は、リサイクリング積分相関器１により逆拡散され、ベ
ースバンド信号が復調される。ここで、リサイクリング
積分相関器１は、上述したように、消費電力が少ないに
も拘らず、直接デジタル値を出力できる。したがって、
低消費電力で、上記被変調信号からベースバンド信号を
復調可能な復調装置２１を実現できる。

【０１４０】〔第１４の実施形態〕ところで、上記第１
３の実施形態では、被変調信号を拡散信号に復調した後
で逆拡散している。これに対して、本実施形態では、図
２１に基づき、復調と逆拡散とを同時に行うことができ
る復調装置（相関器）３１について説明する。

【０１４１】すなわち、本実施形態に係る復調装置３１
は、図１に示す各部材１３〜１６に加えて、乗算器１１
と同様の乗算器３２と、アナログ積分器１２と同様のア
ナログ積分器３３とを備えている。さらに、サンプリン
グ周波数ｆｓで被変調信号ｘ（ｔ）をサンプリングし
て、乗算器３２へ入力するサンプラー３４と、乗算器３
２の係数として、符号系列の値ａ（ｉ）とキャリア周波
数正弦波のサンプリング値との積を出力する係数出力回
路３５とが設けられている。

【０１４２】ここで、上記被変調信号ｘ（ｔ）では、キ
ャリア周波数ｆｒと、符号系列のチップレートｆｃとの
間には、ｆｃ＝Ｍ・ｆｒの関係がある。また、キャリア
周波数ｆｒと、サンプラー３４のサンプリング周波数
（速度）ｆｓとの間には、ｆｓ＝Ｎ・ｆｒの関係があ
る。したがって、係数出力回路３５の出力値は、関数ｔ
ｏ＿Ｉｎｔ（ｘ）が実数ｘを超えない最大の整数、ｋが
サンプリング周波数ｆｓで増加する任意の整数を意味し
ているとすると、ｓｉｎ（２π・ｋ／Ｎ）・ａ（ｔｏ＿
Ｉｎｔ（ｋ／（Ｍ・Ｎ）））となる。

【０１４３】また、ｔｏ＿Ｉｎｔ（ｋ／（Ｍ・Ｎ））
が、ｋ／（Ｍ・Ｎ）を超えない最大の整数なので、符号
系列の値ａ（ｉ）の取り得る値がＥ個とすると、係数出
力回路３５の出力値は、たかだか、Ｅ・Ｎ個の値しか取
らない。したがって、第１１および第１２の実施形態と
同様、多値係数とアナログ値とを乗算する乗算器で、乗
算器３２を実現できる。

【０１４４】本実施形態に係る復調装置３１では、乗算
器３２が、符号系列の値ａ（ｉ）とキャリア周波数正弦
波のサンプリング値との積を被変調信号ｘ（ｔ）に乗算
し、アナログ積分器３３以降の回路が、乗算結果を積分
する。この結果、第１３の実施形態に係る復調装置２１
と同様に、被変調信号ｘ（ｔ）をベースバンド信号に復
調できる。また、第１の実施形態と同様に、負帰還回路
１５などにより負帰還ループが形成されているので、復
調装置３１は、消費電力が少ないにも拘らず、ベースバ
ンド信号を直接デジタル値として出力できる。

【０１４５】さらに、本実施形態では、復調装置２１の
乗算器２３と乗算器１１とが乗算器３２にまとめられて
おり、アナログ積分器２４とアナログ積分器１２とが、
アナログ積分器３３にまとめられているので、回路の構
成を簡略化できる。加えて、ベースバンドへの周波数変
換も負帰還ループ中に含まれており、周波数変換と逆拡
散とが同時に行われるので、量子化精度を向上できる。

【０１４６】なお、クロック信号ＣＬＫ２は、量子化器
１３・デジタル累算器１６・デジタル遅延回路１４・負
帰還回路１５・アナログ積分器１２などを制御するクロ
ック信号であり、サンプラー３４などを制御する周波数
ｆｓのクロック信号ＣＬＫ１と同一周波数に設定しても
よいし、独立した周波数に設定してもよい。

【０１４７】

【発明の効果】本発明に係る相関器は、以上のように、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を
上記相関値として出力するデジタル累算器と、量子化器
が出力するデジタル値を極性の反転したアナログ値に変
換する負帰還器とを備え、上記アナログ積分器は、アナ
ログ信号および符号系列の乗算結果と、上記負帰還器が
出力する負帰還信号との和を積分する構成である。

【０１４８】上記の構成では、比較的低解像度の量子化
器と負帰還器とによって負帰還ループが構成されている
ので、符号系列の系列長が長くなった場合でも、積分値
を蓄積する積分容量の大きさを増大することなく、アナ
ログ積分器の出力の飽和を防止できる。この結果、消費
電力の小さな相関器を実現できるという効果を奏する。
また、相関器の後に高解像度のＡＤ変換器を設けること
なく、上記相関値を示すデジタル値を出力できるので、
簡単な回路で高精度な相関器を実現できるという効果を
併せて奏する。

【０１４９】また、本発明に係る相関器は、以上のよう
に、入力信号へ、符号系列に応じた値と、キャリア周波
数正弦波のサンプリング値との積を乗算する乗算器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を
上記相関値として出力するデジタル累算器と、量子化器
が出力するデジタル値を極性の反転したアナログ値に変
換する負帰還器とを備え、上記アナログ積分器は、上記
負帰還器が出力する負帰還信号と、上記乗算器の出力と
の和を積分する構成である。

【０１５０】当該構成では、乗算器が、符号系列に応じ
た値とキャリア周波数正弦波のサンプリング値との積を
入力信号へ乗算し、デジタル累算器が、乗算器の出力を
積分した値をデジタル値で出力する。これにより、上記
被変調信号をベースバンド信号に復号できる。さらに、
上述の相関器と同様に、量子化器と負帰還器とによって
負帰還ループが構成されているので、アナログ積分器の
出力の飽和を防止できる。加えて、被変調信号からベー
スバンドへの周波数変換も、上記負帰還ループ内に含ま
れているので、周波数変換と逆拡散とを同時に行うこと
ができ、量子化誤差を削減できる。これらの結果、構成
が簡略で、消費電力が少なく、しかも、被変調信号から
ベースバンド信号へ復号可能な相関器を実現できるとい
う効果を奏する。

【０１５１】本発明に係る相関器は、以上のように、上
記各構成において、上記符号系列の各周期の最初に、上
記アナログ積分器の積分値と上記量子化器の出力が示す
値とが一致するように、両者の少なくとも一方を調整す
る初期化手段を備えている構成である。

【０１５２】上記構成によれば、相関演算を開始する前
の時点において、上記アナログ積分器の積分値と上記量
子化器の出力が示す値とが一致する。したがって、両者
が異なる場合に比べて、相関器の最大量子化誤差を半減
でき、さらに演算精度を向上できるという効果を奏す
る。

【０１５３】本発明に係る相関器は、以上のように、上
記構成において、上記初期化手段は、相関ダブルサンプ
リング動作によって、上記アナログ積分器の積分値を調
整して、当該アナログ積分器のＤＣオフセットおよび低
周波ノイズをキャンセルする構成である。

【０１５４】上記構成によれば、上記初期化手段が、相
関ダブルサンプリング動作によって、上記アナログ積分
器の出力を所定の値に設定し、低周波ノイズをキャンセ
ルするので、さらに、演算精度を向上できるという効果
を奏する。

【０１５５】本発明に係る相関器は、以上のように、上
記各構成において、上記入力信号を積分する経路と、上
記負帰還信号を積分する経路とが、サンプリング容量を
共用している構成である。

【０１５６】上記構成によれば、両経路間でサンプリン
グ容量が共用されているので、それぞれのサンプリング
容量を別に設ける場合に比べて、占有面積が比較的大き
くなりがちな容量の個数を削減でき、集積度を向上でき
るという効果を奏する。さらに、両経路のサンプリング
容量の大きさが必ず一致するので、両者の相違に起因す
る演算誤差を削減でき、さらに演算精度を向上できると
いう効果を併せて奏する。

【０１５７】本発明に係る相関器は、以上のように、上
記各構成において、相関演算に先立って、上記相関器の
オフセット誤差を測定する測定手段と、上記測定された
オフセット誤差に基づいて、当該オフセット誤差をキャ
ンセルするように、上記相関器の演算結果を調整するオ
フセット補償手段とを備えている構成である。

【０１５８】上記構成によれば、実際に使用している相
関器に固有のオフセット誤差がキャンセルされるので、
演算精度を向上できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、リサイ
クリング積分相関器の要部構成を示すブロック図であ
る。

【図２】本実施形態の他の実施形態を示すものであり、
リサイクリング積分相関器の要部構成を示す回路図であ
る。

【図３】上記リサイクリング積分相関器に設けられた論
理回路の構成例を示す回路図である。

【図４】上記リサイクリング積分相関器の動作を示すタ
イミングチャートである。

【図５】本発明の他の実施形態を示すものであり、リサ
イクリング積分相関器の要部構成を示す回路図である。

【図６】本発明のさらに他の実施形態を示すものであ
り、リサイクリング積分相関器の要部構成を示す回路図
である。

【図７】本発明のまた別の実施形態を示すものであり、
リサイクリング積分相関器の要部構成を示す回路図であ
る。

【図８】本発明のさらに他の実施形態を示すものであ
り、リサイクリング積分相関器の要部構成を示す回路図
である。

【図９】上記リサイクリング積分相関器の動作を示すタ
イミングチャートである。

【図１０】本発明のさらに他の実施形態を示すものであ
り、リサイクリング積分相関器の要部構成を示す回路図
である。

【図１１】上記リサイクリング積分相関器に設けられた
制御回路の構成例を示す回路図である。

【図１２】上記リサイクリング積分相関器に設けられた
論理回路の構成例を示す回路図である。

【図１３】上記リサイクリング積分相関器の動作を示す
タイミングチャートである。

【図１４】本発明のさらに他の実施形態を示すものであ
り、リサイクリング積分相関器にオフセット補償回路を
加えた装置の要部構成を示すブロック図である。

【図１５】本発明のまた別の実施形態を示すものであ
り、リサイクリング積分相関器にオフセット補償回路を
加えた装置の要部構成を示すブロック図である。

【図１６】従来技術を示すものであり、相関器の要部構
成を示す回路図である。

【図１７】本発明の他の実施形態を説明するものであ
り、アナログ信号と見なして入力されるデジタル信号を
示す波形図である。

【図１８】本発明のさらに他の実施形態を示すものであ
り、符号系列の値が多値の場合のリサイクリング積分相
関器の要部構成を示すブロック図である。

【図１９】本発明の別の実施形態を示すものであり、リ
サイクリング積分相関器の要部構成を示す回路図であ
る。

【図２０】本発明のさらに他の実施形態を示すものであ
り、リサイクリング積分相関器を備え、被変調信号を復
号する復号装置の要部構成を示すブロック図である。

【図２１】本発明のまた別の実施形態を示すものであ
り、復号装置の要部構成を示すブロック図である。

【符号の説明】

１・１ａ〜１ｈリサイクリング積分相関器（相関器）３デジタルメモリ（測定手段）４デジタル減算器（オフセット補償手段；減算
器）６符号反転回路（オフセット補償手段；初期値設
定回路）１１・１１ａ・１１ｆ・１１ｇ・１１ｈ・３２乗算
器１２・１２ａ・１２ｄ〜１２ｆ・３３アナログ積分
器１３・１３ａ・１３ｂ量子化器１３ｃＡＤＣ（量子化器；ＡＤ変換器）１５負帰還回路（負帰還器）１６デジタル累算器１６ａアップダウンカウンタ（デジタル累算器）１６ｂカウンタ（デジタル累算器）２１・３１復調装置（相関器）５１ＤＡＣ（負帰還器；ＤＡ変換器）ＡＭＰ３１フル差動増幅器（全差動型の増幅器）Ｃ１積分容量Ｃ２積分容量（初期化手段）Ｃ３容量（初期化手段）Ｃ１１サンプリング容量（第１サンプリング容量）Ｃ２１サンプリング容量（第２サンプリング容量）Ｃ３１ｐ積分容量（反転側積分容量）Ｃ３１ｍ積分容量（非反転側積分容量）Ｃ４１ｐサンプリング容量（反転側サンプリング容
量）Ｃ４１ｍサンプリング容量（非反転側サンプリング容
量）ＣＭＰＭＯＳコンパレータ（比較器）ＣＭＰ１ＭＯＳコンパレータ（第１の比較器）ＣＭＰ２ＭＯＳコンパレータ（第２の比較器）ＳＷ１スイッチ（初期化手段）ＳＷ２マルチプレクサ（初期化手段；マルチプレ
クサ）ＳＷ３・ＳＷ４マルチプレクサ（初期化手段）ＳＷ１５・ＳＷ１６マルチプレクサ（第１マルチプレ
クサ）ＳＷ２５・ＳＷ２６マルチプレクサ（第２マルチプレ
クサ）ＳＷ４１ｐスイッチ（反転側第１スイッチ）ＳＷ４１ｍスイッチ（非反転側第１スイッチ）ＳＷ４２ｐスイッチ（反転側第２スイッチ）ＳＷ４２ｍスイッチ（非反転側第２スイッチ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者ダニエルセンデロビッツアメリカ合衆国，カリフォルニア州 94704−1210，バークリー ♯605，シャトゥックアベニュー，2140

Claims

【特許請求の範囲】

【請求項１】入力信号と符号系列との時間的相関値を算
出する相関器であって、入力信号へ、符号系列に応じた値を乗算する乗算器と、アナログ積分器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を
上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナロ
グ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還
信号と、上記乗算器の出力との和を積分することを特徴
とする相関器。
【請求項２】アナログ積分器を備え、符号系列により拡
散されたベースバンド信号で変調された被変調入力を受
けて、拡散されたベースバンド信号と符号系列に応じた
値との時間的相関値を算出する相関器において、さらに、入力信号へ、符号系列に応じた値と、キャリア
周波数正弦波のサンプリング値との積を乗算する乗算器
と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を
上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナロ
グ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還
信号と、上記乗算器の出力との和を積分することを特徴
とする相関器。
【請求項３】上記入力信号は、アナログ入力信号である
ことを特徴とする請求項１または２記載の相関器。
【請求項４】上記入力信号は、デジタル入力信号である
ことを特徴とする請求項１または２記載の相関器。
【請求項５】上記符号系列は、多値の符号系列であるこ
とを特徴とする請求項１または２記載の相関器。
【請求項６】上記符号系列は、２値の符号系列であるこ
とを特徴とする請求項１または２記載の相関器。
【請求項７】上記符号系列は、２値の符号系列であり、上記アナログ積分器は、サンプリング期間中に、上記入
力信号に応じて第１サンプリング容量に蓄積された電荷
を、積分期間中に積分容量へ蓄積するスイッチドキャパ
シタ型のアナログ積分器であり、上記乗算器は、第１サンプリング容量の両端のうち、上
記積分期間中に上記積分容量へ接続する端部を、上記符
号系列の値に応じて選択する第１マルチプレクサである
ことを特徴とする請求項１記載の相関器。
【請求項８】上記量子化器は、所定の範囲の上側と範囲
内と下側との３値に上記積分値を量子化し、上記負帰還回路は、上側の場合、上記積分値を減少さ
せ、下側の場合、上記積分値を増加させると共に、上記デジタル累算器は、上側の回数から下側の回数を引
いた値を上記相関値として出力することを特徴とする請
求項１または２記載の相関器。
【請求項９】上記符号系列は、２値の符号系列であり、上記アナログ積分器は、サンプリング期間中に、上記入
力信号に応じて第１サンプリング容量に蓄積された電荷
を、積分期間中に積分容量へ蓄積するスイッチドキャパ
シタ型のアナログ積分器であり、上記乗算器は、第１サンプリング容量の両端のうち、上
記積分期間中に上記積分容量へ接続する端部を、上記符
号系列の値に応じて選択する第１マルチプレクサであ
り、上記量子化器は、所定の範囲の上端と上記積分値とを比
較する第１の比較器と、上記範囲の下端と上記積分値と
を比較する第２の比較器とを備え、上記デジタル累算器は、上記第１の比較器が上側と判定
した場合、カウント値を増加させ、上記第２の比較器が
下側と判定した場合、カウント値を減少させるアップダ
ウンカウンタであり、上記負帰還器は、上側または下側と判定された場合、サ
ンプリング期間中に、シフト量に応じた電圧が両端に印
加される第２サンプリング容量と、第２サンプリング容量の両端のうち、上記積分容量へ接
続する端部を、上側か下側かに応じて選択して、上側の
場合、上記積分値を減少させ、下側の場合、上記積分値
を増加させる第２マルチプレクサとを備えていることを
特徴とする請求項１記載の相関器。
【請求項１０】上記量子化器は、上記積分値を所定のし
きい値よりも、上側と下側との２値に量子化し、上記負帰還器は、上側の場合、所定のシフト量だけ、上
記積分値を減少させる信号を出力し、下側の場合、上記
シフト量だけ、上記積分値を増加させる信号を出力する
と共に、上記デジタル累算器は、上側の回数を上記相関値として
出力することを特徴とする請求項１または２記載の相関
器。
【請求項１１】上記符号系列は、２値の符号系列であ
り、上記アナログ積分器は、サンプリング期間中に、上記入
力信号に応じて第１サンプリング容量に蓄積された電荷
を、積分期間中に積分容量へ蓄積するスイッチドキャパ
シタ型のアナログ積分器であり、上記乗算器は、第１サンプリング容量の両端のうち、上
記積分期間中に上記積分容量へ接続する端部を、上記符
号系列の値に応じて選択する第１マルチプレクサであ
り、上記量子化器は、所定のしきい値と上記積分値とを比較
する比較器を備え、上記デジタル累算器は、上記比較器が上記しきい値より
上と判定した場合、カウント値を増加させるカウンタを
含み、上記負帰還器は、サンプリング期間中に、上記シフト量
に応じた電圧が両端に印加される第２サンプリング容量
と、第２サンプリング容量の両端のうち、上記積分容量
へ接続する端部を、上記しきい値より上か下かに応じて
選択して、上側の場合、所定のシフト量だけ、上記積分
値を減少させ、下側の場合、上記シフト量だけ、上記積
分値を増加させる第２マルチプレクサとを備えているこ
とを特徴とする請求項１記載の相関器。
【請求項１２】上記量子化器は、４以上のレベル数に量
子化するＡＤ変換器であり、上記デジタル累算器は、上記量子化器の出力を加算する
デジタル加算器であり、上記負帰還器は、上記ＡＤ変換器が出力するデジタル値
を極性の反転したアナログ値に変換するＤＡ変換器であ
ることを特徴とする請求項１または２記載の相関器。
【請求項１３】上記符号系列の各周期の最初に、上記ア
ナログ積分器の積分値と上記量子化器の出力が示す値と
が一致するように、両者の少なくとも一方を調整する初
期化手段を備えていることを特徴とする請求項１または
２記載の相関器。
【請求項１４】上記アナログ積分器は、入出力間に配さ
れ、積分値に応じた電荷が蓄積される積分容量を備え、上記初期化手段は、初期化の際に、上記積分容量を短絡
するスイッチと、初期化の際は、上記積分容量の出力側
へ所定のオフセット電圧を印加し、相関演算の際には、
上記積分容量の出力側と上記アナログ積分器の出力とを
接続するマルチプレクサとを備えていることを特徴とす
る請求項１３記載の相関器。
【請求項１５】上記初期化手段は、相関ダブルサンプリ
ング動作によって、上記アナログ積分器の積分値を調整
して、当該アナログ積分器のＤＣオフセットおよび低周
波ノイズをキャンセルすることを特徴とする請求項１３
記載の相関器。
【請求項１６】上記入力信号を積分する経路と、上記負
帰還信号を積分する経路とが、サンプリング容量を共用
していることを特徴とする請求項１または２記載の相関
器。
【請求項１７】上記アナログ積分器は、全差動型の増幅
器と、上記増幅器の反転入力端子と非反転出力端子との間に設
けられた反転側積分容量と、上記増幅器の非反転入力端子と反転出力端子との間に設
けられた非反転側積分容量と、上記反転入力端子に対応する反転側サンプリング容量
と、上記非反転入力端子に対応する非反転側サンプリング容
量と、上記反転側サンプリング容量の出力と上記増幅器の反転
入力端子との間に配され、積分期間中に導通する反転側
第１スイッチと、サンプリング期間中に、上記反転側サンプリング容量の
出力へ、所定の基準電圧を印加する反転側第２スイッチ
と、上記非反転側サンプリング容量の出力と上記増幅器の非
反転入力端子との間に配され、積分期間中に導通する非
反転側第１スイッチと、サンプリング期間中に、上記非反転側サンプリング容量
の出力へ、所定の基準電圧を印加する非反転側第２スイ
ッチとを備え、上記反転側および非反転側サンプリング容量の入力に
は、サンプリング期間中、上記乗算器からの差動信号が
印加され、積分期間中、上記負帰還器からの差動信号が
印加されることを特徴とする請求項１または２記載の相
関器。
【請求項１８】相関演算に先立って、上記相関器のオフ
セット誤差を測定する測定手段と、上記測定されたオフセット誤差に基づいて、当該オフセ
ット誤差をキャンセルするように、上記相関器の演算結
果を調整するオフセット補償手段とを備えていることを
特徴とする請求項１または２記載の相関器。
【請求項１９】上記測定手段は、測定されたオフセット
誤差をデジタル値として記憶するデジタルメモリを備
え、上記オフセット補償手段は、相関演算の際、上記相関器
の出力から、上記デジタルメモリに記憶されたデジタル
値を減算して、オフセット誤差をキャンセルする減算器
を備えていることを特徴とする請求項１８記載の相関
器。
【請求項２０】上記測定手段は、測定されたオフセット
誤差をデジタル値として記憶するデジタルメモリを備
え、上記オフセット補償手段は、相関演算の開始時における
上記デジタル累算器の初期値を、上記デジタル値の分だ
け、上記オフセット誤差をキャンセルする方向へシフト
する初期値設定回路を備えていることを特徴とする請求
項１８記載の相関器。