JP3730076B2 - 相関器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、入力信号と符号系列との同期をとるための相関器、または、スペクトラム拡散通信方式などで拡散されたデータを復調する復調装置の相関器として好適に用いられるものであって、入力信号と、符号系列との時間的相関値を算出する相関器に関するものである。
【0002】
【従来の技術】
従来の相関器として、例えば、図16に示すようなスイッチドキャパシタ回路を用いて、アナログ入力信号を2値信号に変換することなく、アナログ入力信号Vinと2値符号系列a(i)との時間的相関を示すアナログ信号Aoutを直接算出する構成の相関器101が知られている。
【0003】
【発明が解決しようとする課題】
しかしながら、上記の従来の構成においては、2値符号系列の系列長が長くなるに従って、相関値の演算が終了する前に飽和しないようにするためには、積分容量C101の容量を増大させる必要があり、寄生容量を増大させてしまう。この結果、所望の速度で演算するために、より大きな電力を消費してしまう。
【0004】
さらに、スペクトラム拡散通信方式で一般的に用いられている受信機では、相関器101に追従するパス検索部、トラッキング制御部、rake受信部等の機能ブロックは、2値回路で構成されている。この場合、相関器101の出力信号Aoutは、これらの2値回路を通過する前に2値信号に変換する必要がある。しかしながら、この変換には、AD変換器等のコンバータが別途必要となり、消費電力をさらに増大させてしまう。
【0005】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、速い演算速度が求められ、かつ、符号系列の系列長が長くなった場合であっても、消費電力を低減することができると共に、AD変換器を別途要することなく、相関値をデジタル値で出力することができる相関器を提供することにある。
【0006】
【課題を解決するための手段】
本発明に係る相関器は、入力信号と符号系列との時間的相関値を算出する相関器であって、上記課題を解決するために、入力信号へ、符号系列に応じた符号を乗算する乗算器と、アナログ積分器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分することを特徴としている。
【0007】
上記の構成では、量子化器と負帰還器とによって負帰還ループが構成されているので、負帰還ループを持たない場合に比べて、アナログ積分器の積分値の絶対値は小さくなる。したがって、符号系列の系列長が長くなった場合でも、積分値を蓄積する積分容量の大きさを増大することなく、アナログ積分器の出力の飽和を防止できる。この結果、消費電力の小さな相関器を実現できる。
【0008】
また、符号系列の値全てに関する演算が終了した時点で、デジタル累算器が出力するデジタル値は、入力信号と符号系列との時間的相関値を示している。したがって、アナログ積分器が出力する相関値をAD変換する従来の構成とは異なり、相関器の後にAD変換器を設けることなく、上記相関値を示すデジタル値を出力できる。
【0009】
ここで、従来のように、相関値をアナログ値で出力した後で、デジタル値に変換する場合、最大のアナログ値が量子化レベルの数と量子化間隔との積になるので、量子化レベルの数を増大させることが難しく、演算精度の向上が難しい。さらに、電力消費の小さなADCは、構造の複雑な回路を使用しない限り、変換速度が低下してしまう。
【0010】
これに対して、本発明に係る相関器が出力可能な量子化レベル数Lは、量子化器の量子化レベル数をN、符号系列の長さをMとすると、(N−1)・M+1となる。したがって、量子化器の量子化レベル数を増大させなくても、符号系列が長くなるに従って、相関器の量子化レベル数Lが増大する。この結果、例えば、相関器の量子化レベル数L(例えば、64〜256など)よりも小さな値(例えば、2や3など)に量子化器の量子化レベル数Nを抑えることができ、簡単な回路で高精度の相関値を出力できる。
【0011】
また、本発明に係る他の相関器は、上記課題を解決するために、アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分することを特徴としている。
【0012】
当該構成では、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算し、デジタル累算器が、乗算器の出力を積分した値をデジタル値で出力する。これにより、上記被変調信号をベースバンド信号に復号できる。
【0013】
さらに、上述の相関器と同様に、量子化器と負帰還器とによって負帰還ループが構成されているので、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算しているにも拘らず、アナログ積分器の出力の飽和を防止できる。
【0014】
加えて、被変調信号からベースバンドへの周波数変換も、上記負帰還ループ内に含まれているので、乗算器およびアナログ積分器が1つずつの場合であっても、周波数変換と逆拡散とを同時に行うことができ、量子化誤差を削減できる。
【0015】
これらの結果、構成が簡略で、消費電力が少なく、しかも、被変調信号からベースバンド信号へ復号可能な相関器を実現できる。
【0016】
なお、デジタル信号も、信号を伝える物理量自体は、アナログ値なので、上記入力信号は、アナログ信号でもよいし、デジタル信号でもよい。また、符号系列は、多値でもよいし、2値でも多値でもよい。
【0017】
さらに、上記量子化器は、2レベルに量子化してもよいし、3レベルに量子化してもよい。あるいは、4以上のレベルに量子化してもよい。いずれの場合であっても、相関器の後段にADCを設ける場合よりも、量子化器の量子化レベル数Nを抑えることができる。
【0018】
ところで、上記各構成の相関器の最大量子化誤差は、上記量子化器の最大量子化誤差によって決まり、初期化しない場合であっても、量子化器の最大量子化誤差の2倍未満に抑えられるが、より高精度な相関演算が必要な場合には、さらに、以下の構成を備えている方が望ましい。
【0019】
具体的には、上記各構成に加えて、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えている方が望ましい。
【0020】
上記構成によれば、相関演算を開始する前の時点において、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致する。したがって、両者が異なる場合に比べて、相関器の最大量子化誤差を半減でき、さらに演算精度を向上できる。
【0021】
さらに、上記構成において、上記初期化手段は、相関ダブルサンプリング(CDS: Correlated Double Sampling )動作によって、上記アナログ積分器の積分値を調整して、当該アナログ積分器のDCオフセットおよび低周波ノイズをキャンセルする方が望ましい。
【0022】
上記構成によれば、上記初期化手段が、相関ダブルサンプリング動作によって、上記アナログ積分器の出力を所定の値に設定し、低周波ノイズをキャンセルするので、さらに、演算精度を向上できる。
【0023】
また、上記各構成において、上記入力信号を積分する経路と、上記負帰還信号を積分する経路とが、サンプリング容量を共用している方が望ましい。
【0024】
上記構成によれば、両経路間でサンプリング容量が共用されているので、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できる。さらに、例えば、製造上のバラツキなどが発生した場合であっても、両経路のサンプリング容量の大きさは、それぞれを別に設ける場合とは異なり、必ず一致する。この結果、両者の相違に起因する演算誤差を削減でき、さらに演算精度を向上できる。
【0025】
さらに、上記各構成に加えて、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えている方が望ましい。
【0026】
なお、オフセット補償手段は、例えば、相関器が算出した相関値からオフセット誤差を減算したり、あるいは、予め、オフセット誤差に応じて上記デジタル累算器の初期値を調整するなどして、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整する。
【0027】
当該構成では、実際に使用している相関器に固有のオフセット誤差がキャンセルされるので、演算精度を向上できる。
【0028】
【発明の実施の形態】
〔第1の実施形態〕
本発明の第1の実施形態について、図1に基づき説明すると以下の通りである。すなわち、本実施形態に係る相関器は、アナログ入力信号と2値符号系列との時間的相関値をアナログ積分器を用いて算出する際、量子化されたアナログ積分器の出力をアナログ積分器へ負帰還する構成の相関器、すなわち、リサイクリング積分相関器である。具体的には、図1に示すように、サンプリングされたアナログ入力信号x(i)と、当該2値符号系列中の対応する値a(i)とを乗算する乗算器11と、乗算器11の出力を積分するアナログ積分器12と、アナログ積分器12の出力を量子化する量子化器13と、量子化器13が出力するデジタル値を所定の期間遅延させるデジタル遅延回路14と、デジタル遅延回路14の出力をアナログ積分器12の入力へ負帰還する負帰還回路15とを備えている。さらに、リサイクリング積分相関器1には、量子化器13の出力するデジタル値を累算するデジタル累算器16が設けられている。
【0029】
上記構成によれば、時点t(i)でサンプリングされたアナログ入力信号x(i)は、乗算器11によって、対応する2値符号系列の値a(i)、すなわち、”+1”または”−1”で乗算される。一方、アナログ積分器12には、乗算器11の出力信号x(i)・a(i)と、負帰還回路15からの出力信号S(i)とが入力され、両信号x(i)・a(i)およびS(i)は、アナログ積分器12の前回の出力信号Y(i−1)に加算される。したがって、アナログ積分器12のゲインをAとすると、時点t(i)に対応するアナログ積分器12の出力Y(i)は、以下の式(1)に示すように、
Y(i)=Y(i−1)+A・{a(i)・x(i)+S(i)} …(1)
となる。
【0030】
さらに、量子化器13は、アナログ積分器12の出力信号Y(i)をNレベルに量子化して、デジタル値Q(i)を出力する。このデジタル値Q(i)と、出力信号Y(i)との関係は、量子化間隔を正の数D、最大の量子化誤差をΔ、量子化器13のゼロレベル(オフセット)をZとすると、以下の式(2)に示すように、
|Y(i)−(Q(i)・D+Z)| < Δ …(2)
となる。
【0031】
また、デジタル遅延回路14は、上記量子化器13が出力するデジタル値Q(i)を所定の時間間隔遅延させ、負帰還回路15は、当該デジタル値Q(i)を、次のサンプリング時点t(i+1)に対応する信号S(i+1)に変換する。上記デジタル遅延回路14の遅延時間は、サンプリング時点t(i)に関する演算によって得られた上記信号S(i+1)が、次のサンプリング時点t(i+1)に対応する乗算器11の出力信号x(i+1)・a(i+1)と演算されるように設定されており、負帰還回路15の係数は、S(i+1)=−(Q(i)・D+Z)/Aとなるように設定されている。したがって、上式(1)は、以下の式(3)に示すように、
となる。
【0032】
ここで、本実施形態に係るリサイクリング積分相関器1は、負帰還ループを有するリサイクリング積分器相関器なので、アナログ積分器12の出力信号Y(i)は、従来の構成、すなわち、アナログ入力信号x(i)と2値符号系列の値a(i)とを積和演算した値〔Y(i−1)+A・a(i)・x(i)〕を出力する構成に比べて、出力信号の大きさ(絶対値)が小さくなっている。したがって、アナログ積分器12の出力の飽和を防止するために必要な積分容量の大きさを削減できる。この結果、2値符号系列の系列長Mが、例えば128以上と長くなっても、アナログ積分器12の消費電力を増大させることなく、演算速度を向上できる。
【0033】
また、符号長Mの2値符号系列全体(a(1)〜a(M))と、それに対応するアナログ入力信号(x(1)〜x(M))とを演算した時点のアナログ積分器12の出力Y(M)は、以下の式(4)に示すように、
【0034】
【数1】
【0035】
となり、さらに、式(4)を変形すれば、以下の式(5)に示すように、
【0036】
【数2】
【0037】
が得られる。
【0038】
ここで、上述の式(2)が成立しているので、上記式(5)から、以下の式(6)に示すように、
【0039】
【数3】
【0040】
が成立する。したがって、デジタル累算器16が出力するデジタル値、すなわち、量子化器13の出力値Q(i)をi=1からMまで累算した値ΣQ(i)は、アナログ相関値Σa(i)・x(i)を量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満に抑えられる。なお、ΣQ(i)は、(N−1)・M+1個の値を取り、量子化間隔は、D/|A|である。
【0041】
この結果、本実施形態に係るリサイクリング積分相関器1は、負の帰還ループによって、上述したアナログ積分器12の出力の飽和を防止できるだけではなく、相関器の後段にADC( Analog Digital Converter )を設けずに、相関値を直接デジタル値Doutで出力できる。
【0042】
ところで、スペクトラム拡散通信方式で一般的に用いられている受信器では、相関器に追従するパス検索部、トラッキング制御部、rake受信部などの機能ブロックは、2値回路で構成されている。したがって、相関器の出力信号は、これらの2値回路を通過する前に2値信号に変換する必要がある。この変換によって、解像度、ダイナミックレンジおよび変換速度などの事項に関連する問題が発生し、ADCは、これらの事項において、性能上の仕様を満たすだけの能力を持つ必要がある。さらに、変換には、相関器とは別にADCが必要になり、消費電力が増大してしまう。
【0043】
これに対して、本実施形態では、リサイクリング積分相関器1の量子化誤差は、量子化器13の量子化誤差によって決定される。さらに、リサイクリング積分相関器1が出力可能な量子化レベル数は、積分回数が系列長Mなので、量子化器13の量子化レベル数をNとすると、(N−1)・M+1となる。したがって、リサイクリング積分相関器1の量子化レベル数は、量子化器13の量子化レベル数を増大させなくても、系列長Mが長くなるに従って増大する。したがって、系列長Mの増大に伴って、アナログ積分器12の積分容量を増大させることなく、量子化レベル数を増大できる。
【0044】
また、デジタル累算器16は、2値符号系列の値a(i)毎に、量子化器13の出力値Q(i)を累算しているだけなので、相関器の後段に逐次比較型のADCを設ける場合よりも、高速に相関値を示すデジタル値Doutを出力できる。
【0045】
さらに、上記構成において、上記アナログ積分器12の出力Y(0)、および、量子化器13が出力するデジタル値Q(0)は、相関値の演算処理開始時点において、Y(0)=Q(0)・D+Zの関係を満たす方が望ましい。この場合、上式(5)および式(6)は、以下の式(7)および式(8)に示すように、
【0046】
【数4】
【0047】
となる。この結果、リサイクリング積分相関器1の量子化誤差は、Δ/|A|未満となり、上記関係が保証されない場合、すなわち、式(5)および式(6)の場合に比べて、量子化誤差を半減できる。
【0048】
〔第2の実施形態〕
以下の実施形態では、上記リサイクリング積分相関器1の具体的な構成について、図2〜図4に基づき説明する。すなわち、本実施形態に係るリサイクリング積分相関器1aでは、図2に示すように、アナログ積分器12として、スイッチドキャパシタ型のアナログ積分器12aが使用されており、量子化器13aは、アナログ積分器12aの出力信号Y(i)を3レベルに量子化する。
【0049】
具体的には、上記アナログ積分器12aは、MOSオペアンプAMP1と、MOSオペアンプAMP1の反転入力端子と出力端子との間に設けられた積分容量C1と、サンプリング期間中、アナログ入力信号に応じた電荷が蓄積されるサンプリング容量C11とを備えている。上記サンプリング容量C11の一端には、サンプリングスイッチSW11を介して、アナログ入力信号を示す電圧Vinが印加され、他端には、サンプリングスイッチSW11に連動するサンプリングスイッチSW12を介して、基準電圧Vrefが印加される。
【0050】
また、上記サンプリング容量C11のサンプリングスイッチSW11側の端部と、上記MOSオペアンプAMP1の反転入力端子との間には、スイッチSW13が設けられており、上記サンプリング容量C11のサンプリングスイッチSW12側端部と、上記MOSオペアンプAMP1の非反転入力端子との間には、上記スイッチSW13に連動するスイッチSW14が設けられている。なお、上記MOSオペアンプAMP1の非反転入力端子には、上記基準電圧Vrefが印加されている。また、上記各スイッチSW11〜SW14、あるいは、後述する他のスイッチは、例えば、MOSトランジスタや、相補構造のMOSトランジスタなどによって実現される。
【0051】
加えて、上記MOSオペアンプAMP1と、上記両スイッチSW13・SW14との間には、乗算器11aとして、マルチプレクサSW15・SW16が設けられている。なお、当該マルチプレクサSW15・SW16が特許請求の範囲に記載の第1マルチプレクサに対応し、上記サンプリング容量C11が第1サンプリング容量に対応する。
【0052】
より詳細には、マルチプレクサSW15の共通接点は、MOSオペアンプAMP1の反転入力端子に接続されており、個別接点の1つは、上記スイッチSW13に、他の個別接点は、上記スイッチSW14に接続されている。同様に、マルチプレクサSW16の共通接点は、MOSオペアンプAMP1の非反転入力端子に接続されており、各個別接点は、上記スイッチSW13またはSW14に接続されている。両マルチプレクサSW15・SW16は、上記制御信号C_PNに応じて、連動して動作しており、2値符号系列の値a(i)が”+1”の場合(制御信号C_PNが「H」レベルの場合)、スイッチSW15は、スイッチSW14と上記反転入力端子とを接続し、スイッチSW16は、スイッチSW13と上記非反転入力端子とを接続する。これとは逆に、2値符号系列の値a(i)が”−1”の場合(制御信号C_PNが「L」レベルの場合)、スイッチSW15によって、スイッチSW13と上記反転入力端子とが接続され、スイッチSW16によって、スイッチSW14と上記非反転入力端子とが接続される。
【0053】
上記各スイッチSW11〜SW14は、図4の示すタイミングで、図示しないタイミング制御回路から与えられ、サンプリングあるいは積分のタイミングを示す周期クロックである制御信号C_SP1あるいはC_IT1によって導通/遮断が制御され、マルチプレクサSW15・SW16は、タイミング制御回路からの制御信号C_PNで指示された側を選択する。
【0054】
これにより、スイッチSW11・SW12は、各サンプリング時点t(i)毎に、制御信号C_SP1の指示により導通し、アナログ入力信号を示す電圧Vinに応じた電荷がサンプリング容量C11に蓄積された後、遮断される。さらに、スイッチSW13・14は、スイッチSW11・SW12が遮断されている間に、制御信号C_IT1の指示により、導通し、サンプリング容量C11に蓄積された電荷が積分容量C1に移動した後で遮断される。また、制御信号C_PNは、上記スイッチSW13・SW14が導通する前に、2値符号系列のうち、現在の周期に対応する値a(i)を示すレベルに切り換えられる。したがって、マルチプレクサSW15・SW16は、制御信号C_PNに応じ、そのままの符号で、あるいは、符号を反転させて、サンプリング容量C11に蓄積された電荷量を積分容量C1へ印加できる。この結果、アナログ積分器12aは、アナログ入力信号x(i)と2値符号系列の値a(i)とを積和演算できる。なお、タイミング制御回路は、例えば、所定の周波数の基準クロックに従って動作する順序回路など、比較的簡単な回路で実現できる。
【0055】
一方、本実施形態に係る量子化器13aは、アナログ積分器12aの出力Y(i)、すなわち、MOSオペアンプAMP1の出力電圧を、▲1▼しきい値Vth1よりも大きいレベル、▲2▼両しきい値Vth1・Vth2の間のレベル、および、▲3▼しきい値Vth2よりも小さなレベルの3つのレベルへ量子化しており、MOSオペアンプAMP1の出力と、しきい値Vth1とを比較するMOSコンパレータ(第1の比較器)CMP1と、MOSオペアンプAMP1の出力としきい値Vth2とを比較するMOSコンパレータ(第2の比較器)CMP2とを備えている。なお、両しきい値Vth1・Vth2は、Vth1=D/2、Vth2=−D/2を満たすように設定されている。
【0056】
さらに、本実施形態に係るデジタル遅延回路14aは、MOSコンパレータCMP1の出力信号S1を遅延させるD−フリップフロップDFF1と、MOSコンパレータCMP2の出力信号S2を遅延させるD−フリップフロップDFF2と、両D−フリップフロップDFF1・DFF2の出力を論理演算して、負帰還回路15aの制御信号C_FBおよびC_SP2を生成する論理回路L1aとを備えている。また、上記負帰還回路15aは、上記アナログ積分器12aのスイッチSW11〜SW16およびサンプリング容量C11と同様に接続されたSW21〜SW26およびサンプリング容量C21とを備えている。ただし、負帰還回路15aでは、アナログ入力信号を示す電圧Vinに代えて、上述の式(3)などに示す値Dに応じて設定される電圧VLがサンプリングスイッチSW21へ印加されている。また、両スイッチSW21・SW22が制御信号C_SP2に基づいて導通/遮断し、マルチプレクサSW25・SW26が制御信号C_FBによって制御される点も異なっている。なお、当該マルチプレクサSW25・SW26が特許請求の範囲に記載の第2マルチプレクサに対応し、上記サンプリング容量C21が第2サンプリング容量に対応している。
【0057】
上記各D−フリップフロップDFF1・DFF2は、周期クロックC_LTの立ち上がり時点で入力端子Dへ印加されている値を、周期クロックC_LTが立ち下がるまでの間保持する。一方、論理回路L1aは、両D−フリップフロップDFF1・DFF2の出力信号T1・T2のいずれかが「H」レベルの場合、上記アナログ積分器12aへサンプリングを指示する制御信号C_SP1と同じタイミングの制御信号C_SP2を出力する。また、論理回路L1aは、出力信号T1が「H」レベルの間、「L」レベルの制御信号C_FBを出力し、出力信号T2が「H」レベルの間、「H」レベルの制御信号C_FBを出力する。
【0058】
上記論理回路L1aは、例えば、図3に示すように、両出力信号T1・T2の論理和(or)を算出するOR回路L11と、OR回路L11の出力と制御信号C_SP1との論理積(and)を算出して制御信号C_SP2として出力するAND回路L12とを備えている。また、論理回路L1aには、出力信号T1の否定(not)を算出するNOT回路L13と、NOT回路L13の出力と出力信号T2との論理積を算出して制御信号C_FBとして出力するAND回路L14とが設けられている。
【0059】
上記構成において、MOSオペアンプAMP1の出力電圧がしきい値Vth2を下回ると、MOSコンパレータCMP2の出力信号S2が「H」レベルへと変化する(図4のt2の時点)。さらに、周期クロックC_LTが立ち上がると(t3の時点)、D−フリップフロップDFF2は、周期クロックC_LTが立ち下がるまでの間(t3〜t7までの期間)、t3の時点における出力信号S2を出力信号T2として保持する。
【0060】
この状態では、出力信号T2が「H」レベルなので、論理回路L1aからは、アナログ入力信号Vinのサンプリングをアナログ積分器12aへ指示する制御信号C_SP1と同じタイミングで制御信号C_SP2が出力され、負帰還回路15aへ電圧VLのサンプリングが指示される。これにより、負帰還回路15aの両スイッチSW21・SW22が導通し、電圧VLに応じた電荷がサンプリング容量C21に蓄積される。
【0061】
また、この状態では、出力信号T2が「H」レベルなので、「H」レベルの制御信号C_FBが与えられる。したがって、負帰還回路15aにおいて、制御信号C_IT1が積分を示す期間(t1〜t4までの期間)に両スイッチSW23・SW24が導通すると、マルチプレクサSW25・SW26は、サンプリング容量C21のスイッチSW24側端部をMOSオペアンプAMP1の反転入力側へ接続し、サンプリング容量C21のスイッチSW23側端部をMOSオペアンプAMP1の非反転入力側へ接続する。これにより、積分容量C1のアンプ反転入力に接続された電極に蓄積された電荷量は、アナログ入力信号Vinと2値符号系列の値a(i)との積に応じた変動の他に、電荷C21・VLに応じた量だけ減少する。この結果、アナログ積分器12aの出力電圧は、電圧(C21/C1)・VL分だけ基準電圧Vrefに近づく方向に駆動される。
【0062】
これとは逆に、MOSオペアンプAMP1の出力電圧がしきい値Vth1を上回ると、周期クロックC_LTの次の立ち上がりの際、D−フリップフロップDFF1の出力信号T1が「H」レベルになるので、t3以前の期間のように、制御信号C_FBは、「L」レベルとなる。この結果、上記両スイッチSW23・SW24が導通すると、マルチプレクサSW25・SW26は、サンプリング容量C21のスイッチSW24側端部をMOSオペアンプAMP1の非反転入力側へ接続し、サンプリング容量C21のスイッチSW23側端部をMOSオペアンプAMP1の反転入力側へ接続する。この結果、積分容量C1のアンプ反転入力に接続された電極に蓄積された電荷量は、電荷C21・VLに応じた量だけ増加する。この結果、アナログ積分器12aの出力電圧は、電圧(C21/C1)・VL分だけ基準電圧Vrefに近づく方向に駆動される。
【0063】
また、MOSオペアンプAMP1の出力電圧が両しきい値Vth1・Vth2の間の場合は、周期クロックC_LTが次に立ち上がる際、両D−フリップフロップDFF1・DFF2の出力信号T1・T2が共に「L」レベルとなる(t8〜t9の期間)。この状態では、制御信号C_SP2は、「L」レベルに保たれ、負帰還回路15aのスイッチSW21・SW22は、遮断され続ける。したがって、制御信号C_IT1が「H」レベルとなり、スイッチSW23・SW24が導通しても、アナログ積分器12aの出力電圧には、電圧VLに起因する変動が発生しない。
【0064】
上記リサイクリング積分相関器1aが上記動作を繰り返せば、アナログ積分器12aの出力Y(i)は、以下の式(9)に示すように、
となる。なお、上記式(9)において、Q(i−1)は、▲1▼信号T1が「H」レベルの場合、”+1”となり、▲2▼両信号T1・T2の双方が「L」レベルの場合、”0”となり、▲3▼信号T2が「H」レベルの場合、”−1”となる。また、C1,C11,C12は、それぞれ、同じ参照符号の容量の大きさを示している。
【0065】
本実施形態では、各回路素子の値が、C11=C12、C11/C1=C21/C1=A、VL=D/A、および、Z=0を満たすように設定されている。したがって、アナログ積分器12aの出力Y(i)は、以下の式(10)に示すように、
となり、上述の式(3)と一致する。
【0066】
ここで、上記MOSコンパレータCMP1の出力信号S1は、図1に示すデジタル累算器16として動作するアップダウンカウンタ16aのアップカウント端子UPへ印加され、MOSコンパレータCMP2の出力信号S2は、ダウンカウント端子DOWNへ印加される。また、アップダウンカウンタ16aは、周期クロックC_LTに同期して動作する。これにより、アップダウンカウンタ16aのカウント値は、MOSオペアンプAMP1の出力電圧がしきい値Vth1よりも大きい場合、すなわち、周期クロックC_LTの立ち上がり時に出力信号S1が「H」レベルの場合に1増加し、上記出力電圧がしきい値Vth2よりも小さい場合、すなわち、上記立ち上がり時に出力信号S2が「H」レベルの場合に1減少する。なお、上記出力電圧が両しきい値Vth1・Vth2の間の場合は、アップダウンカウンタ16aのカウント値は変化しない。
【0067】
これにより、上記アップダウンカウンタ16aのカウント値は、ΣQ(i)となり、上述の式(6)に示すように、系列長M回だけ、累積した時点のカウント値は、アナログ入力信号と2値符号系列との相関値を量子化間隔|D/A|で量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満となる。
【0068】
なお、本実施形態では、信号T1・T2に基づいてカウント値を増加または減少させるアップダウンカウンタを用いて、相関値を示すデジタル値Doutを算出したが、同じ演算結果を算出できれば、例えば、増加分と減少分とを別々にカウントしておき、増加分を示すカウント値から減少分を示すカウント値を減算するなど、他の算出方法を用いても、同様の効果が得られる。ただし、上記各実施形態の構成では、カウント値が、そのままデジタル値になるので、より高速に演算できる。
【0069】
〔第3の実施形態〕
本実施形態では、図1に示すリサイクリング積分相関器1の他の具体例として、量子化器13bが2レベルで量子化する場合について、図5に基づき説明する。なお、本実施形態に係るリサイクリング積分相関器1bは、図2に示すリサイクリング積分相関器1aに類似しているため、同一の機能を有する部材には、同一の参照符号を付して説明を省略する。
【0070】
すなわち、本実施形態に係る量子化器13bは、MOSオペアンプAMP1の出力電圧としきい値Vth(ここでは、Vth=0とする)とを比較するMOSコンパレータ(比較器)CMPを、ただ1つ備えており、アナログ積分器12aの出力電圧をしきい値Vth以上であるか否かの2レベルで量子化している。また、図1に示すデジタル累算器16として、信号Sが「H」レベルの場合、周期クロックC_LTに同期してカウント値を1増加させるカウンタ16bが使用されている。さらに、本実施形態に係るデジタル遅延回路14bには、MOSコンパレータCMPの出力信号Sが入力されるD−フリップフロップDFFと、D−フリップフロップDFFの出力信号Tと制御信号C_SP1とに基づいて、負帰還回路15aの制御信号C_FB・C_SP2を出力する論理回路L1bとが設けられている。当該論理回路L1bは、制御信号C_SP2として、制御信号C_SP1と同じタイミングの信号を出力すると共に、出力信号Tが「H」レベルの間、制御信号C_FBを「L」レベルに、出力信号Tが「L」レベルの間、制御信号C_FBを「H」レベルに制御する。これにより、D−フリップフロップDFFの出力信号Tが「H」レベルの間、サンプリング容量C21に蓄積された電荷が、そのままの符号でアナログ積分器12aの積分容量C1へ印加され、「L」レベルの間は、符号を反転させて印加される。
【0071】
この結果、アナログ積分器12aの出力信号Y(i)は、上述の式(9)・式(10)と同様、以下の式(11)・式(12)に示すように、
となり、上述の式(3)と一致する。なお、上式(11)・式(12)において、VL=D/(2・A)、Z=−D/2であり、Q(i−1)は、▲1▼信号Tが「H」レベルの場合、”+1”となり、▲2▼信号Tが「L」レベルの場合、”0”となる。また、式(12)では、各回路素子の値を上述式(10)と同様に設定している。
【0072】
これにより、カウンタ16bのカウント値は、ΣQ(i)となり、上述の式(6)に示すように、系列長M回だけ、累積した時点のカウント値は、アナログ入力信号と2値符号系列との相関値を量子化間隔|D/A|で量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満となる。
【0073】
〔第4の実施形態〕
本実施形態では、図1に示すリサイクリング積分相関器1の他の具体例として、量子化器13をADC13cで実現した場合について、図6に基づき説明する。なお、前記の実施形態の図面に示した部材と同一の機能を有する部材については、同一の符号を付して説明を省略する。
【0074】
すなわち、上記ADC13cは、アナログ積分器12aの出力Y(i)をNレベルに量子化しており、図1に示すデジタル累算器16として、ADC13cが出力するデジタル値を累算する累算器16cが設けられている。また、デジタル遅延回路14cは、ADC13cが出力するデジタル値を遅延させる。
【0075】
さらに、本実施形態に係る負帰還回路15cには、図2に示す負帰還回路15aの構成に加えて、上記デジタル遅延回路14cの出力信号に基づいて、アナログの帰還信号Lを生成するDAC(Digital Analog Converter)51が設けられている。当該DAC51は、デジタル遅延回路14cを介して伝送されるADC13cの出力値がQ(i−1)の場合、信号レベルが”−(Q(i−1)・D+Z)/A”の帰還信号SLを生成して、図2に示す電圧VLの代わりに、スイッチSW21へ印加している。
【0076】
また、所望の符号の帰還信号SLをDAC51が直接生成しているので、本実施形態に係る負帰還回路15cでは、図2に示すマルチプレクサSW25・SW26が省略されており、スイッチSW23とMOSオペアンプAMP1の反転入力端子とが接続されると共に、スイッチSW24と非反転入力端子とが接続されている。さらに、第2の実施形態とは異なり、周期クロックC_LTの各周期において、帰還信号SLが負帰還されるので、負帰還回路15cのスイッチSW21・SW22は、アナログ積分器12aのスイッチSW11・SW12と同じく、制御信号C_SP1に基づいて導通/遮断している。
【0077】
したがって、アナログ積分器12aの出力信号Y(i)は、以下の式(13)に示すように、
となり、各回路素子の値を上述式(10)と同様に設定すると、以下の式(14)に示すように、
となって、上述の式(3)と一致する。
【0078】
この結果、系列長Mの2値符号系列全体が入力された後の時点において、上記累算器16cが出力するデジタル値Doutは、ΣQ(i)となり、上述の式(6)に示すように、アナログ入力信号と2値符号系列との相関値を量子化間隔|D/A|で量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満となる。なお、Δは、ADC13cの最大量子化誤差であり、Dは、ADC13cの量子化間隔である。
【0079】
〔第5の実施形態〕
本実施形態では、図1に示すリサイクリング積分相関器1のさらに他の具体例として、相関演算を開始する毎に、アナログ積分器12の出力が量子化器13の出力Q(0)に合わせて調整される構成について、図7に基づき説明する。なお、本実施形態では、図6に示すリサイクリング積分相関器1cにおいて、アナログ積分器12aに代えてアナログ積分器12dを使用した場合を例にして説明するが、上述あるいは後述する構成に適用した場合であっても同様の効果が得られる。
【0080】
すなわち、本実施形態に係るアナログ積分器12dでは、上記アナログ積分器12aの構成に加えて、制御信号C_DP1にて導通が指示された場合、MOSオペアンプAMP1の反転入力端子と出力端子との間を短絡するスイッチSW1が設けられており、出力端子と積分容量C1との間には、マルチプレクサSW2が設けられている。マルチプレクサSW2は、制御信号C_DP2によって制御されており、共通接点は、積分容量C1に接続されている。また、個別接点の一方は、MOSオペアンプAMP1の出力端子に接続されており、個別接点の他方には、オフセット電圧Vofsが印加されている。なお、本実施形態では、上記スイッチSW1・マルチプレクサSW2が特許請求の範囲に記載の初期化手段に対応している。
【0081】
上記構成において、リサイクリング積分相関器1dが相関演算している間、スイッチSW1は、遮断されており、マルチプレクサSW2は、出力端子側を選択している。これにより、リサイクリング積分相関器1dは、上述の各実施形態に係るリサイクリング積分相関器1(1a〜1c)と同様、何ら支障なく、相関値をデジタル値Doutとして出力できる。
【0082】
一方、相関演算が終了し、次の相関演算を開始する前に、上記スイッチSW1は導通し、マルチプレクサSW2がオフセット電圧Vofs側を選択する。これにより、MOSオペアンプAMP1の反転入力端子には、MOSオペアンプAMP1の入力オフセット電圧に拘わらず、出力電圧と上記オフセット電圧Vofsとを一致させるために必要な量の電荷が蓄積される。さらに、次の相関演算を開始する際には、例えば、スイッチSW1を遮断した後に、マルチプレクサSW2が出力端子側を選択するなどして、上記反転入力端子の電荷を維持したまま、スイッチSW1・SW2を切り換える。これにより、相関演算を開始する時点において、アナログ積分器12dの出力電圧(Y(0))と、入力オフセット電圧に拘わらず、上記オフセット電圧Vofsとを一致させることができる。
【0083】
ここで、上記オフセット電圧Vofsは、ADC13cが出力可能な整数をKとすると、Vofs=K・Dとなるように設定されている。また、相関演算を開始する時点におけるADC13cの出力Q(0)は、Kとなるように設定される。この結果、相関演算を開始する時点において、Y(0)−Q(0)・D=0が確実に成立し、上述の式(8)に示すように、リサイクリング積分相関器1dの量子化誤差は、Δ/|A|未満となり、上述のリサイクリング積分相関器1cなどの場合の半分に抑えられる。
【0084】
〔第6の実施形態〕
ところで、上述の第2〜第5の実施形態に係るリサイクリング積分相関器(1a〜1d)では、MOSオペアンプAMP1で生成された入力オフセットなどの低周波ノイズは、積分処理の過程で累積され、リサイクリング積分相関器が出力する相関値の誤差の原因となる虞れがある。
【0085】
これに対して、本実施形態では、この相関値の累積誤差を逓減するために、CDS( Correlated Double Sampling )を用いた構成について、図8および図9に基づいて説明する。なお、前記の実施形態の図面で説明した部材と同一の機能を有する部材については、同一の符号を付して説明を省略する。
【0086】
具体的には、本実施形態に係るアナログ積分器12eは、図8に示すように、MOSオペアンプAMP1と積分容量C1とに加えて、図7に示すアナログ積分器12dと同様のマルチプレクサSW2が設けられている。さらに、乗算器11aや負帰還回路15cの出力は、マルチプレクサSW3および蓄積容量C2を介して、MOSオペアンプAMP1の反転入力端子に入力される。なお、本実施形態に係る積分容量C1は、マルチプレクサSW3と蓄積容量C2との接続点(ノードP)に接続されている。また、オフセット電圧VofsやADC13cの初期値Kは、第5の実施形態と同様に設定される。
【0087】
上記マルチプレクサSW3は、上記マルチプレクサSW2と同様、制御信号C_DP3に基づいて動作しており、共通接点が上記蓄積容量C2に接続されている。さらに、個別接点の一方は、上記乗算器11aのマルチプレクサSW15と、負帰還回路15cのスイッチSW23とに接続されている。また、個別接点の他方には、基準電圧Vrefが印加される。
【0088】
さらに、MOSオペアンプAMP1の反転入力端子は、マルチプレクサSW4および容量C3を介して、出力端子に接続されている。上記マルチプレクサSW4は、制御信号C_DP4に基づいて動作しており、共通接点が容量C3に接続されている。また、個別接点の一方は、上記反転入力端子に接続され、他方には、基準電圧Vrefが印加されている。なお、本実施形態では、上記マルチプレクサSW2〜SW4、蓄積容量C2および容量C3が、特許請求の範囲に記載の初期化手段に対応している。
【0089】
上記構成では、図9に示すように、相関演算が終了し、次の相関演算が開始されるまでの期間において、制御信号C_DP3・C_DP4が「H」レベルになり、マルチプレクサSW3が基準電圧Vref側を選択し、マルチプレクサSW4が蓄積容量C2側を選択すると共に、マルチプレクサSW2がオフセット電圧Vofs側を選択する。この状態では、上記各要因に起因するノイズが電荷として蓄積容量C2に蓄積される。
【0090】
さらに、制御信号C_DP4が「L」へ変化した後、制御信号C_DP3が「L」レベルへ変化する。これにより、蓄積容量C2に蓄積された電荷を移動することなく、各マルチプレクサSW2〜SW4が切り換えられ、ノードPでの電位が基準電圧Vrefのまま保たれる。
【0091】
このように、相関演算の開始毎にCDSを起動することで、リサイクリング積分相関器1eは、ノイズによる悪影響を受けることなく、相関演算を行うことができる。この結果、第5の実施形態よりも、相関演算の精度をさらに向上できるという効果を奏する。
【0092】
〔第7の実施形態〕
ところで、上記第2〜第6の実施形態では、アナログ積分器12a・12d・12eに、シングルエンドの差動増幅器(MOSオペアンプAMP1)を使用する場合を例にして説明したが、入力信号と出力信号との双方が差動信号であるフル差動増幅器( fully differential amplifier )を使用することもできる。なお、いずれの実施形態を適用した場合でも同様の効果が得られるが、以下では、第3の実施形態に適用した場合を例にして説明する。
【0093】
すなわち、図10に示すように、本実施形態に係るリサイクリング積分相関器1fでは、アナログ入力信号x(i)が、正側の入力信号Vipと負側の入力信号Vimとの対からなる差動信号(Vip−Vim)として与えられており、アナログ積分器12fがフル差動回路で構成されている。
【0094】
具体的には、アナログ積分器12fは、フル差動増幅器AMP31と、フル差動増幅器AMP31の非反転出力端子と反転入力端子との間に設けられた積分容量C31pと、反転出力端子と非反転入力端子との間に設けられた積分容量C31mと、反転入力端子に対応するサンプリング容量C41pと、非反転入力端子に対応するサンプリング容量C41mとを備えている。なお、アナログ積分器12fの反転出力端子は、MOSコンパレータCMPの非反転入力端子に接続され、アナログ積分器12fの非反転出力端子は、MOSコンパレータCMPの反転入力端子に接続されている。これにより、MOSコンパレータCMPは、アナログ積分器12fの非反転出力が反転出力を上回った場合に、「H」レベルの信号Q(i)を出力する。
【0095】
さらに、上記サンプリング容量C41pと上記反転入力端子との間には、積分を示す制御信号C_ITが印加されている間、導通し、残余の間遮断されるスイッチSW41pが設けられており、サンプリング容量C41pの出力側(反転入力端子側)には、制御信号C_SPがサンプリングを示している間、導通して、基準電圧Vrefを印加するスイッチSW42pが接続されている。
【0096】
一方、サンプリング容量C41pの入力側には、2値符号系列の値a(i)が”+1”の場合のサンプリングを示す、制御信号C_SPpが印加された場合に導通して、上記正側の入力信号Vipを印加するスイッチSW43pと、”−1”の場合のサンプリングを示す制御信号C_SPmが印加された場合に導通して、上記負側の入力信号Vimを印加するスイッチSW44pとが接続されている。
【0097】
なお、上記積分容量C31p・C31mが、特許請求の範囲に記載の反転側および非反転側積分容量にそれぞれ対応し、サンプリング容量C41p・C41mが反転側および非反転側サンプリング容量に対応している。また、スイッチSW41p・SW41mが反転側および非反転側第1スイッチに、スイッチSW42p・SW42mが反転側および非反転側第2スイッチに、それぞれ対応している。
【0098】
上記制御信号C_SPpは、例えば、図11に示すように、制御信号C_PNと制御信号C_SPとの論理積を算出するAND回路L21によって生成される。また、制御信号C_SPmは、制御信号C_PNの否定を演算するNOT回路L22の出力と、上記制御信号C_SPとの論理積を算出するAND回路L23によって生成される。
【0099】
また、本実施形態では、図5に示す電圧VLも差動信号(VLp−VLm)で与えられており、差動信号(VLp−VLm)を上記制御信号C_ITが積分を示している間に印加することによって、差動信号(VLp−VLm)と、差動信号(Vip−Vim)との間で、上記サンプリング容量C41pおよびC41mを共用している。
【0100】
具体的には、サンプリング容量C41pの入力側には、D−フリップフロップDFFの出力信号Tが「H」レベルの場合の積分を示す、制御信号C_Apが印加された場合に導通し、正の帰還電圧VLpを印加するスイッチSW45pと、出力信号Tが「L」レベルの場合の積分を示す、制御信号C_Amが印加された場合に導通し、負の帰還電圧VLmを印加するスイッチSW46pとが接続されている。
【0101】
上記制御信号C_Apは、例えば、図12に示すように、上記出力信号Tと制御信号C_ITとの論理積を算出するAND回路L31によって生成される。また、制御信号C_Amは、上記出力信号Tの否定を演算するNOT回路L32の出力と、上記制御信号C_ITとの論理積を算出するAND回路L33によって生成される。
【0102】
なお、反転入力側と同様に、非反転入力側のサンプリング容量C41mに関しては、上記スイッチSW41p〜SW46pと同様のスイッチSW41m〜SW46mが設けられている。ただし、両サンプリング容量C41p・C41mへ逆極性の信号を印加するために、制御信号C_SPpに応じて導通するスイッチSW43mには、負側の入力信号Vimが印加され、スイッチSW44mには、正側の入力信号Vipが印加される。また、制御信号C_Apに応じて導通するスイッチSW45mには、負の帰還電圧VLmが印加され、スイッチSW46mには、正の帰還電圧VLpが印加される。
【0103】
なお、本実施形態では、スイッチSW43p〜SW44mが乗算器11fであり、スイッチSW45p〜SW46mが負帰還回路15fである。また、スイッチSW41pおよびSW41mが、特許請求の範囲に記載の反転側および非反転側第1スイッチに対応し、スイッチSW42pおよびSW42mが反転側および非反転側第2スイッチに対応している。
【0104】
上記構成によれば、2値符号系列の値a(i)が”+1”、すなわち、制御信号C_PNが「H」レベルの場合、制御信号C_SPが「H」レベルの間(図13に示すt21〜t22までの期間)、スイッチSW42p・SW42m・SW43p・SW43mが導通し、残余のスイッチSW41p・SW41m・SW44p〜SW46mが遮断される。これにより、サンプリング容量C41pの両端には、電圧Vip−Vrefが印加され、サンプリング容量C41mの両端には、電圧Vim−Vrefが印加される。これにより、入力信号Vipがサンプリング容量C41pにサンプリングされ、入力信号Vimがサンプリング容量C41mにサンプリングされる。これとは逆に、制御信号C_PNが「L」レベルの場合は、制御信号C_SPが「H」レベルの期間に、入力信号Vipがサンプリング容量C41mにサンプリングされ、入力信号Vimがサンプリング容量C41pにサンプリングされる。なお、上記構成では、制御信号C_PNが確定するまで、各スイッチSW43p〜SW44mの導通/遮断が決められない。したがって、制御信号C_SPのタイミングは、制御信号C_PNが確定した後で「H」レベルとなるように設定されている。
【0105】
t22の時点で、制御信号C_SPが「L」レベルになると、上記各スイッチSW41p〜SW46mが遮断される。その後、t23〜t24の期間において、制御信号C_ITが「H」レベルになると、スイッチSW41p・SW41mが導通する。さらに、この期間中、上記制御信号C_Apが「H」レベルであれば、スイッチSW45p・スイッチSW46pが導通する。これにより、正の帰還電圧VLpは、サンプリング容量C41pを介して、MOSオペアンプAMP31の反転入力端子へ印加され、負の帰還電圧VLmは、サンプリング容量C41mを介して、MOSオペアンプAMP31の非反転入力端子へ印加される。なお、この場合、残余のスイッチSW42p〜SW44m・SW45m・SW46mは、遮断されている。なお、これとは逆に、制御信号C_Amが「H」レベルの場合は、制御信号C_ITが「H」レベルの期間に、負の帰還電圧VLmがサンプリング容量C41pの入力側に印加され、正の帰還電圧VLpがサンプリング容量C41mの入力側に印加される。
【0106】
ここで、例えば、t23の時点など、制御信号C_ITが「H」レベルに変化する時点では、スイッチSW42p・SW42mが遮断されているので、サンプリング容量C41pに蓄積された電荷量と積分容量C31pに蓄積された電荷量の合計、並びに、サンプリング容量C41mに蓄積された電荷量と積分容量C31mに蓄積された電荷量の合計は変化しない。
【0107】
したがって、各回路素子の値を、C41p=C41m、A=C41p/C31p=C41m/C31mと設定すると、積分出力Y(i)=Yp(i)−Ym(i)は、以下の式(15)に示すように、
となる。なお、上記式(15)において、Q(i−1)は、Y(i−1)≧0のとき、”1”となり、Y(i−1)<0のとき、”0”となる関数である。また、各容量C31p〜41mの大きさを同じ参照符号で示している。
【0108】
ここで、電圧VLp・VLmの値は、上述の第3の実施形態と同様に、2・A・(VLp−VLm)=D、かつ、Z=0となるように設定されており、Vip(i)−Vim(i)=x(i)である。したがって、積分出力Y(i)は、以下の式(16)に示すように、
となり、上述の式(3)と一致する。
【0109】
したがって、上述の第3の実施形態と同様に、系列長M回だけ、累積した時点のカウンタ16bのカウント値は、アナログ入力信号と2値符号系列との相関値を量子化間隔|D/A|で量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満となる。
【0110】
さらに、本実施形態では、アナログ入力信号x(i)が差動信号で与えられ、アナログ積分器12fも信号Y(i)を差動信号で出力している。この結果、単一の電圧信号で入出力する場合に比べて、S/N比を向上させることができ、リサイクリング積分相関器1fの演算精度をさらに向上できる。
【0111】
また、本実施形態に係るリサイクリング積分相関器1fでは、積分を示す期間に、両サンプリング容量C41p・C41mへ帰還電圧VLp・VLmを印加している。これにより、負帰還分を積分する経路と、入力信号x(i)・a(i)を積分する経路とで、サンプリング容量C41p・C41mが共用される。この結果、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できる。
【0112】
ここで、他の実施形態のように、負帰還分を積分する経路と、入力信号x(i)・a(i)を積分する経路とで容量を共用しない場合、素子製造上のバラツキによって、C11/C1=Aと、C21/C1=A’とが一致しないと、上述の式(10)は、以下の式(17)に示すように、
となる。また、式(6)に対応する量子化の式は、以下の式(18)のように、
【0113】
【数5】
【0114】
となり、量子化間隔は、|(A’/A2 )・D|となってしまう。したがって、上記両経路で容量を共有しない場合、量子化間隔は、製造上のバラツキの影響を受ける虞れがある。
【0115】
これに対して、本実施形態では、上記両経路で容量が共用されている。この結果、A=A’が常に保証され、製造上のバラツキに拘わらず、量子化間隔を|D/A|、すなわち、|2・VL|(=2・|Vip−Vim|)に保つことができる。
【0116】
〔第8の実施形態〕
本実施形態では、上述または後述する各実施形態に係るリサイクリング積分相関器1(1a〜1h;復号装置21・31)を用いて、さらに、相関演算の精度を算出する構成について、図14に基づいて説明する。なお、図14では、図1に示すリサイクリング積分相関器1を使用した場合について説明する。
【0117】
本実施形態に係るリサイクリング積分相関器1の動作は、リサイクリング積分相関器1のDCオフセットを測定するキャリブレーションモードと、測定されたDCオフセットを補償しながら相関演算する相関演算モードとに分けられており、特許請求の範囲に記載の測定手段およびオフセット補償手段として、アナログ入力信号x(i)と基準電圧Vrefとの一方を選択して、リサイクリング積分相関器1に入力するマルチプレクサ2と、DCオフセットを記憶するデジタルメモリ3と、リサイクリング積分相関器1の出力Doutからデジタルメモリ3の出力を減算して相関出力を出力するデジタル減算器4と、キャリブレーションモードであるか否かに応じて、上記出力Doutをデジタルメモリ3またはデジタル減算器4へ出力するマルチプレクサ5とを備えている。
【0118】
キャリブレーションモードでは、マルチプレクサ2により基準電圧Vrefをリサイクリング積分相関器1の入力信号とした状態で、リサイクリング積分相関器1が相関値を演算し、その出力値がマルチプレクサ5を介してデジタルメモリ3に蓄積される。ここで、入力が基準電圧Vrefの場合の相関値は、理論的には、”0”であるので、キャリブレーションモードにおけるリサイクリング積分相関器1の出力は、リサイクリング積分相関器1のDCオフセットとみなすことができる。
【0119】
次に、相関演算モードに移る。このモードでは、マルチプレクサ2は、アナログ入力信号x(i)をリサイクリング積分相関器1へ入力するように切り換えられ、マルチプレクサ5は、リサイクリング積分相関器1の出力Doutをデジタル減算器4へ導くように切り換えられる。この状態では、デジタル減算器4は、リサイクリング積分相関器1の出力Doutから、デジタルメモリ3に記憶されたDCオフセットの値を減算して、相関出力として出力する。これにより、リサイクリング積分相関器1のDCオフセットが補償され、さらに、精度の高い相関出力を得ることができる。
【0120】
なお、キャリブレーションモードにおける入力信号a(i)、x(i)は、理論的に相関値を算出可能な信号であれば、どのような信号であってもよい。この場合は、実際に算出された出力Doutから、理論的に算出した出力Doutを引いた値がDCオフセットとなる。ただし、入力信号a(i)を示す電圧が基準電圧Vrefであれば、理論的な相関値が”0”なので、実際に算出された出力Dout自体がDCオフセットとなる。したがって、他の入力信号を用いた場合に比べて容易にDCオフセットを算出できる。
【0121】
〔第9の実施形態〕
ところで、上記第8の実施形態では、リサイクリング積分相関器の後段にデジタル減算器を設けて、キャリブレーションモードで測定したDCオフセットを補償しているが、測定されたDCオフセットに基づいて、相関演算モードの開始時にデジタル累算器の初期値を調整しても同様の効果を得ることができる。
【0122】
すなわち、図15に示すように、本実施形態では、図14に示すデジタル減算器4に代えて、デジタルメモリ3に記憶されたDCオフセットの値を符号反転して、デジタル累算器16へ与える符号反転回路(初期値設定回路)6が設けられている。
【0123】
当該構成では、第8の実施形態と同様に、キャリブレーションモードにおいて、リサイクリング積分相関器1のDCオフセットが測定され、デジタルメモリ3に記憶される。さらに、相関演算モードを開始する際、符号反転回路6は、デジタルメモリ3に記憶されたDCオフセットの値を読み出し、この値を符号反転した値で、リサイクリング積分相関器1のデジタル累算器16を初期化する。これにより、リサイクリング積分相関器1のDCオフセットが補償され、第8の実施形態と同様に、さらに精度の高い相関出力を得ることができる。また、この場合は、マルチプレクサ5の出力が相関値を示すインデックスとなるので、マルチプレクサ5の後段にデジタル減算器4を設ける場合に比べて、演算速度を向上できる。
【0124】
なお、第5および第6の実施形態のようにデジタル累算器16(16c)がQ(0)=Kとなるように初期化される構成に、上記符号反転回路6を適用した場合、デジタル累算器16(16c)は、デジタルメモリ3に格納された値をOとすると、K−Oに初期化される。この場合は、DCオフセットを補償できるだけではなく、量子化誤差が半減されるので、さらに演算精度を向上できる。
【0125】
〔第10の実施形態〕
上記各実施形態では、入力信号x(i)がアナログ信号の場合を例にして説明したが、本実施形態では、デジタル信号と符号系列a(i)との相関を算出する場合について説明する。
【0126】
すなわち、本実施形態では、上記あるいは後述する各実施形態のいずれかに記載のリサイクリング積分相関器1(1a〜1h)へ、入力信号x(i)として、デジタル信号が入力されている。ここで、デジタル信号であっても、信号を伝える物理量(例えば電圧)自体は、アナログ値を取る。したがって、図17に示すように、例えば、2値の時系列のデジタル信号d(i)、あるいは、当該デジタル信号d(i)が伝送路の影響で歪んだ信号dd(i)などのデジタル信号を、アナログ信号と見なして入力することによって、リサイクリング積分相関器1(1a〜1h)は、符号系列a(i)とデジタル信号との相関値を算出できる。
【0127】
〔第11の実施形態〕
ところで、上記各実施形態では、符号系列の値a(i)が2値の場合を例にして説明したが、本実施形態では、符号系列の値a(i)が多値の場合について図18に基づき説明する。
【0128】
すなわち、本実施形態に係るリサイクリング積分相関器1gでは、図1に示す乗算器11として、多値の系列の値a(i)と、入力信号x(i)とを乗算する乗算器11gが設けられている。ここで、上述の式(6)は、乗算器11gの係数が多値の場合であっても成立する。したがって、デジタル累算器16が出力するデジタル値ΣQ(i)は、入力信号と多値符号系列とのアナログ相関値Σa(i)・x(i)を量子化した値のインデックスとなり、量子化誤差は、2・Δ/|A|未満に抑えられる。また、ΣQ(i)は、(N−1)・M+1個の値を取り、量子化間隔は、D/|A|である。
【0129】
さらに、第1の実施形態と同様に、リサイクリング積分相関器1gは、負帰還ループを有しているので、アナログ積分器12の出力信号Y(i)は、入力信号x(i)と符号系列の値a(i)とを積和演算した値〔Y(i−1)+A・a(i)・x(i)〕を出力する構成に比べて、出力信号の大きさ(絶対値)が小さくなっている。したがって、アナログ積分器12の出力の飽和を防止するために必要な積分容量の大きさを削減できる。この結果、符号系列の系列長Mが、例えば128以上と長くなっても、アナログ積分器12の消費電力を増大させることなく、演算速度を向上できる。
【0130】
〔第12の実施形態〕
本実施形態では、第11の実施形態の具体的な構成例について、図19に基づき説明する。なお、乗算器11gは、上述の各実施形態のいずれの構成と組み合わせることもできるが、以下では、図2に示すリサイクリング積分相関器1aと同様、量子化器13が3値に量子化する構成と組み合わせた場合について説明する。
【0131】
すなわち、本実施形態に係るリサイクリング積分相関器1hでは、図2に示す各部材C11・SW11〜SW16が、符号系列の係数値に対応する数、より詳細には、係数値が取り得る”0”以外の絶対値の個数に対応する数だけ設けられている。図19に示す例では、多値の符号系列の値a(i)が、”−2”、”−1”、”0”、”1”、”2”のいずれかであり、絶対値は、”0”を除くと、”2”、”1”の2個なので、部材C11x・SW11x〜SW16xと部材C11y・SW11y〜SW16yとのように、2系統設けられている。
【0132】
さらに、各系統のサンプリング容量C11x・C11yの容量値は、絶対値に応じて設定されており、サンプリングスイッチSW11x・SW12x(SW11y・SW12y)は、それぞれ、制御信号C_SP1x(C_SP1y)で制御されている。各制御信号C_SP1x(C_SP1y)は、図4などに示す制御信号C_SP1と同様の波形であるが、値a(i)の絶対値に対応する系統の制御信号C_SP1x(C_SP1y)のみが導通を指示する。
【0133】
図19の例では、各部材C11x・SW11x〜SW16xが絶対値”1”に対応し、各部材C11y・SW11y〜SW16yが絶対値”2”に対応している。したがって、制御信号C_SP1xは、係数を示す値a(i)が”+1”または”−1”のとき、「H」レベルとなり、制御信号C_SP1yは、係数を示す値a(i)が”+2”または”−2”のとき、「H」レベルとなる。また、サンプリング容量C11xおよびC11yの値は、C11y=2・C11xとなるように設定される。
【0134】
また、制御信号C_PNは、値a(i)の正負に応じて変更され、値a(i)が”+2”、”+1”または”0”のとき、「H」レベルとなり、”−2”または”−1”のとき、「L」レベルとなる。
【0135】
上記構成では、入力信号x(i)は、多値の符号系列の値a(i)を乗じた後、積分される。これにより、多値の符号系列と入力信号との相関値を算出可能なリサイクリング積分相関器1hを、比較的消費電力の少ないスイッチドキャパシタ型のアナログ積分器12aを用いて実現できる。
【0136】
〔第13の実施形態〕
本実施形態では、上記各実施形態のリサイクリング積分相関器1(1a〜1h)を備え、復調および逆拡散を行う復調装置について、図20に基づき説明する。なお、図20では、図1に示すリサイクリング積分相関器1を用いた場合を例示している。
【0137】
すなわち、本実施形態に係る復調装置21には、チップレートfcの拡散符号系列a(i)で拡散されたベースバンド信号によって、周波数frの搬送波(キャリア)をデジタル変調した信号、あるいは、当該信号が伝送路を通って歪みを受けた信号が、入力信号x(t)として入力され、復調装置21は、当該入力信号x(t)をベースバンド信号に復調できる。
【0138】
具体的には、復調装置21は、図1に示すリサイクリング積分相関器1に加えて、キャリア周波数frの正弦波を発生する局部信号発信器22と、上記入力信号x(t)と局部信号発信器22の出力とを乗算する乗算器23と、乗算器23の出力を積分するアナログ積分器24と、アナログ積分器24の出力をサンプリングして、上記リサイクリング積分相関器1へ出力するサンプラー25とを備えている。
【0139】
当該構成では、被変調信号である入力信号x(t)は、キャリア周波数frの正弦波と乗算された後、アナログ積分器24により積分される。これにより、被変調信号が復調され、ベースバンド信号を拡散した信号(拡散信号)が生成される。さらに、当該信号は、リサイクリング積分相関器1により逆拡散され、ベースバンド信号が復調される。ここで、リサイクリング積分相関器1は、上述したように、消費電力が少ないにも拘らず、直接デジタル値を出力できる。したがって、低消費電力で、上記被変調信号からベースバンド信号を復調可能な復調装置21を実現できる。
【0140】
〔第14の実施形態〕
ところで、上記第13の実施形態では、被変調信号を拡散信号に復調した後で逆拡散している。これに対して、本実施形態では、図21に基づき、復調と逆拡散とを同時に行うことができる復調装置(相関器)31について説明する。
【0141】
すなわち、本実施形態に係る復調装置31は、図1に示す各部材13〜16に加えて、乗算器11と同様の乗算器32と、アナログ積分器12と同様のアナログ積分器33とを備えている。さらに、サンプリング周波数fsで被変調信号x(t)をサンプリングして、乗算器32へ入力するサンプラー34と、乗算器32の係数として、符号系列の値a(i)とキャリア周波数正弦波のサンプリング値との積を出力する係数出力回路35とが設けられている。
【0142】
ここで、上記被変調信号x(t)では、キャリア周波数frと、符号系列のチップレートfcとの間には、fc=M・frの関係がある。また、キャリア周波数frと、サンプラー34のサンプリング周波数(速度)fsとの間には、fs=N・frの関係がある。したがって、係数出力回路35の出力値は、関数to_Int(x)が実数xを超えない最大の整数、kがサンプリング周波数fsで増加する任意の整数を意味しているとすると、sin(2π・k/N)・a(to_Int(k/(M・N)))となる。
【0143】
また、to_Int(k/(M・N))が、k/(M・N)を超えない最大の整数なので、符号系列の値a(i)の取り得る値がE個とすると、係数出力回路35の出力値は、たかだか、E・N個の値しか取らない。したがって、第11および第12の実施形態と同様、多値係数とアナログ値とを乗算する乗算器で、乗算器32を実現できる。
【0144】
本実施形態に係る復調装置31では、乗算器32が、符号系列の値a(i)とキャリア周波数正弦波のサンプリング値との積を被変調信号x(t)に乗算し、アナログ積分器33以降の回路が、乗算結果を積分する。この結果、第13の実施形態に係る復調装置21と同様に、被変調信号x(t)をベースバンド信号に復調できる。また、第1の実施形態と同様に、負帰還回路15などにより負帰還ループが形成されているので、復調装置31は、消費電力が少ないにも拘らず、ベースバンド信号を直接デジタル値として出力できる。
【0145】
さらに、本実施形態では、復調装置21の乗算器23と乗算器11とが乗算器32にまとめられており、アナログ積分器24とアナログ積分器12とが、アナログ積分器33にまとめられているので、回路の構成を簡略化できる。加えて、ベースバンドへの周波数変換も負帰還ループ中に含まれており、周波数変換と逆拡散とが同時に行われるので、量子化精度を向上できる。
【0146】
なお、クロック信号CLK2は、量子化器13・デジタル累算器16・デジタル遅延回路14・負帰還回路15・アナログ積分器12などを制御するクロック信号であり、サンプラー34などを制御する周波数fsのクロック信号CLK1と同一周波数に設定してもよいし、独立した周波数に設定してもよい。
【0147】
【発明の効果】
本発明に係る相関器は、以上のように、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、アナログ信号および符号系列の乗算結果と、上記負帰還器が出力する負帰還信号との和を積分する構成である。
【0148】
上記の構成では、比較的低解像度の量子化器と負帰還器とによって負帰還ループが構成されているので、符号系列の系列長が長くなった場合でも、積分値を蓄積する積分容量の大きさを増大することなく、アナログ積分器の出力の飽和を防止できる。この結果、消費電力の小さな相関器を実現できるという効果を奏する。また、相関器の後に高解像度のAD変換器を設けることなく、上記相関値を示すデジタル値を出力できるので、簡単な回路で高精度な相関器を実現できるという効果を併せて奏する。
【0149】
また、本発明に係る相関器は、以上のように、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分する構成である。
【0150】
当該構成では、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算し、デジタル累算器が、乗算器の出力を積分した値をデジタル値で出力する。これにより、上記被変調信号をベースバンド信号に復号できる。さらに、上述の相関器と同様に、量子化器と負帰還器とによって負帰還ループが構成されているので、アナログ積分器の出力の飽和を防止できる。加えて、被変調信号からベースバンドへの周波数変換も、上記負帰還ループ内に含まれているので、周波数変換と逆拡散とを同時に行うことができ、量子化誤差を削減できる。これらの結果、構成が簡略で、消費電力が少なく、しかも、被変調信号からベースバンド信号へ復号可能な相関器を実現できるという効果を奏する。
【0151】
本発明に係る相関器は、以上のように、上記各構成において、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えている構成である。
【0152】
上記構成によれば、相関演算を開始する前の時点において、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致する。したがって、両者が異なる場合に比べて、相関器の最大量子化誤差を半減でき、さらに演算精度を向上できるという効果を奏する。
【0153】
本発明に係る相関器は、以上のように、上記構成において、上記初期化手段は、相関ダブルサンプリング動作によって、上記アナログ積分器の積分値を調整して、当該アナログ積分器のDCオフセットおよび低周波ノイズをキャンセルする構成である。
【0154】
上記構成によれば、上記初期化手段が、相関ダブルサンプリング動作によって、上記アナログ積分器の出力を所定の値に設定し、低周波ノイズをキャンセルするので、さらに、演算精度を向上できるという効果を奏する。
【0155】
本発明に係る相関器は、以上のように、上記各構成において、上記入力信号を積分する経路と、上記負帰還信号を積分する経路とが、サンプリング容量を共用している構成である。
【0156】
上記構成によれば、両経路間でサンプリング容量が共用されているので、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できるという効果を奏する。さらに、両経路のサンプリング容量の大きさが必ず一致するので、両者の相違に起因する演算誤差を削減でき、さらに演算精度を向上できるという効果を併せて奏する。
【0157】
本発明に係る相関器は、以上のように、上記各構成において、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えている構成である。
【0158】
上記構成によれば、実際に使用している相関器に固有のオフセット誤差がキャンセルされるので、演算精度を向上できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すものであり、リサイクリング積分相関器の要部構成を示すブロック図である。
【図2】本実施形態の他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図3】上記リサイクリング積分相関器に設けられた論理回路の構成例を示す回路図である。
【図4】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図5】本発明の他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図6】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図7】本発明のまた別の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図8】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図9】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図10】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図11】上記リサイクリング積分相関器に設けられた制御回路の構成例を示す回路図である。
【図12】上記リサイクリング積分相関器に設けられた論理回路の構成例を示す回路図である。
【図13】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図14】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器にオフセット補償回路を加えた装置の要部構成を示すブロック図である。
【図15】本発明のまた別の実施形態を示すものであり、リサイクリング積分相関器にオフセット補償回路を加えた装置の要部構成を示すブロック図である。
【図16】従来技術を示すものであり、相関器の要部構成を示す回路図である。
【図17】本発明の他の実施形態を説明するものであり、アナログ信号と見なして入力されるデジタル信号を示す波形図である。
【図18】本発明のさらに他の実施形態を示すものであり、符号系列の値が多値の場合のリサイクリング積分相関器の要部構成を示すブロック図である。
【図19】本発明の別の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図20】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器を備え、被変調信号を復号する復号装置の要部構成を示すブロック図である。
【図21】本発明のまた別の実施形態を示すものであり、復号装置の要部構成を示すブロック図である。
【符号の説明】
1・1a〜1h リサイクリング積分相関器(相関器)
3 デジタルメモリ(測定手段)
4 デジタル減算器(オフセット補償手段;減算器)
6 符号反転回路(オフセット補償手段;初期値設定回路)
11・11a・11f・11g・11h・32 乗算器
12・12a・12d〜12f・33 アナログ積分器
13・13a・13b 量子化器
13c ADC(量子化器;AD変換器)
15 負帰還回路(負帰還器)
16 デジタル累算器
16a アップダウンカウンタ(デジタル累算器)
16b カウンタ(デジタル累算器)
21・31 復調装置(相関器)
51 DAC(負帰還器;DA変換器)
AMP31 フル差動増幅器(全差動型の増幅器)
C1 積分容量
C2 積分容量(初期化手段)
C3 容量(初期化手段)
C11 サンプリング容量(第1サンプリング容量)
C21 サンプリング容量(第2サンプリング容量)
C31p 積分容量(反転側積分容量)
C31m 積分容量(非反転側積分容量)
C41p サンプリング容量(反転側サンプリング容量)
C41m サンプリング容量(非反転側サンプリング容量)
CMP MOSコンパレータ(比較器)
CMP1 MOSコンパレータ(第1の比較器)
CMP2 MOSコンパレータ(第2の比較器)
SW1 スイッチ(初期化手段)
SW2 マルチプレクサ(初期化手段;マルチプレクサ)
SW3・SW4 マルチプレクサ(初期化手段)
SW15・SW16 マルチプレクサ(第1マルチプレクサ)
SW25・SW26 マルチプレクサ(第2マルチプレクサ)
SW41p スイッチ(反転側第1スイッチ)
SW41m スイッチ(非反転側第1スイッチ)
SW42p スイッチ(反転側第2スイッチ)
SW42m スイッチ(非反転側第2スイッチ)
Claims (17)
- 入力信号と符号系列との時間的相関値を算出する相関器であって、
入力信号へ、符号系列に応じた値を乗算する乗算器と、
アナログ積分器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えていることを特徴とする相関器。 - アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、
さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えていることを特徴とする相関器。 - 上記アナログ積分器は、入出力間に配され、積分値に応じた電荷が蓄積される積分容量を備え、
上記初期化手段は、初期化の際に、上記積分容量を短絡するスイッチと、初期化の際は、上記積分容量の出力側へ所定のオフセット電圧を印加し、相関演算の際には、上記積分容量の出力側と上記アナログ積分器の出力とを接続するマルチプレクサとを備えていることを特徴とする請求項1または2記載の相関器。 - 入力信号と符号系列との時間的相関値を算出する相関器であって、
入力信号へ、符号系列に応じた値を乗算する乗算器と、
アナログ積分器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、
上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えていることを特徴とする相関器。 - アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、
さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、
上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えていることを特徴とする相関器。 - 上記測定手段は、測定されたオフセット誤差をデジタル値として記憶するデジタルメモリを備え、
上記オフセット補償手段は、相関演算の際、上記相関器の出力から、上記デジタルメモリに記憶されたデジタル値を減算して、オフセット誤差をキャンセルする減算器を備えていることを特徴とする請求項4または5記載の相関器。 - 上記測定手段は、測定されたオフセット誤差をデジタル値として記憶するデジタルメモリを備え、
上記オフセット補償手段は、相関演算の開始時における上記デジタル累算器の初期値を、上記デジタル値の分だけ、上記オフセット誤差をキャンセルする方向へシフトする初期値設定回路を備えていることを特徴とする請求項4または5記載の相関器。 - 上記入力信号は、アナログ入力信号であることを特徴とする請求項1〜7のいずれか1項に記載の相関器。
- 上記入力信号は、デジタル入力信号であることを特徴とする請求項1〜7のいずれか1項に記載の相関器。
- 上記符号系列は、多値の符号系列であることを特徴とする請求項1〜7のいずれか1項に記載の相関器。
- 上記符号系列は、2値の符号系列であることを特徴とする請求項1〜7のいずれか1項に記載の相関器。
- 上記符号系列は、2値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第1サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第1サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ 接続する端部を、上記符号系列の値に応じて選択する第1マルチプレクサであることを特徴とする請求項1記載の相関器。 - 上記量子化器は、所定の範囲の上側と範囲内と下側との3値に上記積分値を量子化し、
上記負帰還回路は、上側の場合、上記積分値を減少させ、下側の場合、上記積分値を増加させると共に、
上記デジタル累算器は、上側の回数から下側の回数を引いた値を上記相関値として出力することを特徴とする請求項1〜7のいずれか1項に記載の相関器。 - 上記符号系列は、2値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第1サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第1サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ接続する端部を、上記符号系列の値に応じて選択する第1マルチプレクサであり、
上記量子化器は、所定の範囲の上端と上記積分値とを比較する第1の比較器と、上記範囲の下端と上記積分値とを比較する第2の比較器とを備え、
上記デジタル累算器は、上記第1の比較器が上側と判定した場合、カウント値を増加させ、上記第2の比較器が下側と判定した場合、カウント値を減少させるアップダウンカウンタであり、
上記負帰還器は、上側または下側と判定された場合、サンプリング期間中に、シフト量に応じた電圧が両端に印加される第2サンプリング容量と、
第2サンプリング容量の両端のうち、上記積分容量へ接続する端部を、上側か下側かに応じて選択して、上側の場合、上記積分値を減少させ、下側の場合、上記積分値を増加させる第2マルチプレクサとを備えていることを特徴とする請求項1記載の相関器。 - 上記量子化器は、上記積分値を所定のしきい値よりも、上側と下側との2値に量子化し、
上記負帰還器は、上側の場合、所定のシフト量だけ、上記積分値を減少させる信号を出力し、下側の場合、上記シフト量だけ、上記積分値を増加させる信号を出力すると共に、
上記デジタル累算器は、上側の回数を上記相関値として出力することを特徴とする請求項1〜7のいずれか1項に記載の相関器。 - 上記符号系列は、2値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第1サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第1サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ接続する端部を、上記符号系列の値に応じて選択する第1マルチプレクサであり、
上記量子化器は、所定のしきい値と上記積分値とを比較する比較器を備え、
上記デジタル累算器は、上記比較器が上記しきい値より上と判定した場合、カウント値を増加させるカウンタを含み、
上記負帰還器は、サンプリング期間中に、上記シフト量に応じた電圧が両端に印加される第2サンプリング容量と、第2サンプリング容量の両端のうち、上記積分容量へ接続する端部を、上記しきい値より上か下かに応じて選択して、上側の場合、所定のシフト量だけ、上記積分値を減少させ、下側の場合、上記シフト量だけ、上記積分値を増加させる第2マルチプレクサとを備えていることを特徴とする請求項1記載の相関器。 - 上記量子化器は、4以上のレベル数に量子化するAD変換器であり、
上記デジタル累算器は、上記量子化器の出力を加算するデジタル加算器であり、
上記負帰還器は、上記AD変換器が出力するデジタル値を極性の反転したアナログ値に変換するDA変換器であることを特徴とする請求項1〜7のいずれか1項に記載の相関器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000050148A JP3730076B2 (ja) | 1999-03-01 | 2000-02-25 | 相関器 |
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/259,281 US6493404B1 (en) | 1999-03-01 | 1999-03-01 | Recycling integrator correlator |
JP14844599 | 1999-05-27 | ||
JP09/499631 | 1999-05-27 | ||
JP09/259281 | 1999-05-27 | ||
JP11-148445 | 1999-05-27 | ||
US09/499,631 US6697444B1 (en) | 1999-03-01 | 2000-02-08 | Recycling integrator correlator |
JP2000050148A JP3730076B2 (ja) | 1999-03-01 | 2000-02-25 | 相関器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001044891A JP2001044891A (ja) | 2001-02-16 |
JP3730076B2 true JP3730076B2 (ja) | 2005-12-21 |
Family
ID=27472863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000050148A Expired - Fee Related JP3730076B2 (ja) | 1999-03-01 | 2000-02-25 | 相関器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3730076B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9929269D0 (en) * | 1999-12-11 | 2000-02-02 | Koninkl Philips Electronics Nv | Method and apparatus for digital correlation |
KR20020050213A (ko) * | 2002-06-03 | 2002-06-26 | 김용철 | Binary CDMA 통신 방식 송신부의 상관도평활화(Correlation Flattening) 방식 |
-
2000
- 2000-02-25 JP JP2000050148A patent/JP3730076B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001044891A (ja) | 2001-02-16 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040326 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
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