JP2001024562A

JP2001024562A - デジタルｐｌｌ装置およびシンボル同期装置

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Publication number: JP2001024562A
Application number: JP19175599A
Authority: JP
Inventors: Satoshi Ishii; 聡石井; Atsushi Hoshikugi; 淳星久木
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1999-07-06
Filing date: 1999-07-06
Publication date: 2001-01-26
Anticipated expiration: 2019-07-06
Also published as: JP3518429B2

Abstract

(57)【要約】【課題】簡便で安定した同期を可能とするデジタルＰ
ＬＬ装置を提供する。【解決手段】２値化位相角微分信号は、相関出力部３
１に順次入力され、基準位相ビット列との相関が検出さ
れる。相関信号は、ラッチ３２においてＶＳＣＯ３３が
出力する周期信号の立ち上がりタイミングでラッチされ
る。ラッチ３２の出力は、誤差補正部３４に入力され、
シンボル同期用プリアンブルとＶＳＣＯ３３の周期信号
との位相誤差に応じて、ＶＳＣＯ３３の次の１周期の開
始位相を制御する。誤差補正部３４は、誤差状態を同期
判定部３５に出力する。同期判定部３５は、誤差状態に
応じて同期確立を判定して、ＶＳＣＯ３３が出力する周
期信号に基づいてクロック信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル位相ロッ
クドループ（Digital Phase Lock Loop、以下、デジタ
ルＰＬＬという）装置、および、デジタル変調された信
号を復調する際に、このデジタルＰＬＬ装置を用いてシ
ンボル同期をとるシンボル同期装置に関するものであ
る。このシンボル同期装置は、特に、無線ＬＡＮシステ
ム用の周波数ホッピング受信装置に適用して好適なもの
である。

【０００２】

【従来の技術】スペクトル拡散（ＳＳ：Spread Spectru
m）通信の一システムとして、周波数ホッピングシステ
ム（Frequency Hopping、以下、ＦＨシステムという）
がある。また、このＦＨシステムと、直接拡散（Direct
Sequence、以下、ＤＳシステムという）とを組み合わ
せたＤＳ／ＦＨハイブリッドシステムもある。図１３
は、従来のＦＨシステムの一例を示すブロック構成図で
ある。図中、７１は符号器、７２はデジタル変調器、７
３はミキサ、７４はホッピングパタン発生器、７５は周
波数シンセサイザ、７６は高周波増幅器、７７は送信ア
ンテナ、７８は受信アンテナ、７９は高周波増幅器、８
０はミキサ、８１はホッピングパタン発生器、８２は周
波数シンセサイザ、８３はデジタル復調器、８４は復号
器である。

【０００３】送信側において、送信情報は、符号器７１
において情報源符号化が行われ、送信データに変換され
る。その際、必要に応じて、さらに伝送に適した符号化
が行われる場合もある。この送信データは、デジタル変
調器７２において中間周波数帯でデジタル変調された
後、ミキサ７３において周波数シンセサイザ７５の出力
信号により周波数変換される。ホッピングパタン発生器
７４から出力されるホッピングパタンに応じて、周波数
シンセサイザ７５が、周波数変換する周波数を時間的に
変化させることにより、送信周波数チャンネルを切り替
える。したがって、デジタル変調された信号がホッピン
グパタンに応じた周波数チャンネルで送信される。その
結果、拡散されて広い周波数帯域を有するスペクトル拡
散信号となり、高周波増幅器７６により増幅されて送信
アンテナ７７から送信される。

【０００４】受信側において、スペクトル拡散信号は、
受信アンテナ７８により受信され、高周波増幅器７９に
より増幅され、ミキサ８０に入力されて逆拡散される。
ホッピングパタン発生器８１は、送信側のホッピングパ
タン発生器７４に同期して同じホッピングパタンを発生
し、周波数シンセサイザ８２は、送信側の周波数シンセ
サイザ７５が出力するのと同じ周波数の基準発振信号を
出力する。そして、送信された信号と同じ周波数チャン
ネルの信号を選択的に受信することにより、送信された
スペクトル拡散信号を逆拡散して中間周波数帯の信号に
する。逆拡散された信号は、図示を省略したバンドパス
フィルタによって、中間周波数帯において、各周波数チ
ャンネルの受信周波数帯域の信号成分を通過させてデジ
タル復調器８３に入力される。デジタル復調器８３にお
いては、送信側のデジタル変調器７２に対応したデジタ
ル復調を行うことにより復調データが得られる。復号器
８４において、送信側の符号器に対応して、この復調デ
ータに対し、情報源復号が行われて受信情報を出力す
る。その際、送信側の符号器に対応して、伝送のための
復号が行われる場合もある。

【０００５】現在主流のデジタル変調方法は、４相位相
シフトキーイング（Quadrature Phase Shift Keying、
以下、ＱＰＳＫという）等の位相変調（Phase Shift Ke
ying、以下、ＰＳＫという），直交振幅変調（Quadratu
re Amplitude Modulation、以下、ＱＡＭという）であ
る。移動体通信において、ＱＰＳＫの復調方式は、遅延
検波が主流である。しかし、同期検波は、誤り率特性が
良好なので、固定通信には主として同期検波が用いられ
る。そこで、最適な設計を考慮する場合、遅延検波、同
期検波を併用し、通信路環境に応じて切り替えられるよ
うにし、データ通信での高い通信品質を確保したい。し
かし、同期検波においては、通常、キャリア再生を行っ
てキャリア同期を確立した後にシンボル同期（ビット同
期）を行うが、ＦＨシステムにおいては、周波数チャン
ネルが切り替わるごとに、キャリア同期、シンボル同期
（ビット同期）の確立、フレーム同期の確立、データ受
信という手順を踏まなければならなくなるため、以下に
挙げるようなＦＨシステム特有の問題が発生する。

【０００６】図１４は、ＦＨシステムにおけるキャリア
の周波数変化を示す説明図である。図１５は、ＦＨシス
テムにおける周波数ホッピング期間において送出される
送信フレームの開始部分の説明図である。図１４におい
て、送信側の周波数変換（拡散）により、デジタル変調
された信号のキャリアは、周波数ｆ₁から現在の周波数
ｆ₂に連続して変化して行き、ある程度の時間を経過し
て目的の周波数ｆ₂の近傍に収まる。しかし、一般的
に、周波数変換にはＰＬＬを用いているため、周波数ｆ
₂の近傍になっても、キャリアの周波数は、目的とする
周波数ｆ₂の近傍を振動しながら収束して行く。さら
に、受信側においても、周波数変換にＰＬＬを用いてい
るため、周波数変換（逆拡散）により中間周波数帯に変
換された信号のキャリアは、同様に中間周波数の近傍を
振動しながら収束して行くことになる。この振動してい
る期間をセトリング期間という。このセトリング期間中
に送信フレームの受信が開始される。フレームフォーマ
ットは、一例として、最初に、図１５に示すシンボル同
期用プリアンブルから始まり、フレーム同期信号、情報
データと続く。同期検波においては、シンボル同期用プ
リアンブル期間中において、キャリア同期回路が位相ロ
ック動作を行い、キャリアの複製を作成する。

【０００７】キャリア同期回路として、従来のコスタス
ループを用いたものでは、シンボル同期用プリアンブル
に基づいて復調されたベースバンド信号Ｉ，Ｑを演算
し、デジタル変調された信号からキャリアに対する位相
誤差を出力する。この位相誤差をループフィルタにより
平滑し、基準周波数発振器の発振周波数をキャリアの周
波数に追従するように制御する。

【０００８】しかし、ループフィルタの応答が遅いこと
から、キャリア同期完了までに時間がかかるため、フレ
ームのシンボル同期用プリアンブルを長くする必要があ
る。さらに、このキャリア同期完了時点から、クロック
信号を出力するためのシンボル同期動作を行う必要があ
る。その結果、１フレームの時間が短いと、プリアンブ
ル長がフレーム長の多くを占め、データを送信する時間
の割合が小さくなり、スループットが悪くなるという問
題がある。スループットを向上させるため、シンボル同
期用プリアンブルを短くすることが必要になる。したが
って、キャリア同期（キャリア位相追従）をしなくても
シンボル同期が可能とすることが望まれる。そのために
は、このシンボル同期のために、簡便で安定した同期捕
捉が可能なデジタルＰＬＬ装置を必要とする。このよう
なデジタルＰＬＬ装置であれば、一般の同期信号に同期
させるデジタルＰＬＬ装置としても有用である。

【０００９】

【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、簡便で安定した
同期を可能とするデジタルＰＬＬ装置、および、このデ
ジタルＰＬＬ装置を用いたシンボル同期装置を提供する
ことを目的とするものである。

【００１０】

【課題を解決するための手段】本発明は、入力信号の周
期に同期したクロック信号を出力するデジタルＰＬＬ装
置であって、相関出力手段、周期信号発生手段、位相誤
差判定手段、および、誤差補正手段を有し、前記相関出
力手段は、入力信号と基準位相データとの相関をとるこ
とにより相関信号を出力し、前記周期信号発生手段は、
周期制御可能な周期信号を発生するとともに、該周期信
号もしくは前記周期信号に基づく信号を前記クロック信
号として出力し、前記位相誤差判定手段は、前記周期信
号の所定位相タイミングにおいて、前記相関信号のレベ
ルを検出することにより、入力信号と前記周期信号との
位相誤差を判定し、前記誤差補正手段は、前記位相誤差
に応じて前記周期信号の周期を制御するものである。し
たがって、前記相関出力手段の積分動作により入力信号
の擾乱の影響を受けにくいため、デジタル位相ロックド
ループ装置の動作が安定する。

【００１１】本発明は、さらに、前記相関出力手段は、
前記入力信号を２値化した信号をシフト手段に順次入力
し、前記シフト手段の各タップ出力と２値化された前記
基準位相データ列との一致不一致を判定し、前記判定出
力の加算値を順次出力するものである。したがって、簡
単な構成で相関値を出力することができる。

【００１２】本発明は、さらにまた、前記位相誤差判定
手段は、前記周期信号の前記所定位相タイミング、およ
び、前記所定位相タイミングの前後のタイミングにおい
て、前記相関信号のレベルを検出することにより前記位
相誤差を判定するものであり、同期判定手段を有し、該
同期判定手段は、前記同期信号の１または複数周期にわ
たって、前記所定位相タイミングにおける前記位相誤差
が小さいことを判定し、かつ、その後、前記同期信号の
１または複数周期にわたって、前記所定位相タイミング
および前記前後の位相タイミングにおける前記位相誤差
の少なくとも１つが小さいことを判定したときに、前記
クロック信号を外部に出力開始するものである。したが
って、位相ジッタの影響を受けにくい同期判定ができ
る。

【００１３】本発明は、デジタル変調された信号のシン
ボル同期信号にてキャリアに対する位相回転方向がシン
ボルごとに反転する同期信号を受信し、前記デジタル変
調された信号のシンボルに同期するクロック信号を発生
するシンボル同期装置であって、キャリア同期手段、位
相角出力手段、および、デジタルＰＬＬ装置を有し、前
記キャリア同期手段は、前記同期信号に基づいて前記キ
ャリアの周波数に追従する基準周波数信号を出力し、前
記位相角出力手段は、前記基準周波数信号に対する前記
デジタル変調された信号のＩＱ平面位相角を表す位相角
信号を出力し、前記デジタルＰＬＬ装置は、上述した種
々の形態を有するデジタルＰＬＬ装置である。したがっ
て、前記位相検出手段の積分動作により入力信号の擾乱
の影響を受けにくいため、シンボル同期装置の動作が安
定する。

【００１４】

【発明の実施の形態】図１は、本発明のシンボル同期装
置の実施の一形態を説明するためのデジタル復調器のブ
ロック構成図である。図中、１は基準周波数発振器、２
は９０゜移相器、３，４は復調乗算器、５，６はローパ
スフィルタ、７はＡ／Ｄ変換器、８はＩＱ位相角算出
部、９はシンボル同期部、１０は微分出力部、１１は１
サンプリングクロック遅延部、１２は引算器、１３は２
値化部、１４はデジタルＰＬＬ（ＤＰＬＬ）部、１５は
位相角判定部である。ＱＰＳＫ復調を前提にして説明す
るが、キャリア同期、シンボル同期に関してはＱＡＭ復
調を行う場合でも同様である。図２は、シンボル同期用
プリアンブル受信時における、図１のブロック構成の動
作説明図である。数値データを波形として表現してい
る。図１６は、シンボル同期用プリアンブルの一例を示
す説明図である。一例として、４相位相変調（ＱＰＳ
Ｋ）の場合をＩＱ位相平面座標上に示す。シンボル同期
用プリアンブルは、無線設備技術基準により、繰り返し
信号として規定されている。ＱＰＳＫにおいては、ＩＱ
位相平面で＋９０°回転と−９０°回転との２状態に
割り当てる。

【００１５】図１において、中間周波数帯に周波数変換
された受信信号は、基準周波数発振器１が出力する基準
周波数信号によって、復調乗算器３，４で平衡復調さ
れ、ローパスフィルタ５，６を通してベースバンド信号
Ｉ，Ｑとなる。Ａ／Ｄ変換器７においては、各ベースバ
ンド信号Ｉ，Ｑを、サンプリング信号のタイミングで数
値データに変換する。サンプリング信号は、１シンボル
（ベースバンド信号Ｉ，Ｑとしてみれば１ビット）の単
位期間当たり、複数回、例えば、１６回発生するように
設定されている。ＩＱ位相角算出部８においては、Ａ／
Ｄ変換器７の出力する数値データを入力し、基準周波数
信号に対する、デジタル変調された信号の位相角を弁別
する。具体的には、三角関数演算あるいはルックアップ
テーブルを参照して行う。

【００１６】シンボル同期部９は、この位相角を入力
し、シンボル信号点でキャリアに対するシンボル位相回
転方向が反転するシンボル同期用プリアンブル信号を検
出し、このシンボル同期用プリアンブル信号に同期した
シンボル同期パルス（クロック信号）を生成し、これ
を、位相角判定部１４に出力する。位相角判定部１４に
おいては、シンボル同期パルスを判定タイミングとし
て、ＩＱ位相角算出部８から出力された位相角を判定す
ることによって復調データを出力する。シンボル同期部
９において、１サンプリングクロック遅延部１１および
引算器１２からなる微分出力部１０の出力は、位相角微
分信号となって２値化部１３において２値化され、デジ
タルＰＬＬ部１４に入力される。デジタルＰＬＬ部１４
は、２値化された位相角微分信号に同期してシンボル同
期パルス（クロック信号）を出力する。

【００１７】図２を参照して、図１に示したシンボル同
期部の動作を具体的に説明する。図２（ａ）は、シンボ
ル同期用プリアンブルを受信しているときに、ＩＱ位相
角算出部８が出力する位相角信号を波形振幅として示し
たものである。実際には、図２（ｄ）に示すようなサン
プリング値がデジタル化されたデータとして出力され
る。なお、図面を見やすくするために、この明細書で
は、１シンボル当たり８サンプリングクロックが発生す
るとして図示しているが、試作機では１シンボル当たり
１６サンプリングクロックとしている。位相角信号に
は、正の傾きをもった部分と負の傾きをもった部分がシ
ンボルごとに繰り返し現れている。正負のピーク点は、
シンボル信号点、すなわち、シンボル区間の中心点であ
る。ベースバンド信号Ｉ，Ｑの各々についてみれば、ビ
ット区間の中心点である。つまりこのピークのタイミン
グでベースバンド信号Ｉ，Ｑをサンプリングすれば、シ
ンボル（ビット）同期がとれるため、シンボル信号点に
対応して復調データを判定することができる。

【００１８】しかし、シンボル同期をとる場合や復調デ
ータを判定する場合、送信側と受信側との間には、基準
周波数発振器の周波数誤差による静的な周波数ずれ（周
波数オフセット）がある。図２（ａ）に示すように、キ
ャリアの位相角は、周波数オフセットにより全体として
一方向にずれてゆく。加えて、基地局と移動体との間の
通信では、ドップラ効果により受信周波数がずれる。さ
らに、周波数ホッピングのセトリング期間には周波数が
揺らぐなどの問題がある。微分出力部１０において、Ｉ
Ｑ位相角算出部８から出力された位相角データは、位相
角データを１サンプリングクロック遅延部１１に入力さ
れるとともに、この１サンプリングクロック遅延部１１
から出力される位相角データを差し引かれる。その結
果、位相角を差分（微分）した信号が出力される。

【００１９】図２（ｂ）は、シンボル同期用プリアンブ
ルを受信中に、微分出力部１０が出力する位相角微分信
号を波形振幅として示したものである。実際には、図２
（ｅ）に示すようなサンプリング値がデジタル化された
データとして出力される。差分をとることにより、周波
数オフセットによる位相のドリフトが取り除かれる。周
波数オフセットの傾きは、直流オフセットとなるが、直
流オフセットは簡単に取り除ける。周波数オフセットに
限らず、周波数の緩やかな揺らぎも取り除ける。図２
（ｃ）に示す２値化位相角微分信号のレベル変化タイミ
ングは、位相角の傾きの切り替わり点に対応するから、
これによりシンボル信号点を検出することができる。レ
ベル変化タイミング間の間隔は、送信されたシンボルの
周期であり、周波数の変動に影響されない。

【００２０】デジタルＰＬＬ部１４においては、２値化
位相角微分信号を、内部で発生される周期信号と位相比
較し、その位相誤差に応じて周期信号の周期を補正する
ことにより、周期信号の位相が、２値化位相角微分信号
の位相にロックされる。連続してロック状態になると、
クロック信号を位相角判定部１５に出力する。位相角判
定部１５においては、ＩＱ位相角算出部８から出力され
る位相角をクロック信号の所定タイミング、すなわち、
シンボル信号点タイミングで判定してデジタル復調され
たデータを出力する。

【００２１】図３は、デジタル変調された信号のキャリ
アを基準とした位相平面座標軸の移動を示す説明図であ
る。デジタル復調をするには、シンボル同期がとれてい
るだけでなく、原則として、キャリア同期がとれている
必要がある。キャリア同期（キャリア位相追従）を行わ
ないとすると、基準周波数信号を基準とした位相平面座
標上においては、キャリアを基準とした位相平面座標軸
が時間経過とともに回転する。基準周波数信号の位相平
面座標軸を［Ｉ₀,Ｑ₀]とする。最初、基準周波数信号の
位相がキャリアの位相に完全一致していても、キャリア
の位相平面座標軸は、時間経過とともに、例えば、［Ｉ
₁,Ｑ₁]（オフセット位相角Δ₁)、［Ｉ₂,Ｑ₂]（オフセッ
ト位相角Δ₂)、・・・のように回転して行く。

【００２２】デジタル変調された信号のシンボル信号点
は、キャリアの位相平面座標上で定義されているため、
一緒に回転する。例えば、黒丸で示されたシンボル同期
用プリアンブル信号のシンボル信号点は、基準周波数信
号の位相平面座標上で見ると、時間的に移動して行く。
ベースバンド信号Ｉ，Ｑは、基準周波数信号を基準にし
た位相平面座標［Ｉ₀,Ｑ₀]上のＩ，Ｑ成分であるため、
これをシンボル（ビット）中心の時点でサンプリングで
きただけでは、デジタル変調された信号のキャリアの位
相平面座標［Ｉ₁,Ｑ₁]，［Ｉ₂,Ｑ₂]・・・上のＩ，Ｑ成
分が得られない。しかし、位相角判定部１５において
は、判定に±４５゜の余裕度がある。したがって、オフ
セット位相角が±４５゜の範囲を超えて回転しなければ
誤りが実質的には生じない。その結果、１同期フレーム
期間中において、位相ずれが許容範囲を超えなければ判
定誤りが生じない。図２（ｃ）の微分信号は、この範囲
で安定であり、シンボル同期点が確立できている。

【００２３】なお、キャリア位相変化に追従して復調す
ることも可能である。本出願人は、特願平１０−２８８
３１６号、特願平１０−２８８３１７号として、キャリ
ア位相追従装置に関する発明を出願している。概要を説
明すると、ＩＱ位相角算出部８から出力される復調信号
の位相角を、上述したクロック信号の判定タイミングに
おいて、既知のオフセット位相角Δ₁に応じた補正を行
った上でデータ判定をするとともに、オフセット位相角
のずれ量（Δ₂-Δ₁)に応じてオフセット位相角Δ₁の更
新を行う。その際、ＩＱ位相角算出部８は、位相角が３
６０゜の範囲を超えて変化する（複数回転する）ときに
は、３６０゜の範囲を超えて位相角の変化を連続的に追
跡する。その結果、シンボル同期に先立ってキャリア同
期をしなくても、シンボル同期がとれていれば、位相角
が±４５゜の範囲を超えて回転しても、デジタル復調を
行うことができる。

【００２４】再び、図１に戻って、シンボル同期部９に
ついて説明する。上述した微分操作により、周波数オフ
セット等による位相変動がキャンセルされたクロック信
号を得ることができる。しかしながら、シンボル変化点
の抽出に微分操作が入ったため、雑音、マルチパスフェ
ージング、遅延スプレッドなどによる位相角の擾乱に、
敏感に反応するので、動作が不安定になるおそれがあ
る。この問題を、まず、デジタルＰＬＬ部１４におい
て、２値化位相角微分出力をヒストグラム回路を用いて
前処理する場合について説明する。

【００２５】図４は、ヒストグラム回路のブロック構成
図である。図中、21-1〜21-16は、シフトレジスタ、22-
1〜22-16は加算器、２３はシフトレジスタ群シフト制御
部、２４はヒストグラムデータセレクタである。図５
は、図４に示したヒストグラム回路に入力されるサンプ
リング信号の説明図である。シンボル同期用プリアンブ
ル信号は、図１に示した微分出力部１０、２値化部１３
を経て、２値化位相角微分信号となる。

【００２６】２値化位相角微信号を波形で表現すると、
２シンボル長で１周期となる。この２値化位相角微分信
号の差分をとれば、シンボル変化点（シンボル信号点）
を示す信号が得られる。この変化点信号がシフトレジス
タ群21-1〜21-16に入力される。サンプリングクロック
は、１シンボル長当たり所定数となる周期に定められて
いるが、１シンボル長当たり１６個として図示してい
る。この１シンボル長内のサンプリングクロックを、そ
のサンプリングポイントに応じて、(1)〜(16)の丸数字
を付して説明する。

【００２７】図４において、シンボル変化点信号は、サ
ンプリングポイントに応じて、それぞれに対応する番号
のシフトレジスタ21-1〜21-16に振り分けられた上で、
入力される。また、シフトレジスタ群シフト制御部２３
により、各シフトレジスタ21-1〜21-16内を、１シンボ
ル長に１回の割合でシフトされる。シフトレジスタ群に
は、シンボル変化点信号が複数周期、図示の例では１６
周期にわたって蓄積される。各シフトレジスタ21-1〜21
-16において、各タップの出力は、加算器22-1〜22-16に
より加算されて、ヒストグラムデータセレクタ２４に出
力される。ヒストグラムデータセレクタ２４は、複数周
期（複数シンボル）にわたるサンプリングポイントごと
のシンボル変化点のヒストグラムをとることによって、
統計的に最も確からしいシンボル変化点を選択する。選
択されたシンボル変化点は、内部発振器の位相を制御す
るのに用いられる。

【００２８】図６は、シンボル変化点のヒストグラムを
説明するための模式的説明図である。サンプルポイント
(1)〜(16)ごとに、シンボル変化点の出現頻度を示して
いる。図示の例では、シンボル同期用プリアンブルのシ
ンボル変化点が、サンプリングポイント(1)にあること
が推定される。しかし、上述した擾乱により、偽のシン
ボル変化点がヒストグラムに現れることになり、単に出
現頻度が最も大きなサンプリングポイントをシンボル変
化点と推定すると、シンボル同期が不正確になるか、場
合によっては同期検出不能に陥るおそれもある。

【００２９】図７は、図１に示したデジタルＰＬＬ部１
４の第１の例を示すブロック構成図である。図中、３１
は相関出力部、３２はラッチ、３３はＶＳＣＯ（Variab
le Step controlled Oscillator）、３４は誤差補正
部、３５は同期判定部である。ＶＳＣＯ３３は、入力情
報に応じて発振周期の位相をステップ的に制御可能なデ
ジタル発振器である。図８は、図７に示した相関出力部
の一例を示すブロック構成図である。図中、４１はシフ
トレジスタ、４２は排他的論理和（ＥＸＯＲ）、４３は
加算器である。このデジタルＰＬＬ部は、相関出力部３
１が積分要素となるので、微分出力を入力した場合で
も、簡便で安定したシンボル同期を可能とする。

【００３０】２値化位相角微分信号は相関出力部３１に
順次入力される。後述するように、２値化位相角微分信
号と、設定された基準位相ビット列（基準位相信号）と
の相関が検出されて、相関信号が出力される。ＶＳＣＯ
３３は、１周期の開始位相をステップ的に制御可能な少
なくとも１つの周期信号を発生する。上述した相関信号
は、ラッチ３２において、この周期信号の立ち上がりタ
イミングでラッチされる。同時に、位相角判定のための
シンボル信号点タイミングを得るために、この周期信号
に位相同期した信号を発生し、これをクロック信号とし
て出力する。なお、周期信号自体がクロック信号となる
場合もある。ラッチ３２の出力は、誤差補正部３４に入
力され、誤差補正部３４は、シンボル同期用プリアンブ
ルとＶＳＣＯ３３の周期信号との位相誤差に応じた周期
制御信号をＶＳＣＯ３３に出力し、周期信号の次の周期
の開始位相（例えば、立ち上がりタイミング）を制御す
る。同時に、誤差補正部３４は、誤差状態を同期判定部
３５に出力する。同期判定部３５は、誤差状態に応じて
同期確立を判定して、ＶＳＣＯ３３が出力する、上述し
た周期信号に位相同期した信号をクロック信号として出
力開始する。

【００３１】図８を参照して相関出力部を説明する。２
値化位相角微分信号は、１シンボル長当たり所定数、図
示の例では８個のサンプリングクロックにより、シフト
レジスタ４１に順次入力される。図示の例では、シフト
レジスタ４１は、１周期２シンボル長分の２値データを
蓄積するタップ数に設定されている。シフトレジスタ４
１のタップ出力は、それぞれ排他的論理和４２におい
て、基準位相を示すビット列との一致不一致の相関が判
定され、加算器４３において一致した数が加算される。
加算器４３は、２値化位相角微分信号と基準位相との位
相関係を示す相関信号を出力する。

【００３２】図９は、図８に示した相関出力部の動作説
明図である。図１０は、図８に示した相関出力部が出力
する相関信号を示す動作説明図である。図９（ａ）は、
図８のシフトレジスタのタップに沿って、基準位相デー
タ｛1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0｝を表現したも
のである。図９（ｂ）〜図９（ｆ）は、図８のシフトレ
ジスタのタップに沿って、２値化位相角微分信号を表現
したものである。図９（ｂ）〜図９（ｅ）は、それぞ
れ、時刻ｔ＝ｔ₀〜ｔ₄における状態を表現している。図
９（ｆ）は、図９（ｃ）と同じ時刻ｔ＝ｔ₁において、
擾乱があった状態を表現している。

【００３３】図９（ｂ）のとき、図８に示した排他的論
理和４２の出力はいずれも０になるから、加算器４３の
出力する相関信号も０となる。図９（ｃ）のときは、１
６個の排他的論理和４２の半分が１となるから、加算器
４３の出力は８となる。図９（ｄ）のときは、全ての排
他的論理和４２が１となるから、加算器４３の出力は１
６となる。図９（ｅ）のときは、加算器４３の出力は再
び８となる。図１０に示すように、相関信号は、１周期
２シンボル長の期間において、基準位相信号を基準とし
た位相に応じて三角形状の相関信号を出力する。時刻ｔ
＝ｔ₁において、相関値は、最大値１６と最小値０との
中央値８をとる。この中央値は、シフトレジスタ４１の
タップ数の１／２に相当する値である。このとき、２値
化位相角微分信号は、立下りから１／４周期（１／２シ
ンボル長）経過後で、１シンボル区間の境界にある。図
８に示したシフトレジスタ４１内では、図９（ｃ）に示
される状態である。したがって、相関値が中央値８であ
る時刻に、ＶＳＣＯ３３が出力する第１の周期信号の位
相をロックさせれば、ＶＳＣＯ３３が発生する周期信号
を、２値化位相角微分信号として入力されたシンボル同
期用プリアンブルの周期に同期させることができる。な
お、ｔ＝ｔ₃の時刻においても、時刻ｔ＝ｔ₁の時刻と同
じ相関値が出力される。しかし、ｔ＝ｔ₁の時刻と、ｔ
＝ｔ₃のときとは、相関値出力の形状、およびまたは、
シフトレジスタ４１のレジスタ値分布から容易に判別で
きるので問題ない。例えば、相関値の時間微分値を監視
して、正の期間であればｔ＝ｔ₁の時刻であり、負の期
間であればｔ＝ｔ₃の時刻であることがわかる。

【００３４】相関出力部３１から出力される相関信号
は、ＶＳＣＯ３３の出力する周期信号の立ち上がりタイ
ミングでラッチされる。ＶＳＣＯ３３が発生する周期信
号の周期が２値化位相角微分信号の周期よりも長くなれ
ば、ラッチされた相関信号のレベルが、上述した所定値
（中央値８）よりも高くなる。このとき、誤差補正部３
４はＶＳＣＯ３３の出力する周期信号の次の周期を短く
するように制御する。逆に、周期信号の周期が２値化位
相角微分信号の周期よりも短くなれば、ラッチされた相
関信号のレベルが、上述した所定値（中央値８）よりも
小さくなる。このとき、誤差補正部３４は、ＶＳＣＯ３
３の出力する周期信号の次の周期を長くするように制御
する。このようにして、周期信号の周期がフィードバッ
ク制御されるとともに、周期信号の出力位相も２値化位
相角微分信号の位相に同期する。位相同期状態におい
て、１シンボル区間の中心のシンボル信号点は、２値化
位相角微分信号のレベル変化点にある。したがって、Ｖ
ＳＣＯ３３から、上述した周期信号から位相が１／４周
期（１／２シンボル長）ずれた信号を発生させ、これを
クロック信号として用いれば、その立下りおよび立ち上
がりがシンボル信号点となる。また、ＶＳＣＯ３３か
ら、上述した周期信号の立ち上がりに同期して立ち上が
る１／２周期の信号を発生させ、これをクロック信号と
して用いれば、その立下りがシンボル信号点となる。な
お、上述した中央値８から外れた値を所定値としてもよ
い。相関値が、この所定値になる位相でＶＳＣＯ３３が
出力する周期信号の位相をロックさせる。ただし、相関
値が上下のピークを示す位相の近傍で位相をロックさせ
ることは避ける。中央値８から外れた値を所定値とする
場合、シンボル信号点のタイミングで位相角を判定でき
るように、クロック信号として出力される、上述した周
期信号に位相同期した信号の出力位相を決める必要があ
る。

【００３５】上述した説明では、基準位相ビット列（基
準位相信号）として、図９（ａ）に示した波形表現でい
えば、デューティ比５０％の左半分がオール１、右半分
がオール０のビット列を用いたが、この配列を循環的に
順次ずらせたビット列であってもよい。もちろん複数周
期の基準位相ビット列を用いてもよい。また、基準位相
ビット列の周期と、入力される２値化位相角微分信号の
周期とを一致させて説明をしたが、両者の周期が大きく
異ならない限り、一致している必要はない。入力信号の
周期、および、基準位相ビット列の周期、サンプリング
クロック周期の設定によって若干ずれが生じるが、入力
信号が、図９（ｃ）に示すような左右対称に、もしくは
ほぼ左右対称にシフトレジスタ４１に蓄積された状態に
おいて、相関値は中央値またはその近傍の値になる。し
たがって、相関値が中央値またはその近傍の所定値であ
り、かつ、相関値が正の傾きを有する時刻に、ＶＳＣＯ
３３が出力する周期信号の位相をロックさせれば、入力
信号の周期が基準位相ビット列の周期と大きく異ならな
い限り、入力信号の周期に関わらず、周期信号を入力信
号の周期および位相に同期させることができる。

【００３６】なお、図示の例では、２値として０，１を
用いて、ビットデータ同士の相関を検出している。しか
し、相関は他の手段によって検出することもできる。例
えば、２値として−１，１を用いれば、排他的論理和４
２の演算を乗算に置き換えることにより、同様に相関値
を出力することができる。入力される２値化位相角微分
信号に代えて、これを含む２値化前の位相角微分信号
（１サンプル値は極性を有する複数ビット）を用いても
よい。また、基準位相ビット列に代えて、これを含む基
準位相データ列（１データは極性を有する複数ビット）
を用いてもよい。上述した場合、シフトレジスタ４１の
機能をメモリを制御することにより実行すれば、入力信
号がビットデータであるか否かは問題にならない。

【００３７】ここで、図７に戻って説明する。誤差補正
部３４は、ラッチ３２の出力を入力して、従来のＰＬＬ
のループフィルタと同様な補正演算を行って誤差データ
をＶＳＣＯ３３にフィードバックして、次の周期の開始
位相を制御する。このようにして図７に示したデジタル
ＰＬＬ部がロックインする。同期判定部３５は、２値化
位相角微分信号とＶＳＣＯ３３の出力する周期信号の位
相とが同期したときにロックインと判断し、この周期信
号に位相同期した信号をクロック信号として出力し、図
１に示した位相角判定部１５では、このクロック信号に
よって、シンボルの中心信号点の位相角を判定する。し
かしながら、種々の原因による外乱により、偶然にロッ
クインとみなされる条件になることも考えられる。そこ
で、所定の複数シンボルにわたって、ＶＳＣＯ３３の出
力する周期信号が同じ周期を維持した状態（誤差補正を
しない状態）でロックしているときに、同期したと判定
する。

【００３８】なお、図１０において、時間ｔ＝ｔ₃の時
刻あるいはこの近傍でＶＳＣＯ３３の出力する周期信号
が立上ったときには、既に説明したように、相関値の傾
きが逆であることを判定できる。この逆状態のときに
は、強制的にＶＳＣＯ３３のル−プをキックさせ、次の
立ち上がりサンプリングタイミングから、ＶＳＣＯ３３
の出力位相が図示通りのＶＳＣＯ出力波形またはこれに
近い位相の波形になるように制御する。その結果、高速
なロックアップが可能になる。

【００３９】ここで問題となるのは、外乱や局部発振器
のＳＳＢ雑音による位相ジッタである。位相ジッタがあ
ると、前回のＶＳＣＯ３３の出力する周期信号の立ち上
がりタイミングでロックインと判断されたにしても、次
のＶＳＣＯ３３の出力する周期信号の立ち上がりタイミ
ングではロックイン状態ではなくなる場合がある。しか
し、軽度の位相ジッタであれば、この前後のサンプリン
グタイミングにロックイン状態になる。この場合は、位
相ジッタがなければ「同期状態」と判断させるべき状態
であるから、許容しなければならない。

【００４０】図１１は、本発明のデジタルＰＬＬ装置の
第２の実施の形態のブロック構成図である。図中、図７
と同様な部分には同じ符号を付して説明を省略する。５
１は、誤差判定部、５２は３タップのシフトレジスタ、
５３は１サンプリングタイミング遅延部、５４は３ビッ
トのラッチ、５５は同期判定部である。

【００４１】この第２の例において、相関出力部３１の
出力は、誤差判定部５１において、誤差出力の絶対値が
少ないかどうか、例えば、２以下であるか否かを判定す
る。誤差の絶対値が２以下のときには「１」を、２を超
えるときには「０」を、３タップのシフトレジスタ５２
に出力する（１サンプリングタイミングの位相ずれによ
って相関値は±２だけ変化する）。３タップのシフトレ
ジスタ５２は、サンプリングクロックによって入力ビッ
トをシフトさせる。ＶＳＣＯ３３の立ち上がりのタイミ
ングは、１サンプルタイミング遅延部５３で遅延させた
後に、３ビットラッチ５４に入力され、入力された立ち
上がりタイミングで３タップシフトレジスタ５２の出力
をラッチして、同期判定部５５に並列出力される。この
とき、３タップシフトレジスタには、ＶＳＣＯ３３の立
ち上がりパルスのタイミングと、その１サンプリングク
ロック前後のタイミングにおける誤差判定部５１の判定
結果が入力されているから、３ビットラッチ５４にも、
この判定結果がラッチされる。なお、１サンプルタイミ
ング遅延部５３は、厳密には、１サンプルタイミングよ
りも若干長く遅延させて、シフトレジスタ５２の１タッ
プシフト終了後にラッチが行われるようにする。

【００４２】同期判定部５５は、ジッタを考慮して、以
下のシーケンスによってシンボル同期の確立手順をと
る。（１）ロックインの判定は、ＶＳＣＯ３３の出力する周
期信号の立ち上がりタイミングで、相関出力部３１の誤
差出力をラッチし、誤差判定部５１により、誤差の絶対
値が所定値以内にあるとき、例えば、誤差出力が、＋
２，０，−２のとき（１サンプリングタイミング以内の
位相ずれ）に、ロックインを真とする。ロックインが真
のとき、３ビットのラッチ５４の中央のラッチが１とな
る。なお、このとき、誤差補正部３４が、ＶＳＣＯ３３
に与える誤差データはゼロとする。（２）１または複数の所定のシンボル長、好適には複数
シンボル長、例えば、２シンボルにわたって、上述した
（１）で定義されるロックイン状態が継続したことを判
定する。（３）次に、ＶＳＣＯ３３の出力する周期信号の立ち上
がりのタイミング、および、その前後の各１サンプリン
グクロックにおける、誤差判定出力の３タイミングのい
ずれかにおいて、上述したロックインが真（３ビットの
ラッチ５４のいずれか１つが１）であれば、シンボル同
期捕捉動作を継続する。（４）（３）のシンボル同期捕捉動作が１または複数の
所定回、好適には複数回、例えば、４回継続すれば、最
終的にロックインと判定し、後段の位相角判定部１４
（図１）に、ＶＳＣＯ３３から出力されるクロック信号
の外部出力を開始する。

【００４３】図示の例では、３タップのシフトレジスタ
５２，３ビットのラッチ５４を用いて、ＶＳＣＯ３３の
立ち上がりタイミングと、その直前の１サンプリングタ
イミング、その直後の１サンプリングタイミングにおけ
る誤差を判定することにより同期判定した。これに代え
て、ＶＳＣＯ３３の立ち上がりタイミングと、その前後
の各複数サンプリングタイミングにおける誤差を判定す
ることにより同期判定してもよい。この場合、４以上の
複数タップのシフトレジスタ、および、同数ビットのラ
ッチを用いればよい。その複数タップのシフトレジスタ
において、ＶＳＣＯ３３の立ち上がりタイミング時の誤
差を保持させるタップ位置の設計に応じて、ＶＳＣＯ３
３の立ち上がりタイミングを、１サンプリングタイミン
グ遅延部５３と同様な遅延部で遅延させ、複数タップの
シフトレジスタの出力を複数ビットのラッチに取り込む
ようにする。また、ＶＳＣＯ３３の立ち上がりタイミン
グと、これから前後に複数サンプルだけ離れたサンプリ
ングタイミングとにおける誤差を判定することにより同
期判定してもよい。

【００４４】次に、上述したデジタルＰＬＬの基本動作
について説明をしておく。図１２は、図７に示したデジ
タルＰＬＬループを簡略化したブロック構成図である。
図中、６１は相関出力部、６２は誤差補正部、６３はＶ
ＳＣＯおよびラッチである。図１２に示すように、デジ
タルＰＬＬは、一次のＩＩＲフィルタ（Infinite impul
se Response Filter）になっている。誤差補正部６２に
おける係数演算は、ビットシフト演算によりβ＝１／２
となり、端数は切り捨てられる。さらに、ＶＳＣＯ６３
は、誤差補正により位相が１ステップ分だけインクリメ
ント（またはデクリメント）されると、排他的論理和を
とる相関出力部６１の出力は、２ステップインクリメン
ト（またはデクリメント）するため、ここではα＝２倍
の処理をしていることになる。その結果、ループ一巡で
倍率は１となる。Ｚ変換による伝達関数は、次式とな
る。Ｈ（Ｚ）＝１／（１−αβＺ^-1) ただし、α＝２，β＝１／２

【００４５】特性方程式による安定判別では、Ｚの極＝
１となるから、系が不安定になる境界である。しかし、
誤差補正部では、１／２演算で端数が切り捨てられるの
で、ループの安定性には問題がないことが判定できる。
微分操作についての系の余裕度について検討してみる。
２値化位相角微分信号は、相関出力部６１に入力される
が、ここで２値化位相角微分信号は、２シンボル長のデ
ータ列にわたり積分されることになる。さらには、一次
ＩＩＲフィルタによるＰＬＬループもあり、合わせて２
つの積分要素を備えている。すなわち、入力信号自体
は、微分操作された信号であるものの、上述したデジタ
ルＰＬＬ１４を用いることにより、全体としては、積分
操作の方が多くなる。その結果、シンボル同期部は安定
して動作する。これが、上述したシンボル同期部９の大
きな利点である。

【００４６】次に、雑音、マルチバスフェージングにつ
いて簡単に検討する。これらはいずれも検波波形（位相
角）に擾乱を発生させるから、シンボル同期用プリアン
ブルの微分された２値信号は、Ｈ，Ｌのレベル切り替わ
り時に、チャタリングパルスが生じてしまうことにな
る。しかしながら、相関出力部６１で２シンボルにわた
って積分されることにより、これらの信号はある程度キ
ャンセルされる。

【００４７】擾乱は、位相変化量の小さい、またはシン
ボル干渉の生じやすい、シンボルの前縁、後縁で発生し
やすいという性質がある。さらには、短時間で通信路環
境はそれほど変化しないので、前縁と後縁での擾乱の状
態は、白色雑音以外は同様とも推測できる。この状態を
回路動作にあてはめてみる。送信された２シンボル分の
信号をサンプリング値ごとに示した数列をｘ、擾乱の発
生を示す数列をｅ（そのうち擾乱が発生したサンプリン
グ点を１とした）、受信された信号をｙとしてみる。た
だし、簡単化のため送信ベクトルは微分されているもの
と仮定し、「，」はシンボルの区切りを示す。ｙ：｛０１１１１１１０，１００００００１｝＝ｘ：
｛１１１１１１１１，００００００００｝＋ｅ：｛１０
０００００１，１００００００１｝この２シンボルが、１／２シンボルずれたロックイン位
置でＶＳＣＯ３３が動作しているとし、相関出力部６１
で基準位相信号と２シンボル分の相関がとられる。

【００４８】図９（ｃ）は、この時点の信号ｘを示し、
図９（ｆ）は、この時点の信号ｙを示す。位相比較は、
各サンプリング値ごとの排他的論理和（ＸＯＲ）演算で
行われるため、ＸＯＲの結果は、擾乱が発生していない
ときは、｛１１１１，００００１１１１，００００｝で
あり、擾乱が発生した上記の場合は、｛１１１０，１０
００１１１０，１０００｝となり、１の立っているサン
プリング点の数、すわわち、相関値は、エラーがあって
もなくても同じ値８となる。つまり、誤差補正部６２
は、ロックイン状態を出力することになり、擾乱があっ
ても無事にシンボル同期を検出できることになる。

【００４９】上述したデジタルＰＬＬ部は、周波数ホッ
ピング受信装置等におけるシンボル同期装置に用いるこ
とができるだけでなく、２つの積分要素を有する構成上
の特長を利用して、周期性のある信号を入力して、この
信号に同期した周期信号を出力するという、汎用性のあ
るデジタルＰＬＬ装置として用いることができる。

【００５０】上述した説明では、キャリア同期をしない
場合におけるシンボル同期について説明したが、キャリ
ア同期を行う場合においても、同様の構成でシンボル同
期を行うことができる。キャリア同期を行った場合、図
１において、微分出力部１０による微分操作は必ずしも
必要とはされない。微分操作を行わない場合には、位相
角算出部８から出力される位相角信号は、２値化部１３
において２値化され、デジタルＰＬＬ部１４に入力され
る。同期検波に代えて、遅延検波で復調を行う場合にお
いても、同様の構成でシンボル同期を行うことができ
る。この場合も、微分出力部１０による微分操作は必ず
しも必要とはされない。

【００５１】図７に示すデジタルＰＬＬ部において、２
値化された位相角信号は、相関出力部３１において、基
準位相ビット列との相関がとられ、その相関値が出力さ
れる。基準位相ビット列としては、上述したものをその
まま用いることができる。この場合、図１０に示した
「２値化位相角微分信号」の入力波形を、上述した「２
値化された位相角信号」の入力波形とすれば、１シンボ
ル区間は、１／４周期だけずれて、「１シンボル長」を
図示している区間となる。したがって、ＶＳＣＯ３３の
出力する周期信号の立ち上がり点および立下り点がシン
ボル区間の中心点、言い換えれば、シンボル信号点とな
るので、この周期信号をそのままクロック信号として出
力することもできる。

【００５２】

【発明の効果】本発明のデジタルＰＬＬ装置は、上述し
た説明から明らかなように、簡便で入力信号の擾乱の影
響を受けにくいという効果がある。本発明のシンボル同
期装置は、安定した同期が可能となるという効果があ
る。

【図面の簡単な説明】

【図１】本発明のシンボル同期装置の実施の一形態を説
明するためのデジタル復調器のブロック構成図である。

【図２】シンボル同期用プリアンブル受信時において、
図１のブロック構成の動作説明図である。

【図３】デジタル変調された信号のキャリアを基準とし
た位相平面座標軸の移動を示す説明図である。

【図４】ヒストグラム回路のブロック構成図である。

【図５】図４に示したヒストグラム回路に入力されるサ
ンプリング信号の説明図である。

【図６】シンボル変化点のヒストグラムを説明するため
の模式的説明図である。

【図７】本発明のデジタルＰＬＬ装置の第１の実施の形
態のブロック構成図である。

【図８】図７に示した相関出力部を示すブロック構成図
である。

【図９】図８の相関出力部の動作説明図である。

【図１０】図８の相関出力部が出力する相関信号を示す
説明図である。

【図１１】本発明のデジタルＰＬＬ装置の第２の実施の
形態のブロック構成図である。

【図１２】図７に示したデジタルＰＬＬを簡略化したブ
ロック構成図である。

【図１３】従来の周波数ホッピングシステムの一例を示
すブロック構成図である。

【図１４】周波数ホッピングシステムにおけるキャリア
の周波数変化を示す説明図である。

【図１５】周波数ホッピングシステムにおける１度の周
波数ホッピング期間において送出される送信フレームの
開始部分の説明図である。

【図１６】シンボル同期用プリアンブルの一例を示す説
明図である。

【符号の説明】

１基準周波数発振器、８ＩＱ位相角算出部、９シ
ンボル同期部、１０微分出力部、１１１サンプリング
クロック遅延部、１２引算器、１３２値化部、１４
デジタルＰＬＬ部、３１相関出力部、３２ラッ
チ、３３ＶＳＣＯ、３４誤差補正部、３５同期判
定部

フロントページの続きＦターム(参考） 5J106 AA05 CC01 CC21 EE10 FF02 GG08 KK18 5K004 AA05 AA08 FH08 JH05 5K022 EE01 EE36 5K047 AA11 AA15 BB01 GG34 GG37 HH15 MM27 MM48 MM62 MM63

Claims

【特許請求の範囲】

【請求項１】入力信号の周期に同期したクロック信号
を出力するデジタルＰＬＬ装置であって、相関出力手段、周期信号発生手段、位相誤差判定手段、
および、誤差補正手段を有し、前記相関出力手段は、入力信号と基準位相データとの相
関をとることにより相関信号を出力し、前記周期信号発生手段は、周期制御可能な周期信号を発
生するとともに、該周期信号もしくは前記周期信号に基
づく信号を前記クロック信号として出力し、前記位相誤差判定手段は、前記周期信号の所定位相タイ
ミングにおいて、前記相関信号のレベルを検出すること
により、入力信号と前記周期信号との位相誤差を判定
し、前記誤差補正手段は、前記位相誤差に応じて前記周期信
号の周期を制御する、ことを特徴とするデジタルＰＬＬ装置。
【請求項２】前記相関出力手段は、前記入力信号を２
値化した信号をシフト手段に順次入力し、前記シフト手
段の各タップ出力と２値化された前記基準位相データ列
との一致不一致を判定し、前記判定出力の加算値を順次
出力することを特徴とする請求項１に記載のデジタルＰ
ＬＬ装置。
【請求項３】前記位相誤差判定手段は、前記周期信号
の前記所定位相タイミング、および、前記所定位相タイ
ミングの前後のタイミングにおいて、前記相関信号のレ
ベルを検出することにより前記位相誤差を判定するもの
であり、同期判定手段を有し、該同期判定手段は、前記同期信号の１または複数周期に
わたって、前記所定位相タイミングにおける前記位相誤
差が小さいことを判定し、かつ、その後、前記同期信号
の１または複数周期にわたって、前記所定位相タイミン
グおよび前記前後の位相タイミングにおける前記位相誤
差の少なくとも１つが小さいことを判定したときに、前
記クロック信号を外部に出力開始する、ことを特徴とする請求項１または２に記載のデジタルＰ
ＬＬ装置。
【請求項４】デジタル変調された信号の信号点でキャ
リアに対する位相回転方向が反転する同期信号を受信
し、前記デジタル変調された信号のシンボルに同期する
クロック信号を発生するシンボル同期装置であって、キャリア同期手段、位相角出力手段、および、デジタル
ＰＬＬ装置を有し、前記キャリア同期手段は、前記同期信号に基づいて前記
キャリアの周波数に追従する基準周波数信号を出力し、前記位相角出力手段は、前記基準周波数信号に対する前
記デジタル変調された信号の位相角を表す位相角信号を
出力し、前記デジタルＰＬＬ装置は、前記位相角信号を前記入力
信号とする、請求項１ないし３のいずれか１項に記載の
デジタルＰＬＬ装置である、ことを特徴とするシンボル同期装置。