JP2001023989A - 化学気相堆積により堆積した銅の密着性を高める方法 - Google Patents

化学気相堆積により堆積した銅の密着性を高める方法

Info

Publication number
JP2001023989A
JP2001023989A JP2000065094A JP2000065094A JP2001023989A JP 2001023989 A JP2001023989 A JP 2001023989A JP 2000065094 A JP2000065094 A JP 2000065094A JP 2000065094 A JP2000065094 A JP 2000065094A JP 2001023989 A JP2001023989 A JP 2001023989A
Authority
JP
Japan
Prior art keywords
barrier layer
layer
copper
deposited
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000065094A
Other languages
English (en)
Inventor
Gandikota Srinivas
ガンディコタ スリニヴァス
Cong Dennis
コング デニス
Chan Rian
チャン リアン
Ramaswami Seshu
ラマスワミ セシュ
Carl Daniel
カール ダニエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2001023989A publication Critical patent/JP2001023989A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Chemically Coating (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 【課題】 銅核形成層の下地バリヤ層表面への密着性を
改善する。 【解決手段】 (a) 実質的に酸化していない第1表面を
有するバリヤ層を設けるステップ、 (b) 前記バリヤ層
の前記第1表面上に第1銅層を堆積させるステップを含む
方法を用いて銅を堆積させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的には、半導
体デバイスを製造するメタライゼーションプロセスに関
する。特に、本発明は、銅又は他の導電物質の上を覆う
導電性薄膜に対する密着性が高められたバリヤ層の使用
に関する。
【0002】
【従来の技術】0.20ミクロンよりも小さい大きさのマル
チレベル金属相互接続は、超大規模集積回路(ULSI)の達
成において重要な役割を果たすことが期待される。ULSI
は、次世代の超大規模集積回路(VLSI)である。パターン
形成誘電開口部の中に金属を堆積することに続いて平坦
化を得るために化学的機械的研磨(CMP)を行うことを含
むダマシーン(Damascene)プロセスも、そのようなマル
チレベル金属相互接続の達成において重要な役割を果た
すと考えられている。結果として、パターン形成誘電ト
レンチに金属を信頼性高く堆積させる方法、及び望まし
い特性をもつ相互接続をもたらす方法でそのようにする
方法が求められている。ダマシーンプロセスは、Ryu,
C.による『銅相互接続のミクロ構造と信頼性(Microstru
cture and Reliability of Copper Interconnects)』の
スタンフォード大学の博士論文(1998年6月)に記述され
ており、これは本明細書に援用されている。
【0003】アルミニウム(Al)は、電気特性が優れてい
ることから相互接続金属として広く用いられている。Al
相互接続を堆積する既知の好ましい手順としては、化学
気相堆積(CVD)又は物理気相堆積(PVD)が含まれる。CVD
は、Alの良好なコンホーマル層ができるために、ダマシ
ーンプロセスにおいて見られる高アスペクト比の特徴を
もつ種類にAlを堆積させる好ましい手順である。即ち、
表面のトポグラフィが基部と、トレンチやコンタクトバ
イアのようなステップカバレッジが必要である側壁部を
もつ層を含む場合でさえも均一な厚さをもつ層が基板表
面を覆っている。比較的低温で、0.5ミクロンより小さ
いアパーチャの中へCVDによってAlを堆積することによ
りAl相互接続を製造することは既知である。
【0004】しかしながら、デバイス密度、チップの大
きさ、及び最大相互接続長が増す一方でデバイスの大き
さが縮み続けるので、Alの限界は徐々に明らかになる。
特に、約0.18ミクロンよりも幅が小さい相互接続は、次
世代集積回路に望ましい。しかしながら、この大きさで
はアルミニウムのエレクトロマイグレーションが相互接
続中で欠陥を引き起こし得る。Alの抵抗率も長い相互接
続に受け入れられない高い抵抗を引き起こし、RC遅延を
引き起こし得る。即ち、相互接続中に蓄積したエネルギ
が消散されるときにかかる時間のための遅延である。従
って、次世代集積回路の要求を満たすような新しい金属
が必要とされる。
【0005】銅(Cu)は、現在、相互接続におけるアルミ
ニウムの代りとして研究されている。先に参照文献とし
て引用したRyuには、銅相互接続に関して当該技術の現
在の状態が報告されている。Cuは、バルクで1.67μΩ-c
mの抵抗率をもち、これはAlの抵抗率(2.66μΩ-cm)より
約40%小さい。また、同じような環境においてはAlより
エレクトロマイグレーションに対する抵抗が優れ、RC遅
延が小さい。このように、Cuの抵抗率が低いために、高
い線密度、即ち、小さい幅に適応するとともに、高デバ
イス速度が可能である。
【0006】銅相互接続は、物理気相堆積(PVD)、電気
めっき、及び無電解めっきなどの様々な慣用的手順によ
って堆積される。化学気相堆積(CVD)は、ステップカバ
レッジが優れかつ堆積能が選択的であるために実行可能
な方法である。CVDは、前駆物質と言われる熱反応又は
ガス化合物の分解による基板上の反応生成物の形成、こ
の場合は銅を含む。有機金属CVD(MOCVD)は、1種以上の
有機金属前駆物質を用いる方法であるが、比較的低温で
用いられることから銅のCVDが好ましい。好ましい有機
金属前駆物質としては、Cu+2(hfac)2及びCu+2(fod)2
挙げられる。ここで、hfacはヘキサフルオロアセチルア
セトネートアニオンの省略形で、fodはヘプタフルオロ
ジメチルオクタンジエンの省略形である。
【0007】好ましいプロセスは、揮発性の液体複合体
+1(hfac)(tmvs)を前駆物質として、アルゴンをキャリ
ヤガスとして用いる。ここで、tmvsはトリメチルビニル
シランの省略形である。この前駆物質は周囲条件下で液
体なので、半導体製造において現在使われている標準CV
Dバブラ前駆物質送出システムで利用できる。堆積反応
は、熱せられた基板上で次の機構に従って進行すると考
えられている。(s)は、表面との相互作用を示し、(g)
は、気相を示す。 (1) 2Cu+1(hfac)(tmvs)(g) → 2Cu+1(hfac)(tmvs)
(s) (2) 2Cu+1(hfac)(tmvs)(s) → 2Cu+1(hfac)(s) + 2
(tmvs)(g) (3) 2Cu+1hfac(s) → Cu(hfac)(s) + Cu+2(hfac)
2(s) (4) Cu(hfac)(s) + Cu+2(hfac)(s) → Cu(s) + Cu+2
(hfac)2(s) ステップ1においては、前駆物質は気相から金属表面に
吸着される。ステップ2においては、前駆物質は2Cu+1(h
fac)と2(tmvs)に解離する。(tmvs)は脱着によって表面
から解離する。ステップ3においては、Cu(hfac)とCu
+2(hfac)2は表面のCu +1(hfac)化学種間の電子交換によ
って生成される。ステップ4においては、金属銅と揮発
性Cu+2(hfac)2は(hfac)基の移動によって形成される。C
u+2(hfac)2は、脱着によって表面から脱離し、金属銅が
残る。全ての不均等化反応は、次の式で表される。 2Cu+1(hfac)(tmvs)(g) → Cu(s) + Cu+2(hfac)2(g) + 2
(tmvs)(g) tmvsとCu+2(hfac)2の両方とも、チャンバから使い尽く
される揮発性の堆積反応の副産物である。Cu+2(hfac)2
は、Cu+2(hfac)2の分解に要する温度よりも温度がはる
かに低いために、それ以後の堆積には寄与しない。
【0008】Cu+1(hfac)(tmvs)は、サーマルプロセスか
又は高プラズマCVD(PECVD)と呼ばれるプラズマに基づく
プロセスによってCuを堆積させるために前駆物質として
用いられる。基板は、Cu+1(hfac)(tmvs)からCuのPECVD
のために好ましくは約100〜400℃の間の温度に維持され
る。基板は、高プラズマでないCu+1(hfac)(tmvs)からCu
のCVDのために好ましくは約150〜220℃の間の温度、更
に好ましくは約170℃に維持される。それより低い温度
にすると、堆積速度が非常に遅くなり、それより高い温
度になると逆に、結果として生じる相互接続の抵抗率に
影響を与える。熱CVDは熱CVDに典型的に含まれるより低
い温度のためにPECVDの方が好ましい。
【0009】しかしながら、周囲の誘電又は絶縁層、及
び下にあるシリコン基板の中に銅が拡散し、これらの層
の望ましい特性を妨害する。この問題はアルミニウムに
もあり、このような相互接続を他の特徴から分離するバ
リヤ層を使うことが既知である。アルミニウムの相互接
続のバリヤ層は、一般的に、タンタル(Ta)、窒化タンタ
ル(TaN)、チタン(Ti)、及び窒化チタン(TiN)を含む物質
からつくられる。銅相互接続を他の特徴から分離するの
にバリヤ層を使うことも既知である。銅相互接続を他の
特徴から分離するのに使われるバリヤ層としては、アル
ミニウム相互接続に使われる上記の材料が挙げられる。
しかしながら、これらのバリヤ層とアルミニウムの間の
相互作用が集中的に研究されている一方、Cuとの相互作
用は異なる。特に、バリヤ層とそのバリヤ層上に堆積し
た銅相互接続の間の密着性はしばしば不十分である。そ
れによって、高バイア抵抗性と不十分なエレクトロマイ
グレーション抵抗性によるデウェッティングとデバイス
破損が起こる。この問題は、特に、CVDによって堆積し
たCu相互接続で著しいが、PVD、電気めっき及び、無電
解めっきのような他の方法によって堆積したCuにも程度
は小さいが存在はする。更に、不適切なバリヤ層を選択
すると、銅相互接続の堆積、界面混入物、及び/又は銅
中の望ましくないミクロ構造などについて問題が出てく
る。CVDに関しては、これらの問題を解決しようとする
努力は、主に、銅薄膜中に組み入れられる前駆物質中に
塩素やフッ素が存在しないようにすることに向けられて
いる。
【0010】PVDによって堆積したCu層は、典型的に
は、CVDによって堆積したCu層よりも慣用のバリヤ層に
対して良好な密着性を示した。しかし、優れたトレンチ
やバイアフィルのような他の理由によりCVDはPVDよりも
好ましい。CVDとPVD双方の都合のよい特性を利用するた
めに、下地バリヤ層に良好に付着するPVDによってCuの
シード層を堆積し、続いて優れたトレンチやバイア充填
を得るために、CVDによってCuを堆積させることが既知
である。しかしながら、CVDとPVDの双方を使うことによ
り、余分なプロセスステップが必要となり、製造時間と
コストを増す。密着性を高めるために、堆積後にCVD堆
積Cuをアニールすることも既知である。同書を参照され
たい。
【0011】
【発明の概要】本発明は、バリヤ層のような基板に対す
る銅や他の導電性金属の密着性を改善する方法を提供す
る。実質的に酸化していない第1表面を有するバリヤが
設けられる。次に、銅層をバリヤ層の第1表面上に堆積
させる。第1表面の実質的に酸化していない状態によ
り、バリヤ層に対する銅層の密着性が高められる。バリ
ヤ層の実質的に酸化していない第1表面は、その堆積に
続いてのバリヤ層の酸化を防止することにより、又は導
電性金属を堆積させる前にバリヤ層表面の少なくとも一
部から酸化を除去又は置換することにより与えられる。
更に、密着強化物質がバリヤ層に添加され、バリヤ表面
の少なくとも一部が酸化せずに保たれることを行わせ
る。銅の場合には、銅は、例えば、化学気相堆積(CV
D)、物理気相堆積(PVD)、無電解めっき、及び電気めっ
きを含む種々のプロセスで堆積する。
【0012】バリヤ層の実質的に酸化していない第1表
面は、バリヤ層内に貴金属を含めることにより与えられ
る。その貴金属は、例えば、金(Au)、銀(Ag)、白金(P
t)、クロム(Cr)、ニッケル(Ni)、及びパラジウム(Pd)か
らなる群より選ばれる。バリヤ層は、実質的に貴金属か
らなっても、貴金属でドープされてもよいので、バリヤ
層の表面の少なくとも一部は酸化されない。バリヤ層
は、貴金属の密着強化層が含まれる。貴金属は、イオン
注入又は当該技術において既知の他の手法によってバリ
ヤ層に添加される。
【0013】実質的に酸化していない第1表面は、ま
た、貴金属についての上記手法を用いてバリヤ層表面で
揮発性酸化物を形成する高融点金属を含めることにより
与えられる。その高融点金属は、例えば、タングステン
(W)及びモリブデン(Mo)からなる群より選ばれるが限定
されるものではない。
【0014】バリヤ層が曝露される環境は、金属含有相
互接続材料を適用する前に酸化を最少にするように制御
される。例えば、バリヤ層の堆積がなお進行している間
に銅の堆積が開始される。銅がCVDによって堆積する場
合、バリヤ層の物質はCVD堆積の少なくとも第1部分中の
前駆物質に組込まれる。化学気相堆積(CVD)による銅の
堆積中のバリヤ層の酸化は、実質的に水を含まない前駆
物質を用いることにより避けられる。
【0015】実質的に酸化していない第1表面は、例え
ば、イオン衝撃、揮発性化学種を生成する化学反応、及
び置換物質との接触を含むが限定されない手法を用いて
バリヤ層の表面から酸化物を除去することにより与えら
れる。
【0016】
【発明の実施の形態】本発明は、下地バリヤ層に対する
密着性が優れた銅相互接続を提供する。本発明がどのよ
うに働くかについての理論によって制約されるものでは
ないが、金属含有相互接続堆積物とバリヤ層間の不十分
な密着性は、典型的には、従来の方法によって製造され
た従来のバリヤ層の表面上にある酸化物によるものであ
ると本発明者らは考える。この酸化物は、銅が金属含有
相互接続材料である場合に特に有害であると思われる。
【0017】1. 定義 詳細な説明の前置として、本明細書及び前述の特許請求
の範囲に用いられる単数の形は特にことわらない限り複
数のものも含まれることは留意されるべきである。従っ
て、例えば、『半導体』という語は、半導体の挙動特性
をもつことが知られる様々な異なる材料が含まれ、
『銅』というのはその合金も含まれる。
【0018】本発明の説明に特に重要な個々の用語を次
に定義する。
【0019】『アスペクト比』という用語は、具体的な
特徴の高さと幅との比を意味する。その特徴が1を超え
る幅をもつ場合、アスペクト比は、典型的には、その特
徴の最小の幅を用いて計算される。例えば、多層を通っ
て管状形に典型的に延びているコンタクトバイア開口部
は高さと径があり、アスペクト比は管状の高さを径で割
ったものである。トレンチのアスペクト比は、そのトレ
ンチの高さを、典型的には底である最小の幅で割ったも
のである。
【0020】『銅』という用語は、銅又はその合金を意
味し、合金の銅含量は少なくとも80原子%である。合金
は、2種を超える元素成分を含んでもよい。
【0021】『減結合プラズマ源』という語は、電力の
入力がプラズマ源発生器や基板バイアス装置へ別個に制
御されるプラズマ発生装置を意味する。基板バイアス電
圧は、基板表面上にイオン衝撃エネルギを働きかける。
この減結合プラズマ源は、典型的には、プラズマ源電力
及びバイアス電力を相互の影響を分離(減結合)する手段
が組込まれている。
【0022】『特徴』という用語は、コンタクト、バイ
ア、トレンチ、及び基板表面のトポグラフィをつくる他
の構造を意味するがそれらに限定されない。
【0023】『FWHM』という用語は、アルミニウム構造
の一般に報告された表示を意味する。FWHMは、X線検出
器を2θに固定しつつ相の指定ブラック角だけ試料を回
転する(ロッキング)ことにより得られた測定であるX線
回折『ロッキング曲線』から得られる。度で表されるFW
HMは、最大の高さの半分の曲線の幅だけにかかる度数を
示す。多くの度数にかかっている広い曲線は、問題の結
晶学的配向が高度に構造されないことを意味する。限ら
れた度数にかかる狭い曲線は強いシグナルであり、興味
深い多量の結晶学的配向を示す(高度な構造)。FWHM測定
は、測定可変部に対する感受性が低く且つある試料の構
造度の直接の指標であるので回折強度より好ましい。ロ
ッキング曲線は、エレクトロマイグレーションがアルミ
ニウムの結晶学的配向に直接関係するのでアルミニウム
堆積膜のエレクトロマイグレーション抵抗性の標準指標
になってきている。
【0024】『高密度プラズマスパッタ堆積』という用
語は、高密度誘導結合型高周波プラズマがスパッタリン
グカソードと基板支持電極間に生成し、よってスパッタ
エミッションの少なくとも一部が基板表面に達する時に
はイオンの形であるスパッタ堆積(好ましくはマグネト
ロンスパッタ堆積)を意味するがそれらに限定されな
い。
【0025】『SIMS』という用語は、二次イオン質量分
光計を意味する。
【0026】『伝統的スパッタリング』という用語は、
基板上に薄膜層を形成する方法であって、ターゲットを
スパッタ付着させ、ターゲットからスパッタ付着した物
質がターゲットと基板間を通って基板上に薄膜層を形成
し、基板に達する前にターゲットからスパッタ付着され
るターゲット物質の実質的な部分をイオン化する手段が
設けられていない、前記方法を意味する。伝統的なスパ
ッタリングを与えるために構成された装置は、米国特許
第5,320,728号に開示されており、この開示は本明細書
に援用されている。その伝統的スパッタリング構成にお
いては、イオン化されるターゲット物質の割合はターゲ
ットからスパッタ付着したものの10%未満、更に典型的
には1%未満である。
【0027】『XPS』という用語は、X線光電子分光法を
意味する。
【0028】2. 本発明を実施するための装置 基板プレクリーニングステップ(典型的にはイオン衝
撃)、バリヤ層の堆積及び銅シード層の堆積を行うため
に用いられるプロセスシステムは、アプライドマテリア
ルズ社(カリフォルニア州サンタクララ)製のENDURA(商
標)一体型処理システムである。このシステムは、米国
特許第5,186,718号及び同第5,236,868号に図示及び説明
されており、これらの開示は本明細書に援用されてい
る。図2は、ENDURA(商標)一体型処理システムを示す構
造である。
【0029】3. 本発明の好適な実施形態 特に前駆物質として銅+1(hfac)(tmvs)を用いてCVDによ
り堆積したCuに関して、非酸化表面を有する金属又は導
電性バリヤ層は従来の技術に記載された堆積反応のステ
ップ(3)で起こる電子移動を容易にするが、酸化したバ
リヤ層表面はその電子移動を阻害すると本発明者らは考
える。その酸化は、同様に、PVD、電気めっき、又は無
電解めっきのようなCuの他の堆積プロセスにおいても良
好な密着性に必要なステップを阻害すると考えられる。
本発明は、Cuとバリヤ層間の密着性が良好であるように
Cuが堆積される表面が実質的に酸化していないバリヤ層
を提供する。『実質的に酸化していない』とは、酸化し
た表面に相対してCuの堆積を容易にする金属表面を有す
ることを意味する。好ましくは、実質的に酸化していな
い表面は、酸化物の単一の単層でないものである。最小
限では、バリヤ層表面の少なくとも一部は酸素原子の存
在がない。
【0030】実質的に酸化していない表面を有するバリ
ヤ層を与える幾つかの方法がある。熱力学、動力学、又
は他の基準を用いて曝露される条件下で酸化しないバリ
ヤ層材料が選ばれる。バリヤ材料は、多くの条件下で酸
化に抵抗性のあることが既知の貴金属、例えば、金(A
u)、銀(Ag)、白金(Pt)、クロム(Cr)、ニッケル(Ni)、及
びパラジウム(Pd)である。バリヤ材料は、揮発性酸化
物、即ち、真空条件下で揮発する酸化物、例えば、タン
グステン(W)及びモリブデン(Mo)である。バリヤは酸化
に対して必ずしも抵抗性のあるものでない物質でつくら
れるが、バリヤ層の酸化抵抗性を改善するために及びバ
リヤ層上に酸化していない表面積の存在を行わせるため
に酸化に対して抵抗性のある物質でドープされる。酸化
に対して抵抗性のある物質は、Cu堆積プロセスの少なく
とも開始部分に組込まれて密着性を高める。例えば、CV
DによってCuを堆積するために用いられる前駆物質に貴
金属が組込まれる。
【0031】バリヤ層が曝露される環境は、酸化をでき
るだけ少なくするように制御される。本発明の好適な実
施形態は、酸化に対して必ずしも抵抗性のあるものでは
ない材料の使用が含まれるが、その場合の環境はCu堆積
のときに実質的に酸化物を含まない表面を与えるために
制御される。Cuは、バリヤ材料が酸化する時間がないよ
うにバリヤ物質を堆積直後に堆積する。Cuの堆積は、バ
リヤ層が酸化物を形成する時間がないように、及びCuが
バリヤ層の材料と密接に混合する界面があるようにバリ
ヤ層の堆積が完了する前に開始される。真空又は制御さ
れた非酸化環境は、例えば、バリヤ層とCuの堆積を同じ
真空チャンバ内で又は接続した真空チャンバ内で行うこ
とによりCuが堆積するまでバリヤ層上に維持されること
が好ましく、その場合にチャンバ周囲は酸化せず、バリ
ヤ層を洗い流してその表面の酸化を防止するフロースル
ー非反応性ガスが含まれる。
【0032】バリヤ層は多層を含み、上層はCuが堆積す
べき密着強化層であり、下地層はCuが同様に密着せず他
の望ましい性質をもつ材料で製造される。その密着強化
上層は、バリヤ材料の層を順次堆積することにより製造
される。また、バリヤ層は、バリヤ層の表面に優先的に
移動させる密着強化微量添加剤が含まれる。アニーリン
グステップは、その微量添加剤を表面に偏析するように
行われる。
【0033】バリヤ層を製造する材料及び方法は、バリ
ヤが、周囲の材料へCuが拡散することを防止し、下地材
料に十分に付着し、導電性が良好であり、且つ下地材料
の性質に悪影響を及ぼさない、コンホーマル層であるよ
うに選ばれることが好ましい。結果として、Cuが堆積す
る実質的に酸化物を含まない表面を与えるバリヤ層及び
方法はある装置で用いるのに適しないが他のものに用い
るのには適しているものである。
【0034】適切なバリヤ材料の熱力学的選定 バリヤ層が典型的には曝露される環境を含む様々な条件
下で酸化に抵抗性である金属は既知である。これらの金
属としては、金(Au)、銀(Ag)、白金(Pt)、クロム(Cr)、
ニッケル(Ni)、及びパラジウム(Pd)が挙げられる。他の
金属は、バリヤ層が曝露される真空条件下で揮発性であ
る酸化物を有することが既知であるもの、例えば、タン
グステン(W)又はモリブデン(Mo)である。密着性に関係
しない基準、例えば、装置の静止及び処理の複雑さやコ
ストとの適合性によっては、これらの金属の何れもがバ
リヤ層、バリヤ層内の微量添加剤又は成分、及び/又は
バリヤ層の密着強化上層として用いるのに好ましいもの
である。
【0035】熱力学的基準は、バリヤ層として用いるの
に酸化に対して抵抗性のある材料を選定するために用い
られる。例えば、表1は、半導体製造に用いられる材料
の種々の酸化物生成熱を示す表である。
【0036】
【表1】
【0037】酸化に対する抵抗性のほかに、バリヤ層材
料の導電性も考慮される。提案した材料とその抵抗率と
しては、Au(2.4μΩ-cm)、Co(9μΩ-cm)、Ni(7μΩ-c
m)、Pt(10.5μΩ-cm)、Pd(10.8μΩ-cm)が挙げられる。
典型的に許容しうる材料の抵抗率は、約50μΩ-cm未満
である。
【0038】バリヤ層の酸化を低減する環境制御 用いられるバリヤ物質によっては、バリヤ層上に形成さ
れる酸化物量はバリヤ層が曝露される環境に感受性があ
る量である。好ましくは、バリヤ物質は酸化物の有意量
が種々の環境下で形成しないように選定され、環境の注
意深い制御は必要ではない。しかしながら、酸化物を形
成するバリヤ材料は、バリヤ層が曝露される環境を制御
することにより本発明の範囲内に用いられる。適切なパ
ラメータとしては、バリヤ層が曝露される酸素分圧及び
/又は水分量、その曝露中の温度、種々の供給源からプ
ロセスチャンバ内に利用できる酸素除去用非酸化パージ
ガスの存在、及びCu堆積前の曝露時間が挙げられる。
【0039】CVDによって堆積したCuについては、Cuを
堆積するために用いられる前駆物質はバリヤ物質の酸化
に影響する。例えば、一般に用いられるβ-ジケトネー
トリガンド、hfacは酸素及び/又は水(及びフッ素と炭
素)の潜在的汚染源である。実際に、Cu堆積速度を高め
るために、水が、例えば、hfacを水和することにより銅
+1(hfac)(tmvs)のような前駆物質に慣用的に添加されて
いる。本発明者らの分析により、Cuが堆積すべきバリヤ
層の表面を水が酸化するので、水の添加はバリヤ層への
Cuの密着性に有害であることがわかる。非常に少量の水
と酸素だけを含み、好ましくはそれらの物質を実質的に
含まない前駆物質が酸化を低減するために用いられる。
【0040】少量の水を有する前駆物質の使用は、CVD
堆積速度を高める水の慣用的な使用とは逆のことであ
る。しかしながら、Cuの最初の数原子層の堆積前又は堆
積中、即ち、Cu堆積の最初の数秒中に前駆物質中の水の
ためにバリヤ層の酸化が起こる。結果として、CVDによ
るCuの核形成層を堆積させる少量の水を有する前駆物質
を用いることにより良好な密着性が得られる。次に、更
に水を有する前駆物質を用いてCVDによりCuを堆積する
ことにより、又はCuの核形成層を堆積させるために用い
られる同じ前駆物質に水を添加することにより、良好な
堆積速度が得られる。このプロセスは、PVDによる核形
成層の堆積に続いてCVD堆積に好ましく、Cuの堆積がCVD
のみによることから製造の複雑さが低減する。
【0041】バリヤ層表面から酸化物を除去するための
イオン衝撃の使用 イオン衝撃は、銅核形成層の堆積直前にバリヤ層表面の
『プラズマクリーニング』又は『スパッタクリーニン
グ』に用いられる。半導体基板表面のイオン衝撃の手法
は、当該技術において周知であり、本明細書に詳述され
ない。下地バリヤ層表面に対するこの核形成層の密着性
を更に促進させることは銅核形成層の最初の適用中にイ
オン衝撃を用いることが可能である。
【0042】メタライゼーションジオメトリ 図1は、本発明のCu相互接続に有効なメタライゼーショ
ンジオメトリを示す図である。図1のメタライゼーショ
ンジオメトリは、CVDに続いてPVDを含む、カリフォルニ
ア州サンタクララのアプライドマテリアルズ社から供給
されるDRY FILL(商標)に従って製造されることが好まし
い。誘電材料から製造されることが好ましい基板12は、
アスペクト比が高いバイア14を有する。しかしながら、
本発明は、何れのアスペクト比を有するバイアとも有益
である。バイア14は、壁18と床20がある。薄いバリヤ層
16は、基板12上に直接堆積し、バイア14の壁18と床20を
含む実質的に全ての表面を覆っている。薄いバリヤ層16
は、厚さが通常は約150オングストローム〜約1,000オン
グストロームである。しかしながら、バリヤ層が相互接
続の全抵抗率に寄与することから、好ましい厚さは約15
0オングストローム〜約350オングストロームの範囲であ
る。コンホーマルCVD Cu層22は、コンタクト又はバイア
の上を封じる厚さを超えない所望の厚さまでバリヤ層16
上に堆積する。バリヤ層16は、Cu層22が堆積される場合
にバリヤ層16とCu層22間の表面が実質的に酸化物を含ま
ないような材料及び/又はプロセスを用いて製造され
る。次に、PVD Cu層23をCVD Cu層22上に堆積させる。CV
D Cu層22とPVD Cu層23間の界面は、PVD Cu層23が堆積し
た後には界面が明らかでないことから点線で示されてい
る。即ち、CVD Cu層22とPVD Cu層23は単一の集積化Cu層
をなしている。次に、PVD Cu層23の上面26が既知の方
法、例えば、化学的機械的研磨(CMP)で平坦化される。
カリフォルニア州サンタクララのアプライドマテリアル
ズから入手できるミラシステム(Mirra System)は、有利
に用いられるCMP装置である。PVD Cu層23はスズ(Sn)の
ような微量添加剤でドープされてPVD Cu層23の電気的性
質を変化させる。これらの微量添加剤がCVD Cu層22にも
分散し、よって集積化Cu層の電気的性質を変化させるよ
うにプロセスが制御される。しかしながら、一般的に
は、PVD Cu層23はドープすることを必要としない。
【0043】好適な実施形態の製造装置 本発明の方法は、結果的に基板を処理するためにプログ
ラムされた集積化クラスタツールにおいて行われること
が好ましい。例えば、Tepmanらの1993年2月16日発行の
『段階的真空ウェーハ処理装置及び方法』と称する米国
特許第5,186,718号には、1段階真空ウェーハ処理システ
ムが開示されており、これは本明細書に援用されてい
る。
【0044】図2は、具体的な集積化クラスタツール60
を示す図である。クラスタツールは、処理方法を行うた
めにプログラムされたマイクロプロセッサコントローラ
を備えていることが好ましい。基板は、カセットロード
ロック62によってクラスタツールに導入される。ブレー
ド67をもつロボット64が、バッファチャンバ68によって
基板をカセットロードロック62から脱ガスウエハオリエ
ンテーションチャンバ70へ、次にプレクリーンチャンバ
72に移送する。脱ガス及びプレクリーニングは、これら
のチャンバ内で当該技術に既知の方法を用いて行われ
る。
【0045】次に、ロボット64が基板を移送チャンバ80
内に位置するロボット78に移送する。ロボット78はチャ
ンバ82内に基板を配置し、そこでバリヤ層が本発明に従
って堆積する。次に、ロボット78は基板をCVDチャンバ8
4内に配置し、そこで図1のCu層22のようなCu層がCVDに
よって堆積する。次に、ロボット78は基板をPVDチャン
バ86内に配置し、そこで図1のPVD Cu層23のようなPVD C
u層がPVDによって堆積する。次に、基板をロードロック
62によって取り出すためにトランスファチャンバ80、ク
ールダウンチャンバ76とバッファチャンバ68を逆に通過
させる。次に、基板を平坦化用化学的機械的研磨装置
(図示せず)で当該技術に既知の方法を用いて研磨され
る。
【0046】上記の製造ステップ中に、基板は1以上の
チャンバ内で何回でも何れの順序でも処理又は冷却され
て基板上に所望の構造をつくることが達成される。チャ
ンバの正確な配置や組合わせは、製造プロセスの個々の
ステップを行うために変化してもよい。
【0047】上記は、単に可能な処理順序を具体的に説
明するものであり、本発明によれば他の順序も行われ
る。例えば、本発明の密着強化層を有するTaバリヤ層の
ような伝統的バリヤ層の製造については、基板は、Cu層
を堆積させる前に、例えば、Taを堆積させるためにIMP
チャンバ88へ送られ、次にNi又はPtの密着強化層を堆積
させるためにPVDチャンバ86に送られる。
【0048】PVD、無電解めっき、又は電気めっきによ
り堆積したCu 上記説明は、主としてCVD Cuと用いるためのバリヤ層に
ついて集中した。しかしながら、本発明のバリヤ層は、
Cuが堆積する表面の酸化又は導電性がCuの堆積又は密着
性に影響し、反応ステップの1つで導電性表面上の電子
移動も起こるCuの堆積方法により有利に用いられる。こ
れらの方法としては、PVD、電気めっき、及び無電解め
っきが挙げられる。例えば、電気めっきCuフィルと無電
解めっきのCuは共に導電性表面上で電子移動を必要とす
る。
【0049】無電解Cuめっきにおいては、Cu原子はCu水
性イオンの触媒還元により膜表面に供給される。Cu還元
の電子は、堆積浴中で還元剤の酸化により供給される。
還元剤の酸化は、導電性表面上でのみ触媒される。典型
的なCu無電解プロセスは、下記の式によって示される。 Cu+2 + 2HCHO + 4OH- → Cu0 + H2 + 2HCOO- + 2H2O ここで、Cuイオンは硫酸Cu 5水和物溶液(CuS4O・5H2O)か
ら供給される。導電性表面は、従来の方法や上記の方法
によって堆積した本発明のバリヤ層の何れでもよい。
【0050】Cu電気めっきは、堆積パタメータが容易に
制御されることから優れたトレンチやバイアフィルを含
む無電解めっきより多くの利点を与える。Cu電気めっき
は、典型的には、硫酸めっき浴と硫酸Cu溶液を必要とす
る。反応は、硫酸Cuの簡単な解離とCuイオンの還元であ
る。 CuSO4 → Cu2+ + SO4 2- CVD Cuや無電解Cuのように、電気めっきにおけるCuイオ
ンの還元には導電性表面が必要である。本発明のバリヤ
層は、このために理想的に適しており、既知の方法や上
記の方法によって堆積される。高密度プラズマスパッタ
堆積が好ましい堆積方法である。
【0051】
【実施例】実施例1: Taの酸化 構造化SiO2層を有する基板上に堆積した200オングスト
ロームのTaのバリヤ層を各々がもつ幾つかの試料を調製
した。高密度プラズマスパッタリングプロセスを用いて
Taを堆積した。次に、Cuを約1000オングストロームの厚
さまでCVDによってバリヤ層上に堆積した。次に、他のC
u層を約1ミクロンの厚さまでPVDによって堆積した。
【0052】特に、Taバリヤ層をベクトラ(Vectra)(商
標)(アプライドマテリアルズ社の高密度プラズマ源)を
用いて堆積させた。CVD Cuを、直接液体注入システムを
用いて『シャワーヘッド』分配器へ送られる、キュプラ
セレクト(hfac)、2504ブレンド、CVD Cuシューマッハー
(Schumacher)製のCu(tmvs)前駆物質を用いて堆積させ
た。基板プラテン(カソード)ヒータ温度を180℃〜約200
℃に維持した。CVDリアクタプロセス圧をキャリヤガス
としてヘリウムを用いて約1.5Torrに維持した。PVD Cu
堆積は、アプライドマテリアルズ社によって開発された
280nmターゲット-基板配列Cuスパッタリング源(ロング
スロー又はγ銅源)を用いて行った。
【0053】CuがCVDによって堆積する前にTaバリヤが
後に曝露される条件を制御した。特に、プロセスの間で
真空チャンバから試料を取出さず、プロセス間の時間及
びその時間中のチャンバ内の酸素の量を表2に示される
ように制御した。PVD Cuを堆積した後、CVD CuとTaバリ
ヤ層間の密着性を一般のテープ試験法を用いて試験し、
ブランク及びスクライブテープ試験双方を用いた。『ブ
ランク』は妨害のない堆積層を意味し、『スクライブ』
はバリヤ層へのCVD Cu層の局部的な密着強度を求めるた
めに意図して引掻き傷をつけたことを意味する。ブラン
ク及びスクライブテープ試験の説明は、次の文献: B.N.
Chapman, J. Vac. Sci. Technol 11(1974), 106、 P.
A. Steinmann & H.E. Hintermann, J. Vac. Sci. Techn
ol. A7(1989), 2267に示されている。
【0054】表2は、それらの試験結果を纏めたもので
ある。
【0055】
【表2】
【0056】表2から、Taバリヤ層が曝露される酸素量
が増加するとTaとCVD Cu間の密着性が弱くなり、且つバ
リヤ層の表面上の酸化が続いて堆積したCu層の密着性が
低下することがわかる。表2から、Cuの堆積前にTaバリ
ヤ層が曝露される条件を制御してTa層の表面上に形成す
る酸化物の量を最少することによりCuとTaとの密着性が
改善されることがわかる。特に、CuとTaとの密着性は試
料1において特に良好であった。試料1を製造するために
用いられる厳密な条件の複製は大規模な生産では実際的
ではないが、本発明はCuが堆積される実質的に酸化物を
含まないバリヤ層の表面を与える更に実際的な方法を企
図する。
【0057】実施例2: バリヤ層の材料 構造化SiO2層を有する基板上に堆積したバリヤ層を各々
がもつ幾つかの試料を調製した。バリヤ層を約200オン
グストロームの厚さまで堆積させ、表3に示されるよう
に種々の材料から製造した。TaとTaNのバリヤ層をイオ
ン化金属プラズマチャンバ(IMP)内で堆積させた。TiNバ
リヤ層をCVDによって堆積させた。NiとPtを当該技術に
おいて既知の種類のDCマグネトロンエンデュラ(商標)プ
ラットホーム上で標準の伝統的スパッタリング法を用い
て堆積させた。NiとPtの基板をCVDCu堆積前に大気中の
周囲条件に約2日間曝露した。
【0058】次に、実施例1と同じ一般プロセスパラメ
ータと材料を用いてCVDによってバリヤ層上にCuを堆積
させた。次に、実施例1に記載された慣用のテープ試験
法によって試料を試験した。
【0059】
【表3】
【0060】表3からわかるように、Ta、TaN、及びTiN
のようなAlと共に用いられる従来の材料から製造された
バリヤ層上にCVDによってCuを堆積させた試料は、テー
プ試験が不合格であった。本発明者らは、この不合格が
バリヤ層上の酸化層の形成によるものであると考える。
反対に、本発明者らの分析によれば有意な酸化層を形成
しないと思われる材料から製造されたバリヤ層を有する
試料は、テープ試験に合格した。特に、NiとPtのバリヤ
層を有する試料はテープ試験を合格した。
【0061】PVDによって堆積したCuは、PVD Cu層がテ
ープ試験を合格した試料9で示されるCuが堆積するバリ
ヤ層の表面上の酸化に感受性のないことは明らかであ
る。しかしながら、本発明者らの分析により、PVDによ
って堆積したCuの密着性が本発明によって高められるこ
とは明らかである。
【0062】実施例3: 低水分含量の前駆物質を用いるC
VD Cuの密着性 構造化SiO2層を有する基板上に堆積したバリヤ層を各々
もついくつかの試料を調製した。バリヤ層を約200オン
グストロームの厚さまで堆積し、表4に示された様々な
材料から製造した。Ta、TaN、及びTiNバリヤ層を実施例
2と同様の方法で堆積させた。次に、基板を約3分間クリ
ーンルームの周囲条件に曝露し、1つのチャンバロード
ロックからもう1つのチャンバロードロックへ周囲空気
を通って移した。
【0063】次に、カリフォルニア州カールズバッドか
ら入手できるキュプラセレクト2500ブレンド前駆物質か
らCVDによってバリヤ層上にCuを堆積させた。この前駆
物質は、水分含量が少ないように配合されている(約2,5
00ppmより少ない)。Cu堆積中の温度は約200〜260℃であ
った。用いたCVD装置と一般プロセスパラメータは、前
の実施例に記載したものと同じにした。次に、実施例1
に記載されたように慣用のテープ試験法によって試料を
試験した。これらの試験結果を表4に纏める。表4に『空
気』の言及のない場合には、基板が約1分未満の時間に
室温で約10-7 Torrの制御された環境下で基板を移動し
たことに留意されたい。『空気』の言及がある場合に
は、バリヤ層が1つのチャンバからもう1つの移動中に約
e分間クリーンルーム室温に曝露されたものである。
【0064】
【表4】
【0065】表4からわかるように、低水分含量の前駆
物質から堆積したCVD Cuは試験したほとんどの環境下で
テープ試験に合格するのに十分なバリヤ層に対して密着
性がある。Cu堆積の前にバリヤ層が空気に曝露されたス
クライブ試験は不合格のみであった。この不合格は、恐
らく、どうして前駆物質中の水分による酸化物がほとん
ど生じなかったかに関係なく銅の密着性を阻害するだけ
十分な酸化物を生じる空気に曝露されることから起こる
と思われる。TiNはTiとTaNより遅い速度で酸化物を形成
すると思われ、これにより空気に曝露したTiN試料がス
クライブ試験に合格し、TiとTaN試料が不合格であった
理由が説明される。
【0066】実施例4: Ta/CVD Cu界面のXPS分析 構造化SiO2層を有する基板上に堆積したTaバリヤ層を各
々がもつ2つの試料を調製した。実施例3と同様の方法で
Taバリヤ層を堆積した。次に、基板を実施例3に記載さ
れるように約3分未満の時間ウェーハホルダ上でクリー
ンルーム周囲を通過させることによりCVD堆積チャンバ
へ移した。CVD Cu堆積に用いられるCVD装置とプロセス
パラメータは、前の実施例に記載されたものと同じにし
た。
【0067】次に、何れもシューマッハーから入手でき
る一方の試料としてキュプラセレクト2500ブレンド前駆
物質、及びもう一方の試料としてキュプラセレクト2504
ブレンドを用いてバリヤ層上にCuを堆積した。
【0068】キュプラ2500とキュプラ2504間の主な違い
は、キュプラ2500の水分含量が少量であることである。
即ち、キュプラ2504は、シューマッハー所有の方法を用
いて水和された基本的なキュプラ2500である。正確な水
分含量は不明であるが、2,500ppmより多い。キュプラ25
00前駆物質を用いて調製した試料は、スクライブとブラ
ンク密着性試験の双方に合格した。キュプラ2504前駆物
質を用いて調製した試料はその試験に不合格であり、低
水分含量前駆物質で調製した試料はバリヤ層とCu間の密
着性が良好であることがわかった。
【0069】図3(a)、(b)、(c)及び(d)
は、2つの試料のX線光電子分光法(XPS)プロットを示す
図である。図3(a)は、キュプラ2500前駆物質を用い
て調製した試料におけるタンタルのXPSピークを示す図
である。図3(b)は、キュプラ2500前駆物質を用いて
調製した試料における酸素のXPSピークを示す図であ
る。図3(c)は、キュプラ2504前駆物質を用いて調製
した試料におけるタンタルのXPSピークを示す図であ
る。図3(d)は、キュプラ2504前駆物質を用いて調製
した試料における酸素のXPSピークを示す図である。
『x』軸は結合エネルギ、eVであり、『y』軸は計数/秒
であり、『z』はスパッタ時間、分である。図3(a)
及び図3(c)のプロットしたタンタルピークはTa4d5
ピークであり、Cuと接触させたTaによって生じる。図3
(b)と図3(d)のプロットした酸素ピークはOlsピ
ークであり、酸素の存在によって生じる。
【0070】図3(a)及び図3(b)と図3(c)及
び図3(d)とを比較すると、高水分含量の前駆物質の
キュプラ2504(図3(c)及び図3(d))を用いて調製
した試料より低水分含量の前駆物質のキュプラ2500(図
3(a)及び図3(b))を用いて調製した試料におけ
る銅とタンタル間の界面に酸化が少ないことがわかる。
特に、図3(c)のFWHMシグナルは図3(a)より幅が
広く、図3(b)の酸素ピークは図3(d)に対してず
れている。特に、2500ブレンドについて50秒のスパッタ
リング時間からと80分のスパッタリング時間からのタン
タルのFWHMは約60°であり、2504ブレンドについて25分
のスパッタリング時間からと50分のスパッタリング時間
からのタンタルのFWHMは約40°である。2500ブレンドか
らCVD Cuと接触させたTa表面についてのTaシグナルFWHM
のこの広がりから、2500ブレンドからCVD Cuと接触させ
たTa表面が2504ブレンドと接触させたTa表面より酸化し
ないことがわかる。2500ブレンドについて対応する時間
の酸素ピークの高さから酸素計数/秒(c/s)が約ゼロであ
ることがわかる。酸素シグナルのc/sが約0.25である250
4ブレンドより非常に小さいことは2500ブレンドのタン
タル酸化より少ないことを示している。
【0071】実施例5: Pt、Ni、及びTaバリヤ層上のCVD
CuのSIMS分析 構造化SiO2層を有する基板上に堆積したバリヤ層を各々
もついくつかの試料を調製した。バリヤ層を約200オン
グストロームまで堆積させた。Pt、Ni、及びTaバリヤ層
をそれぞれ有する3種の試料を調製した。バリヤ層を実
施例2に記載されたように製造した。CVD Cu前にバリヤ
層が曝露された環境は前述と同じにした(試料をCVD Cu
堆積前の約2日間室温で大気圧中の周囲条件に位置する
ボックス内に配置した)。
【0072】次に、前の実施例とキュプラセレクト2504
ブレンドに記載された装置と一般プロセスパラメータを
用いてCVDによってバリヤ層上にCuを堆積させた。次
に、実施例1に記載された慣用のスクライブ及びブラン
クテープ試験法双方を用いて試料を試験した。Taバリヤ
層を有する試料はテープ試験に不合格であったが、Niバ
リヤ層を有する試料とPtバリヤ層を有する試料はテープ
試験に合格した。
【0073】図4(a)、図4(b)及び図4(c)
は、Ta、Ni、及びPtバリヤ層をそれぞれ有する試料を示
すSIMSプロファイルである。x軸は、バリヤ層の面に垂
直な向きの位置を示す。y軸は、種々の元素の濃度、原
子/cm3を示す。図4(b)のプロット810、820、830、8
40、850及び860から、Niバリヤ層を有する試料のCu、フ
ッ素、炭素、酸素、シリコン及びNiの濃度がそれぞれわ
かる。図4(c)のプロット910、920、930、940、950
及び960から、Ptバリヤ層を有する試料のCu、フッ素、
炭素、酸素、シリコン及びNiの濃度がそれぞれわかる。
【0074】Cuとバリヤ層間の界面はフッ素と炭素濃度
のピークにほぼ位置し、Cu濃度は低下し始める。フッ素
と炭素プロファイルの類似性、即ち、異なるテープ試験
結果と組合わせたフッ素の比較プロット720、820及び92
0、とプロット730、830及び930から、Cuとバリヤ層間の
界面か又はCuマトリックスにおけるフッ素と炭素による
違いはPtとNiのバリヤ層を有する試料の優れた密着性に
恐らく関与しないと思われる。
【0075】Taバリヤ層を有する試料からCuとTaバリヤ
層間の界面における酸素ピークがわかる。図4(a)、
図4(a)のプロット740を参照されたい。Cu堆積前又
は堆積中に酸化されることが示されている。NiとPtのバ
リヤ層を有する試料は、対応するピークをもたない。図
4(b)及び図4(c)、それぞれプロット840及び940
を参照されたい。Cu堆積前又は堆積中にNi及びPtがほと
んど酸化しないことが示されている。本発明者らの分析
によれば、バリヤ層の酸化のこの違いは、Taバリヤ層を
有する試料と相対してPtとNiバリヤ層を有する優れた密
着性に関与するものである。
【0076】実施例6: エクスサイチュPtとNi上に堆積
したCVD CuのX-TEM分析 構造化SiO2層を有する基板上に堆積したバリヤ層を各々
がもつ2つの試料を調製した。バリヤ層を約200オングス
トロームの厚さまで堆積させた。一方がPtバリヤ層を有
し、もう一方がNiバリヤ層を有した。実施例2に記載さ
れるようにバリヤ層を製造した。CVD Cu前にバリヤ層を
曝露した環境は、前述と同様にした(試料をCVD Cu堆積
前の約2日間室温で大気中の周囲条件に位置するボック
ス内に配置した)。
【0077】次に、前の実施例とキュプラセレクト2504
ブレンドについて記載された装置と一般プロセスパラメ
ータを用いてCVDによってバリヤ層上にCuを堆積させ
た。次に、実施例1に記載された慣用のスクライブ及び
ブランクテープ試験双方を用いて試料を試験した。試料
は全てテープ試験に合格した。
【0078】試料を断面にし、X線透過型電子顕微鏡(X-
TEM)を用いて試験した。Ptバリヤ層上に目視酸化物層は
なく、PtとCu間の界面は十分に画成された。Niバリヤ層
の表面上に酸化物のつぎはぎが見られた。目視酸化物の
ない領域においては、NiとCu間の界面がはっきり現れ、
十分に画成された。目視酸化物の存在を示すNiとCu間の
界面の小さな散乱部分は、この試料のテープ試験中に不
合格を生じるには不十分であった。
【0079】上記は本発明の好適な実施形態に関する
が、本発明の他の実施例もその基本的な範囲から逸脱す
ることなく講じられる。本発明の範囲は、前述の特許請
求の範囲によって決定される。
【図面の簡単な説明】
【図1】本発明のCu相互接続に有効なメタライゼーショ
ンを示す図である。
【図2】基板表面がバリヤ層のPVD堆積及び金属含有相
互接続層のCVD堆積中に曝露される周囲を制御するのに
有効な種類の具体的な集積化クラスタツールを示す図で
ある。
【図3】(a)はCuがキュプラ(Cupra)2500前駆物質を
用いて堆積したTaバリヤ層を有する試料についてタンタ
ルのXPSピークを示した図、(b)は図3(a)の試料
について酸素のXPSピークを示した図、(c)は図3
(a)と同様の試料においてタンタルのXPSピークを示
す図であるが、Cuはキュプラ2504前駆物質を用いて堆積
した図、(d)は図3(c)の試料について酸素のXPS
ピークを示す図である。
【図4】(a)はTaバリヤ層を有する試料のSIMSプロフ
ァイルを示す図、(b)はNiバリヤ層を有する試料のSI
MSプロファイルを示す図、(c)はPtバリヤ層を有する
試料のSIMSプロファイルを示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) C25D 7/12 C25D 7/12 H01L 21/203 H01L 21/203 Z 21/28 301 21/28 301Z 21/88 M (72)発明者 スリニヴァス ガンディコタ アメリカ合衆国, カリフォルニア州, サンタ クララ, モンロー ストリート 2727 (72)発明者 デニス コング アメリカ合衆国, カリフォルニア州, サニーヴェイル, ホガース テラス 406 (72)発明者 リアン チャン アメリカ合衆国, カリフォルニア州, フォスター シティ, メルボルン スト リート 1400 (72)発明者 セシュ ラマスワミ アメリカ合衆国, カリフォルニア州, サラトガ, ホースシュー ドライヴ 14690 (72)発明者 ダニエル カール アメリカ合衆国, カリフォルニア州, プレザントン, ポメツィア コート 2161

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 銅を堆積させる方法であって、(a) 実質
    的に酸化していない第1表面を有するバリヤ層を設ける
    ステップ、(b) 前記バリヤ層の前記第1表面上に第1銅層
    を堆積させるステップ、を含む方法。
  2. 【請求項2】 前記バリヤ層が、前記第1表面が配設さ
    れる密着強化上層を有する、請求項1記載の方法。
  3. 【請求項3】 前記第1銅層が化学気相堆積(CVD)によっ
    て堆積する、請求項1記載の方法。
  4. 【請求項4】 前記第1銅層が物理気相堆積(PVD)によっ
    て堆積する、請求項1記載の方法。
  5. 【請求項5】 前記第1銅層が無電解めっきによって堆
    積する、請求項1記載の方法。
  6. 【請求項6】 前記第1銅層が電気めっきによって堆積
    する、請求項1記載の方法。
  7. 【請求項7】 前記バリヤ層の前記第1表面が、貴金属
    を、前記前記バリヤ層の第1表面が酸化する傾向に働く
    のに十分な量含む、請求項1記載の方法。
  8. 【請求項8】 前記バリヤ層の前記第1表面が、金(A
    u)、銀(Ag)、白金(Pt)、クロム(Cr)、ニッケル(Ni)、及
    びパラジウム(Pd)からなる群より選ばれた1種以上の金
    属を、前記バリヤ層の前記第1表面が酸化する傾向に影
    響するために十分な量含む、請求項7記載の方法。
  9. 【請求項9】 前記バリヤ層の前記第1表面が、揮発性
    酸化物を形成する高融点金属を、前記バリヤ層の前記第
    1表面が酸化する傾向に影響するために十分な量含む、
    請求項1記載の方法。
  10. 【請求項10】 前記バリヤ層の前記第1表面が、タン
    グステン(W)及びモリブデン(Mo)からなる群より選ばれ
    た1種以上の金属を、前記バリヤ層の第1表面が酸化する
    傾向に影響するために十分な量含む、請求項9記載の方
    法。
  11. 【請求項11】 実質的に酸化していない前記第1表面
    がバリヤ層の表面から酸化物を除去することにより設け
    られ、前記酸化物がイオン衝撃、前記酸化物と反応して
    揮発性反応生成物を生じるガスと接触させることによる
    反応性クリーニング、及び前記酸化物と反応させて揮発
    性反応生成物を生じるプラズマ化学種と接触させること
    により反応性クリーニングからなる群より選ばれた方法
    を用いて除去される、請求項1記載の方法。
  12. 【請求項12】 前記バリヤ層の堆積がなお進行してい
    る間にCuの堆積が開始され、前記第1表面が、Cuの堆積
    が開始する直前に堆積した前記バリヤ層の部分を意味す
    る、請求項1記載の方法。
  13. 【請求項13】 前記銅層がCVDによって堆積し、前記
    第1銅層を堆積するために用いられる前駆物質がステッ
    プ(b)の開始後やステップ(a)の完了前の時間に堆積前の
    前記バリヤ層の物質と混ぜられる、請求項1記載の方
    法。
  14. 【請求項14】 ステップ(b)に用いられたものと異な
    るプロセスパラメータを用いて化学気相堆積(CVD)又は
    物理気相堆積(PVD)によって前記第1銅層上に第2銅層を
    堆積させるステップを更に含む、請求項1記載の方法。
  15. 【請求項15】 基板上に層を堆積させる方法であっ
    て、(a) 基板上にバリヤ層を前記バリヤ層の第1表面が
    酸化する傾向に影響するために十分な量で堆積し、前記
    バリヤ層の前記第1表面が揮発性酸化物を形成する貴金
    属又は高融点金属を含むステップ、(b) 前記バリヤ層の
    前記第1表面上に化学気相堆積(CVD)によって第1銅層を
    堆積させるステップ、を含む方法。
  16. 【請求項16】 基板上に層を堆積させる方法であっ
    て、(a) 基板上にバリヤ層を堆積させるステップ、 及
    び(b) 前記バリヤ層の表面上に化学気相堆積(CVD)によ
    って第1銅層を堆積させるステップ、を含み、前記バリ
    ヤ層の前記第1表面が曝露される環境、及びステップ(a)
    の完了とステップ(b)の開始間の経過する時間が酸化物
    の実質的な量が前記バリヤ層の前記第1表面上に形成し
    ないように制御される方法。
  17. 【請求項17】 基板上に層を堆積させる方法であっ
    て、(a) 基板上にバリヤ層を堆積させるステップ、(b)
    前記バリヤ層の表面上に化学気相堆積(CVD)によって第1
    銅相を堆積させ、前記バリヤ層の堆積がなお進行してい
    る間にCuの堆積が開始されるステップ、を含む方法。
  18. 【請求項18】 バリヤ層、 及び前記バリヤ層上に堆
    積した銅層を含む半導体ウェーハであって、前記バリヤ
    層と前記銅層間の界面が実質的に酸化物を含まないウェ
    ーハ。
  19. 【請求項19】 半導体基板の、CVDか又は銅の無電解
    めっきによって銅層を堆積させることを含む処理中に微
    粒子が形成することを防止する方法であって、前記銅層
    の前記堆積の開始前にプロセス装置表面上に非酸化層の
    物質を堆積させるステップを含み、よって前記半導体基
    板上に堆積しない過剰の銅が前記プロセス装置表面上に
    存在する前記非酸化層の物質に付着する方法。
JP2000065094A 1999-03-09 2000-03-09 化学気相堆積により堆積した銅の密着性を高める方法 Withdrawn JP2001023989A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/265,290 US6362099B1 (en) 1999-03-09 1999-03-09 Method for enhancing the adhesion of copper deposited by chemical vapor deposition
US09/265290 1999-03-09

Publications (1)

Publication Number Publication Date
JP2001023989A true JP2001023989A (ja) 2001-01-26

Family

ID=23009845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000065094A Withdrawn JP2001023989A (ja) 1999-03-09 2000-03-09 化学気相堆積により堆積した銅の密着性を高める方法

Country Status (3)

Country Link
US (2) US6362099B1 (ja)
JP (1) JP2001023989A (ja)
KR (1) KR100717086B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
WO2006046386A1 (ja) * 2004-10-27 2006-05-04 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置、プログラムおよび記録媒体
JP2007528932A (ja) * 2003-07-08 2007-10-18 アプライド マテリアルズ インコーポレイテッド バリヤ金属上に直接銅めっきするマルチステップ電着法
JP2008502806A (ja) * 2004-06-10 2008-01-31 アプライド マテリアルズ インコーポレイテッド バリア金属上への直接の銅メッキを可能にするバリア層表面処理方法
JP2010503204A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 銅配線のバリア界面調整のための方法および装置
JP2013536314A (ja) * 2010-06-11 2013-09-19 アルスィメール 銅電着組成物及びこの組成物を用いた半導体基板の空洞の充填方法
KR101487564B1 (ko) * 2006-08-30 2015-01-29 램 리써치 코포레이션 구리 상호접속부의 배리어 계면 제작 방법 및 장치

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19922557B4 (de) * 1999-05-17 2004-11-04 Infineon Technologies Ag Verfahren zum Abscheiden einer TaN/Ta-Zweischicht-Diffusionsbarriere
US6413858B1 (en) 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
JP2002105639A (ja) * 2000-09-25 2002-04-10 L'air Liquide Mocvd処理用の銅原料液及びその製造方法
JP3848080B2 (ja) * 2000-12-19 2006-11-22 富士通株式会社 半導体装置の製造方法
US6579793B2 (en) * 2001-03-27 2003-06-17 Sharp Laboratories Of America, Inc. Method of achieving high adhesion of CVD copper thin films on TaN Substrates
KR100413481B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 구리 박막 증착 장비
KR100424388B1 (ko) * 2001-06-28 2004-03-25 동부전자 주식회사 구리 배선 방법
US6911229B2 (en) * 2002-08-09 2005-06-28 International Business Machines Corporation Structure comprising an interlayer of palladium and/or platinum and method for fabrication thereof
WO2004040642A1 (en) * 2002-10-29 2004-05-13 Asm America, Inc. Oxygen bridge structures and methods
US6974768B1 (en) 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US7592259B2 (en) * 2006-12-18 2009-09-22 Lam Research Corporation Methods and systems for barrier layer surface passivation
US20040229453A1 (en) * 2003-05-15 2004-11-18 Jsr Micro, Inc. Methods of pore sealing and metal encapsulation in porous low k interconnect
US6872657B2 (en) 2003-08-08 2005-03-29 Agency For Science, Technology And Research Method to form copper seed layer for copper interconnect
US7198675B2 (en) 2003-09-30 2007-04-03 Advanced Cardiovascular Systems Stent mandrel fixture and method for selectively coating surfaces of a stent
US20050098605A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Apparatus and method for low pressure wirebond
US20060075968A1 (en) * 2004-10-12 2006-04-13 Applied Materials, Inc. Leak detector and process gas monitor
US7867547B2 (en) 2005-12-19 2011-01-11 Advanced Cardiovascular Systems, Inc. Selectively coating luminal surfaces of stents
US7993972B2 (en) 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
US8003156B2 (en) 2006-05-04 2011-08-23 Advanced Cardiovascular Systems, Inc. Rotatable support elements for stents
US8603530B2 (en) 2006-06-14 2013-12-10 Abbott Cardiovascular Systems Inc. Nanoshell therapy
US8048448B2 (en) 2006-06-15 2011-11-01 Abbott Cardiovascular Systems Inc. Nanoshells for drug delivery
US8017237B2 (en) 2006-06-23 2011-09-13 Abbott Cardiovascular Systems, Inc. Nanoshells on polymers
US7694413B2 (en) * 2006-06-30 2010-04-13 Intel Corporation Method of making a bottomless via
US7749893B2 (en) * 2006-12-18 2010-07-06 Lam Research Corporation Methods and systems for low interfacial oxide contact between barrier and copper metallization
US8673769B2 (en) * 2007-06-20 2014-03-18 Lam Research Corporation Methods and apparatuses for three dimensional integrated circuits
US8048441B2 (en) 2007-06-25 2011-11-01 Abbott Cardiovascular Systems, Inc. Nanobead releasing medical devices
US7905994B2 (en) * 2007-10-03 2011-03-15 Moses Lake Industries, Inc. Substrate holder and electroplating system
US20090188553A1 (en) * 2008-01-25 2009-07-30 Emat Technology, Llc Methods of fabricating solar-cell structures and resulting solar-cell structures
JP4441658B1 (ja) * 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
JP5343979B2 (ja) * 2009-01-16 2013-11-13 トヨタ自動車株式会社 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
US8262894B2 (en) 2009-04-30 2012-09-11 Moses Lake Industries, Inc. High speed copper plating bath
US20110204518A1 (en) * 2010-02-23 2011-08-25 Globalfoundries Inc. Scalability with reduced contact resistance
KR101427140B1 (ko) 2013-03-29 2014-08-07 한국생산기술연구원 고종횡비 비아에 씨드 레이어를 형성시키는 방법
US11824511B2 (en) 2018-03-21 2023-11-21 Qorvo Us, Inc. Method for manufacturing piezoelectric bulk layers with tilted c-axis orientation
US11401601B2 (en) 2019-09-13 2022-08-02 Qorvo Us, Inc. Piezoelectric bulk layers with tilted c-axis orientation and methods for making the same
US20230257869A1 (en) * 2020-06-30 2023-08-17 Qorvo Biotechnologies, Llc System for depositing piezoelectric materials, methods for using the same, and materials deposited with the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5320728A (en) 1990-03-30 1994-06-14 Applied Materials, Inc. Planar magnetron sputtering source producing improved coating thickness uniformity, step coverage and step coverage uniformity
US5236868A (en) 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
KR100414746B1 (ko) * 1996-12-31 2004-03-31 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6147000A (en) * 1998-08-11 2000-11-14 Advanced Micro Devices, Inc. Method for forming low dielectric passivation of copper interconnects
KR100332364B1 (ko) * 1998-09-01 2002-09-18 지니텍 주식회사 금속막의형성방법
KR100493013B1 (ko) * 1998-11-30 2005-08-01 삼성전자주식회사 반도체소자의 금속 배선층 형성방법_
US6140241A (en) * 1999-03-18 2000-10-31 Taiwan Semiconductor Manufacturing Company Multi-step electrochemical copper deposition process with improved filling capability
US6121149A (en) * 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1261021A3 (en) * 2001-05-21 2006-02-08 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
US7114251B2 (en) 2001-05-21 2006-10-03 Shinko Electric Industries Co., Ltd. Method of producing of circuit board; for semiconductor device
JP4771945B2 (ja) * 2003-07-08 2011-09-14 アプライド マテリアルズ インコーポレイテッド バリヤ金属上に直接銅めっきするマルチステップ電着法
JP2007528932A (ja) * 2003-07-08 2007-10-18 アプライド マテリアルズ インコーポレイテッド バリヤ金属上に直接銅めっきするマルチステップ電着法
JP2008502806A (ja) * 2004-06-10 2008-01-31 アプライド マテリアルズ インコーポレイテッド バリア金属上への直接の銅メッキを可能にするバリア層表面処理方法
JP2006128288A (ja) * 2004-10-27 2006-05-18 Tokyo Electron Ltd 成膜方法、半導体装置の製造方法、半導体装置、プログラムおよび記録媒体
KR100889401B1 (ko) * 2004-10-27 2009-03-20 도쿄엘렉트론가부시키가이샤 성막 방법, 반도체 장치의 제조 방법, 반도체 장치,프로그램 및 기록매체
KR100922905B1 (ko) 2004-10-27 2009-10-22 도쿄엘렉트론가부시키가이샤 성막 방법, 반도체 장치의 제조 방법, 반도체 장치, 프로그램 및 기록매체
US7846839B2 (en) 2004-10-27 2010-12-07 Tokyo Electron Limited Film forming method, semiconductor device manufacturing method, semiconductor device, program and recording medium
WO2006046386A1 (ja) * 2004-10-27 2006-05-04 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置、プログラムおよび記録媒体
JP2010503204A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 銅配線のバリア界面調整のための方法および装置
US8916232B2 (en) 2006-08-30 2014-12-23 Lam Research Corporation Method for barrier interface preparation of copper interconnect
KR101487564B1 (ko) * 2006-08-30 2015-01-29 램 리써치 코포레이션 구리 상호접속부의 배리어 계면 제작 방법 및 장치
JP2013536314A (ja) * 2010-06-11 2013-09-19 アルスィメール 銅電着組成物及びこの組成物を用いた半導体基板の空洞の充填方法

Also Published As

Publication number Publication date
US20020119657A1 (en) 2002-08-29
KR100717086B1 (ko) 2007-05-29
US6362099B1 (en) 2002-03-26
KR20000062801A (ko) 2000-10-25

Similar Documents

Publication Publication Date Title
JP2001023989A (ja) 化学気相堆積により堆積した銅の密着性を高める方法
US6541374B1 (en) Method of depositing a diffusion barrier for copper interconnection applications
US6464779B1 (en) Copper atomic layer chemical vapor desposition
US6607982B1 (en) High magnesium content copper magnesium alloys as diffusion barriers
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US8183150B2 (en) Semiconductor device having silicon carbide and conductive pathway interface
US8247321B2 (en) Method of manufacturing semiconductor device, semiconductor device, electronic instrument, semiconductor manufacturing apparatus, and storage medium
JP5203602B2 (ja) 銅でないメッキ可能層の上への銅の直接電気メッキのための方法
US6821909B2 (en) Post rinse to improve selective deposition of electroless cobalt on copper for ULSI application
US8241701B2 (en) Processes and systems for engineering a barrier surface for copper deposition
CN106024598B (zh) 于阻障表面上的钴沉积
US6458684B1 (en) Single step process for blanket-selective CVD aluminum deposition
US7737028B2 (en) Selective ruthenium deposition on copper materials
US20140322446A1 (en) Processes and systems for engineering a copper surface for selective metal deposition
JP2554306B2 (ja) パターン化珪素基板へのアルミニウムの選択蒸着方法
US20050085070A1 (en) Method for forming metal interconnection line in semiconductor device
TW201009107A (en) Selective cobalt deposition on copper surfaces
WO2003056612A1 (en) Method of forming copper interconnections for semiconductor integrated circuits on a substrate
SG174752A1 (en) Processes and integrated systems for engineering a substrate surface for metal deposition
US20030073304A1 (en) Selective tungsten stud as copper diffusion barrier to silicon contact
JP2002329682A (ja) Cu薄膜作製方法
Kobayashi et al. Gap-filling property of Cu film by chemical vapor deposition
JP2001053023A (ja) 半導体装置の製造方法及び製造装置
US20240218503A1 (en) Selective cobalt deposition on copper surfaces
US6509268B1 (en) Thermal densification in the early stages of copper MOCVD for depositing high quality Cu films with good adhesion and trench filling characteristics

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070605