JP2001016047A - 歪み発生器、プリディストータおよび歪み補償器 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、能動回路の非線形な入出力特性の
補償に供される歪みを生成する歪み発生器と、この歪み
発生器が適用されてなるプリディストータと歪み補償器
とに関し、ハードウエアの規模の削減に併せて、入力さ
れる主信号の広範なレベルに適応して安定に特性が維持
されることを目的とする。 【解決手段】 非線形性を有する被補償回路１０が入力
された主信号に応じて生成する歪みに対して振幅スペク
トラムが同じであり、かつ位相スペクトラムが相反する
と共に、この主信号の成分を含まない歪みがその主信号
に応じて生成される非線形領域に動作点が設定された能
動回路１１と、能動回路１１と被補償回路１０とによっ
て個別に生成される歪みが所望の精度で相殺されるレベ
ルに、その能動回路１１に入力される主信号のレベルを
設定するレベル調整手段１２とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動回路の非線形
な入出力特性の補償に供される歪みをその能動回路に入
力される主信号に応じて生成する歪み発生器と、この歪
み発生器が適用されてなるプリディストータと歪み補償
器とに関する。

【０００２】

【従来の技術】ＣＤＭＡ(Code Division Multiple Acce
ss) 方式は、本来的に秘匿性と耐干渉性とを有し、かつ
同一チャネル干渉の抑圧と無線周波数の効率的な再利用
とが可能な多元接続方式であるために、移動通信システ
ムにも積極的に適用されつつある。

【０００３】また、このような移動通信システムに収容
される端末装置では、遠近問題の解決を目的として数十
デシベルに亘って広範に送信電力制御が行われ、その送
信電力制御を実現する電力増幅器として、電力効率が高
い非線形増幅器（以下、単に「非線形増幅器」とい
う。）とその非線形増幅器の前段に配置されたプリディ
ストータとの組み合わせが多く適用されている。

【０００４】従来、上述したプリディストータとして
は、例えば、(1) ソースおよびドレインが接地されたＦ
ＥＴ１２１と、そのＦＥＴ１２１のゲートと非線形増幅
器（図示されない。）の入力端との間に縦続接続された
コンデンサ１２２、抵抗器１２３およびインダクタ１２
４からなる「第一のプリディストータ」（図１２(a))
と、(2) その非線形増幅器の前段に配置され、かつ縦続
接続された増幅器１２５-1、コンデンサ１２６-1、１２
６-2および増幅器１２５-2と、これらのコンデンサ１２
６-1、１２６-2の接続点に一端が接続されると共に、他
端が直接接地されたダイオード１２７と、この接続点と
直流電源線とに接続された抵抗器１２８とからなる「第
二のプリディストータ」（図１２(b))と、(3) 同様に非
線形増幅器の前段に配置され、かつ両端に結合コンデン
サ１２９-1、１２９-2が個別に接続されると共に並列に
配置されたダイオード１３０-1〜１３０-3と、これらの
結合コンデンサ１２９-1とダイオード１３０-1〜１３０
-3の一端との接続点と直流電源線との間に配置されたイ
ンダクタ１３１-1と、その直流電源線に付加されたデカ
ップリング・コンデンサ１３２と、ダイオード１３０-1
〜１３０-3の他端と結合コンデンサ１２９-2の他端との
接続点の接地に供されるインダクタ１３１-2とからなる
「第三のプリディストータ」（図１１(c))と、(4) 図１
３に示すように、非線形増幅器の入力端に結合出力が接
続されたハイブリッド１４１と、そのハイブリッドの一
方の結合入力に一端が接続され遅延線１４２と、その遅
延線１４２の他端に一方の分波出力が接続され、かつ分
波入力に主信号が与えられるハイブリッド１４３と、そ
のハイブリッド１４３の他方の分波出力に分波入力が接
続されたハイブリッド１４４と、そのハイブリッド１４
４の一方の分波出力に一端が接続された遅延線１４５
と、この遅延線１４５の他端に一方の結合入力が接続さ
れたハイブリッド１４６と、そのハイブリッド１４６の
結合出力とハイブリッド１４１の他方の結合入力との間
に配置された抵抗器１４７と、ハイブリッド１４４の他
方の分波出力とハイブリッド１４６の他方の結合入力と
の間に縦続接続された非線形増幅器１４８および抵抗器
１４９とからなる「第四のプリディストータ」とがあ
る。

【０００５】これらのプリディストータの内、第一ない
し第三のプリディストータについては、ＦＥＴ１２１あ
るいはダイオード１２７、１３０-1〜１３０-3は、後段
に配置される非線形増幅器がその非線形増幅器に直接入
力された主信号に応じて発生する歪みに対して、レベル
が等しく、かつ位相が反対である歪みの発生が可能であ
る特性を有する能動素子として選択される。

【０００６】さらに、これらのレベルや位相が達成され
るＦＥＴ１２１およびダイオード１２７、１３０-1〜１
３０-3の動作点と励振レベルとは、 ・ コンデンサ１２２、抵抗器１２３、インダクタ１２
４の諸元値、 ・ 増幅器１２５-1、１２５-2の利得、入出力インピー
ダンスおよびコンデンサ１２６-1、１２６-2、抵抗器１
２８の諸元値および直流電源線の電位Ｖｃ、 ・ コンデンサ１２９-1、１２９-2、インダクタ１３１
-1、１３１-2の諸元値および直流電源線の電位Ｖ_F 、 としてそれぞれ設定される。

【０００７】したがって、これらのプリディストータの
後段に配置された非線形増幅器では、電力効率が高く維
持されつつその非線形増幅器の内部で発生した歪みが軽
減され、あるいは抑圧される。また、第四のプリディス
トータでは、ハイブリッド１４１、１４４は分岐入力に
与えられた主信号の電力を２つの方路に等分する分波器
として作動し、かつハイブリッド１４４、１４６は２つ
の合波入力に与えられた信号を合成する合波器として作
動する。

【０００８】また、遅延線１４２の遅延時間は、ハイブ
リッド１４３の他方の分岐出力からハイブリッド１４１
の他方の結合入力に至る区間の総合的な伝搬遅延時間に
等しい値に予め設定される。さらに、遅延線１４５の遅
延時間は、非線形増幅器１４８および抵抗器１４９の伝
搬遅延時間の総和に等しい値に予め設定される。なお、
抵抗器１４７、１４９については、それぞれレベルダイ
ヤグラムの調整や対応する段間のインピーダンスの整合
に供されるが、以下では、簡単のため、その機能および
連係動作にかかわる説明を省略する。

【０００９】ハイブリッド１４３に与えられた主信号の
内、そのハイブリッド１４３の一方の分岐出力に伝達さ
れた主信号（以下、「第一の主信号」という。）は、遅
延線１４２を介してハイブリッド１４１に与えられる。

【００１０】一方、ハイブリッド１４３の他方の分岐出
力に伝達された主信号（以下、「第二の主信号」とい
う。）は、さらに、ハイブリッド１４４を介して非線形
増幅器１４８と遅延線１４５とに並行して与えられる。
なお、以下では、非線形増幅器１４８と遅延線１４５と
に与えられる主信号をそれぞれ「第三の主信号」および
「第四の主信号」という。

【００１１】非線形増幅器１４８は、ハイブリッド１４
１の後段に配置されるべき非線形増幅器が有する非線形
性に適合し、その非線形増幅器で発生する歪みに対して
所望の精度でレベルが等しく、かつ位相が反対である歪
み（以下、「前置歪み」という。）を含むと共に、位相
が第四の主信号の位相と反対である主信号（以下、「第
五の主信号」という。）を上述した第三の主信号に応じ
て生成する。

【００１２】ハイブリッド１４６は、その第五の主信号
と上述した第四の主信号とを合成することによって、こ
の第四の主信号の成分を所定の精度で抑圧し、かつ前置
歪みの主要な成分からなる信号（以下、「補償信号」と
いう。）を生成する。さらに、ハイブリッド１４１は、
この補償信号と遅延線１４２を介して与えられる第一の
主信号とを合成し、かつこれらの信号を非線形増幅器に
与える。

【００１３】したがって、第四のプリディストータは、
非線形増幅器１４８の特性および各部のレベルダイヤグ
ラムが適正に設定されることによって、既述の第一ない
し第三のプリディストータに比べて、プリディストーシ
ョン法に基づく歪み補償が精度よく行われる。なお、上
述した第一ないし第三のプリディストータに類似の先行
技術としては、例えば、１９９８年電子情報通信学会総
合大会B-5-3、１９９８年電子情報通信学会通信ソサイエ
ティ大会B-5-4、B-5-41その他に掲載されるように、所定
の伝送情報に応じて変調された主信号を非線形増幅器に
与える変調部がベースバンド領域で行う信号処理の過程
において、その非線形増幅器の非線形性の逆特性の伝達
特性（変調特性）を実現する技術（以下、このような技
術の適用の下で実現される歪み補償器を「第五のプリデ
ィストータ」という。）もある。

【００１４】

【発明が解決しようとする課題】ところで、上述した第
一ないし第三のプリディストータでは、入力される主信
号のレベルと後段の非線形増幅器に入力されるべき主信
号のレベルとの比がそのレベルの如何にかかわらずほぼ
一定であるために、この非線形増幅器で生じる歪みが所
望の精度で補償される主信号のレベルは、数デシベルの
範囲に限られる。

【００１５】したがって、第一ないし第三のプリディス
トータは、例えば、ＣＤＭＡ方式の移動通信システムに
アクセスする端末装置のように、遠近問題の解決を目的
として数十デシベルに亘って広範に送信電力制御が行わ
れるべき機器には、電力効率の低下が許容されない限
り、適用され難かった。また、第四のプリディストータ
については、構成要素の特性の偏差等に柔軟に適応しつ
つ所望の特性が達成されるためには、各部の利得および
移相量が適宜調整されなければならない。さらに、温
度、外乱、駆動電力その他の動作環境の変動に対するそ
の特性の変動が許容可能な範囲に抑えられるためには、
部品の選定や熱設計について厳しい制約が課され、かつ
製造時だけではなく保守や運用の過程でも調整が必要で
あるためにコスト高であった。

【００１６】さらに、第五のプリディストータについて
は、ベースバンド領域における既述の信号処理が所望の
実時間性および精度で達成されるためには、規模が大き
いハードウエアが適用されなければならなかった。した
がって、第五のプリディストータは、ＩＣ化やＬＳＩ化
の過程におけるチップ上のレイアウトと、モジュール
（パッケージ）化の過程における回路基板上のレイアウ
トとについて制約が伴い、かつ上述した信号処理が行わ
れるべき情報の情報量や処理速度が高いほど消費電力が
増加するために、実際には適用され難かった。

【００１７】本発明は、ハードウエアの規模の削減に併
せて、入力される主信号の広範なレベルに適応して安定
に特性が維持される歪み発生器、プリディストータおよ
び歪み補償器を提供することを目的とする。

【００１８】

【課題を解決するための手段】図１は、請求項１に記載
の発明の原理ブロック図である。

【００１９】請求項１に記載の発明は、非線形性を有す
る被補償回路１０が入力された主信号に応じて生成する
歪みに対して振幅スペクトラムが同じであり、かつ位相
スペクトラムが相反すると共に、この主信号の成分を含
まない歪みがその主信号に応じて生成される非線形領域
に動作点が設定された能動回路１１と、能動回路１１と
被補償回路１０とによって個別に生成される歪みが所望
の精度で相殺されるレベルに、その能動回路１１に入力
される主信号のレベルを設定するレベル調整手段１２と
を備えたことを特徴とする。

【００２０】図２は、請求項２、４〜９に記載の発明の
原理ブロック図である。請求項２に記載の発明は、請求
項１に記載の歪み発生器２１と、歪み発生器２１が主信
号に応じて生成した歪みをプリディストーション法に基
づいて適用し、被補償回路１０が有する非線形性を補償
する前置補償手段２２とを備えたことを特徴とする。

【００２１】図３は、請求項３、１０〜１５に記載の発
明の原理ブロック図である。請求項３に記載の発明は、
請求項１に記載の歪み発生器２１と、歪み発生器２１が
主信号に応じて生成した歪みをフィードフォワード法に
基づいて適用し、被補償回路１０が有する非線形性を補
償する併置補償手段２３とを備えたことを特徴とする。

【００２２】請求項４に記載の発明は、入力された主信
号を複数の方路に分配する分配手段３１と、請求項１に
記載され、かつ分配手段３１から一方の方路を介して与
えられる主信号に応じて歪みを生成する歪み発生器３２
と、分配手段３１から他方の方路を介して与えられる主
信号と歪み発生器３２によって生成された歪みとを合成
し、これらの歪みと主信号とを被補償回路１０に与える
合成手段３３とを備えたことを特徴とする。

【００２３】請求項５に記載の発明は、請求項４に記載
のプリディストータにおいて、他方の方路に配置され、
かつ歪み発生器３２の伝搬遅延時間に等しい伝搬遅延時
間を有する遅延手段３４を備えたことを特徴とする。請
求項６に記載の発明は、請求項４または請求項５に記載
のプリディストータにおいて、歪み発生器３２と遅延手
段３４との双方あるいは何れか一方の利得は、合成手段
３３を介して与えられる主信号に応じて被補償回路１０
が生成する歪みと、その主信号と共にこの合成手段３４
を介して与えられる歪みとが所望の精度で相殺される値
に設定されたことを特徴とする。

【００２４】請求項７に記載の発明は、請求項４または
請求項５に記載のプリディストータにおいて、合成手段
３３と遅延手段３４との双方あるいは何れか一方は、歪
み発生手段３２の出力からこれらの合成手段３３および
遅延手段３４を介して分配手段３１に至る帰還を抑圧す
る手段を有することを特徴とする。請求項８に記載の発
明は、請求項７に記載のプリディストータにおいて、合
成手段３３と遅延手段３４との双方あるいは何れか一方
が有する手段は、出力端から入力端に至る帰還路を有さ
ず、あるいはその帰還路の帰還率が所望の上限置以下に
設定されたことを特徴とする。

【００２５】請求項９に記載の発明は、請求項４ないし
請求項８の何れか１項に記載のプリディストータにおい
て、被補償回路１０の利得に応じて歪み発生器３２を構
成する能動回路１１に設定され得る動作点が予め記憶さ
れた記憶手段４１と、記憶手段４１に記憶された動作点
の内、被補償回路１０に設定されるべき利得に対応した
動作点を能動回路１１に設定する制御手段４２とを備え
たことを特徴とする。

【００２６】請求項１０に記載の発明は、入力された主
信号を複数の方路に分配する分配手段５１と、請求項１
に記載され、かつ分配手段５１から一方の方路を介して
主信号が与えられ、その主信号に応じて歪みを生成する
歪み発生器５２と、歪み発生器５２によって生成された
歪みと分配手段５１から他方の方路および被補償回路１
０を介して与えられた主信号と歪みとを合成し、これら
の歪みを相殺する合成手段５３とを備えたことを特徴と
する。

【００２７】請求項１１に記載の発明は、請求項１０に
記載の歪み補償器において、被補償回路１０の前段と後
段との双方あるいは何れか一方に配置され、歪み発生器
５２とこの被補償回路１０との伝搬遅延時間の差分に等
しい伝搬遅延時間を有する遅延手段５４を備えたことを
特徴とする。請求項１２に記載の発明は、請求項１０ま
たは請求項１１に記載の歪み補償器において、歪み発生
器５２と遅延手段５４との双方あるいは何れか一方の利
得は、他方の方路を介して与えられる主信号に応じて被
補償回路１０が生成する歪みと、その主信号と共にこの
歪み発生器５２を介して与えられる歪みとが所望の精度
で相殺される値に設定されたことを特徴とする。

【００２８】請求項１３に記載の発明は、請求項１０ま
たは請求項１１に記載の歪み補償器において、合成手段
５３と遅延手段５４との双方あるいは何れか一方は、歪
み発生器５２の出力からこれらの合成手段５３、遅延手
段５４および被補償回路１０を介して分配手段５１の入
力端に至る帰還を抑圧する手段を有することを特徴とす
る。

【００２９】請求項１４に記載の発明は、請求項１３に
記載の歪み補償器において、合成手段５３と遅延手段５
４との双方あるいは何れか一方が有する手段は、出力端
から入力端に至る帰還路を有さず、あるいはその帰還路
の帰還率が所望の上限置以下に設定された能動回路とし
て構成されたことを特徴とする。請求項１５に記載の発
明は、請求項１０ないし請求項１４の何れか１項に記載
の歪み補償器において、被補償回路１０の利得に応じて
歪み発生器５２を構成する能動回路１１に設定され得る
動作点が予め記憶された記憶手段６１と、記憶手段６１
に記憶された動作点の内、被補償回路１０に設定される
べき利得に対応した動作点を能動回路１１に設定する制
御手段６２とを備えたことを特徴とする。

【００３０】請求項１に記載の発明にかかわる歪み発生
器では、能動回路１１は、非線形領域に動作点が設定さ
れることによって、被補償回路１０が入力された主信号
に応じて生成する歪みに対して振幅スペクトラムが同じ
であり、かつ位相スペクトラムが相反すると共に、この
主信号の成分を含まない歪みをその主信号に応じて生成
する。レベル調整手段１２は、上述した能動回路１１と
被補償回路１０とによって個別に生成される歪みが所望
の精度で相殺されるレベルに、その能動回路１１に入力
されるべき主信号のレベルを設定する。

【００３１】すなわち、能動回路１１は、レベル調整手
段１２を介して与えられる主信号に応じてその主信号の
成分を含まず、かつ被補償回路１２が入力された主信号
に応じて生成する歪みの相殺に供される歪みを直接生成
する。したがって、本発明にかかわる歪み発生器が適用
されてなる歪み補償器は、上述した主信号の成分の抑圧
に要する各部の利得や移相量の調整を実現するハードウ
エアが搭載されることなく、高い電力効率の維持と直線
性とを安価に実現する。

【００３２】請求項２に記載の発明にかかわるプリディ
ストータでは、前置補償手段２２は、請求項１に記載の
歪み発生器２１が主信号に応じて生成した歪みをプリデ
ィストーション法に基づいて適用し、その歪み発生器２
１に搭載された被補償回路１０が有する非線形性を補償
する。このような歪み発生器２１は従来例に比べて高い
電力効率で被補償回路１０の非直線性を確度高く補償す
ることができるので、伝送品質の改善とランニングコス
トの低減とが可能となる。

【００３３】請求項３に記載の発明にかかわる歪み補償
器では、併置補償手段２３は、請求項１に記載の歪み発
生器２１が主信号に応じて生成した歪みをフィードフォ
ワード法に基づいて適用し、被補償回路１０が有する非
線形性を補償する。このような歪み発生器２１は従来例
に比べて高い電力効率で被補償回路１０の非直線性を確
度高く補償することができるので、伝送品質の改善とラ
ンニングコストの低減とが可能となる。

【００３４】請求項４に記載の発明にかかわるプリディ
ストータでは、分配手段３１は、入力された主信号を複
数の方路に分配する。歪み発生器３２は、分配手段３１
から一方の方路を介して与えられる主信号に応じて歪み
を生成する。合成手段３３は、分配手段３１から他方の
方路を介して与えられる主信号と歪み発生器３２によっ
て生成された歪みとを合成し、これらの歪みと主信号と
を被補償回路１０に与える。

【００３５】すなわち、歪み発生器３２は、分配手段３
１を介して与えられる主信号に応じてその主信号の成分
を含まず、かつ被補償回路１０が直接入力された主信号
に応じて生成する歪みの相殺に供される歪みを生成す
る。したがって、このような歪みの生成の過程で上述し
た主信号の成分の抑圧に利得や移相量の調整が必要であ
る従来例に比べて、電力効率が高められ、かつ高い直線
性が安価に確保される。

【００３６】請求項５に記載の発明にかかわるプリディ
ストータでは、請求項４に記載のプリディストータにお
いて、遅延手段３４は、分配手段３１から他方の方路を
介して与えられる主信号に歪み発生器３２の伝搬遅延時
間に等しい遅延を与える。すなわち、合成手段３３に
は、上述した他方の方路と歪み発生器３２とを介してそ
れぞれ主信号と歪みとが両者の位相の差が補正されつつ
並行して与えられる。

【００３７】したがって、主信号の周波数が高く、ある
いは歪み発生器３２の伝搬遅延時間が大きい場合であっ
ても、電力効率および直線性が高く維持される。請求項
６に記載の発明にかかわるプリディストータでは、請求
項４または請求項５に記載のプリディストータにおい
て、歪み発生器３２と遅延手段３４との双方あるいは何
れか一方の利得は、合成手段３３を介して与えられる主
信号に応じて被補償回路１０が生成する歪みと、その主
信号と共にこの合成手段３４を介して与えられる歪みと
が所望の精度で相殺される値に設定される。

【００３８】すなわち、請求項４または請求項５に記載
のプリディストータに比べて、被補償回路１０の非直線
性は、歪み発生器３２や遅延手段３４の入出力特性の相
違に起因して低下することなく確度高く補償される。請
求項７に記載の発明にかかわるプリディストータでは、
請求項４または請求項５に記載のプリディストータにお
いて、合成手段３３と遅延手段３４との双方あるいは何
れか一方は、歪み発生手段３２の出力からこれらの合成
手段３３および遅延手段３４を介して分配手段３１に至
る帰還を抑圧する。

【００３９】すなわち、上述した帰還に伴う無用な電力
の消費が回避され、かつ被補償回路１０の非直線性の補
償に供されるべき歪みが精度よく生成されるので、請求
項４または請求項５に記載のプリディストータに比べて
電力効率および直線性が高められる。請求項８に記載の
発明にかかわるプリディストータでは、請求項７に記載
のプリディストータにおいて、合成手段３３と遅延手段
３４との双方あるいは何れか一方が有する手段は、出力
端から入力端に至る帰還路を有さず、あくいはその帰還
路の帰還率が所望の上限置以下に設定された能動回路と
して構成される。

【００４０】このような能動回路は、ディスクリート部
品からなる回路、あるいは立体回路に比べて、一般に、
ＩＣ化やＬＳＩ化による小型化が可能であると共に、回
路方式や適用された能動部品の特性に応じたアイソレー
ション特性を有する。したがって、性能が高く維持され
つつ請求項７に記載のプリディストータに比べて小型化
および実装にかかわる制約の緩和がはかられる。

【００４１】請求項９に記載の発明にかかわるプリディ
ストータでは、請求項４ないし請求項８の何れか１項に
記載のプリディストータにおいて、記憶手段４１には、
被補償回路１０の利得に応じて歪み発生器３２を構成す
る能動回路１１に設定され得る動作点が予め記憶され
る。制御手段４２は、この記憶手段４１に記憶された動
作点の内、被補償回路１０に設定されるべき利得に対応
した動作点を能動回路１１に設定する。

【００４２】すなわち、被補償回路１０に入力されるべ
き主信号、あるいはその被補償回路１０の出力に得られ
るべき主信号のレベルが広範に変化し得る場合であって
も、上述した動作点が所望の精度で予め与えられ、かつ
記憶手段４１に記憶される限り、電力効率に併せて直線
性が高く維持される。請求項１０に記載の発明にかかわ
る歪み補償器では、分配手段５１は、入力された主信号
を複数の方路に分配する。歪み発生器５２は、分配手段
５１から一方の方路を介して与えられる主信号に応じて
歪みを生成する。合成手段５３は、歪み発生器５２によ
って生成された歪みと分配手段５１から他方の方路およ
び被補償回路１０を介して与えられた主信号と歪みとを
合成し、これらの歪みを相殺する。

【００４３】すなわち、歪み発生器５２は、分配手段５
１を介して与えられた主信号に応じてその主信号の成分
を含まず、かつ被補償回路１０が入力された主信号に応
じて生成する歪みの相殺に供される歪みを直接生成す
る。したがって、この歪みの生成の過程で上述した主信
号の成分の抑圧に利得や移相量の調整が必要である場合
に比べて、電力効率が高められ、かつ高い直線性が安価
に確保される。

【００４４】請求項１１に記載の発明にかかわる歪み補
償器では、請求項１０に記載の歪み補償器において、遅
延手段５４は、被補償回路１０の前段と後段との双方あ
るいは何れか一方ち配置され、かつ歪み発生器５２とこ
の被補償回路１０との伝搬遅延時間の差分に等しい遅延
を与える。

【００４５】すなわち、合成手段５３には、被補償回路
１０によって生成された歪みとその被補償回路１０によ
って何らかの処理が施された主信号と、歪み発生器５２
によって生成された歪みとがこれらの歪みの位相の偏差
が圧縮されつつ並行して与えられる。したがって、主信
号の周波数が高く、あるいは歪み発生器５２の伝搬遅延
時間が大きい場合であっても、電力効率と直線性とが高
く維持される。

【００４６】請求項１２に記載の発明にかかわる歪み補
償器では、請求項１０または請求項１１に記載の歪み補
償器において、歪み発生器５２と遅延手段５４との双方
あるいは何れか一方の利得は、他方の方路を介して与え
られる主信号に応じて被補償回路１０が生成する歪み
と、その主信号と共にこの歪み発生器５２を介して与え
られる歪みとが所望の精度で相殺される値に設定され
る。

【００４７】すなわち、請求項１０または請求項１１に
記載の歪み補償器に比べて、被補償回路１０の非直線性
は、歪み発生器５２や遅延手段５４の入出力特性の相違
に起因して伴う低下することなく確度高く補償される。
請求項１３に記載の発明にかかわる歪み補償器では、請
求項１０または請求項１１に記載の歪み補償器におい
て、合成手段５３と遅延手段５４との双方あるいは何れ
か一方は、歪み発生器５２の出力からこれらの合成手段
５３、遅延手段５４および被補償回路１０を介して分配
手段５１の入力端に至る帰還を抑圧する。

【００４８】すなわち、上述した帰還に伴う無用な電力
の消費が回避され、かつ非補償回路１０の非直線性の補
償に供されるべき歪みが精度よく生成されるので、請求
項１０または請求項１１に記載の歪み補償器に比べて電
力効力および直線性が高められる。請求項１４に記載の
発明にかかわる歪み補償器では、請求項１３に記載の歪
み補償器において、合成手段５３と遅延手段５４との双
方あるいは何れか一方が有する手段は、出力端から入力
端に至る帰還路を有さず、あるいはその帰還路の帰還率
が所望の上限値以下に設定された能動回路として構成さ
れる。

【００４９】このような能動回路は、ディスクリート部
品からなる回路あくいは立体回路に比べて、一般に、Ｉ
Ｃ化やＬＳＩ化による小型化が可能であると共に、回路
方式や適用された能動部品の特性に応じたアイソレーシ
ョン特性を有する。したがって、請求項１３に記載の歪
み補償器に比べて、性能が高く維持され、かつ小型化お
よび実装にかかわる制約の緩和がはかられる。

【００５０】請求項１５に記載の発明にかかわる歪み補
償器では、請求項１０ないし請求項１４の何れか１項に
記載の歪み補償器において、記憶手段６１には、被補償
回路１０の利得に応じて歪み発生器５２を構成する能動
回路１１に設定され得る動作点が予め記憶される。制御
手段６２は、この記憶手段５１に記憶された動作点の
内、被補償回路１０に設定されるべき利得に対応した動
作点を能動回路１１に選定する。

【００５１】すなわち、非補償回路１０に入力されるべ
き主信号、あるいはその被補償回路１０の出力に得られ
るべき主信号のレベルが広範に変化し得る場合であって
も、上述した動作点が所望の精度で予め与えられ、かつ
記憶手段５１に記憶される限り、電力効率に併せて直線
性が高く維持される。

【００５２】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。

【００５３】図４は、請求項１、２、４、５、１０、１
１に記載の発明に対応した実施形態を示す図である。図
において、図１３に示すものと機能および構成が同じも
のについては、同じ符号を付与し、ここでは、その説明
を省略することとする。本実施形態と図１３に示す従来
例との構成の相違点は、ハイブリッド１４４、１４６、
遅延線１４５、非線形増幅器１４８および抵抗器１４
７、１４９に代えて下記の歪み発生器７０が備えられた
点にある。

【００５４】歪み発生器７０は、初段に配置された結合
コンデンサ７１-1と、ゲートがその結合コンデンサ７１
-1に直列に接続され、かつソースが接地されると共に、
ドレインが開放出力を形成するＦＥＴ７２-1と、そのＦ
ＥＴ７２-1のゲートに対するバイアス電圧の印可に供さ
れるインダクタ７３-1とからなる非線形回路７３-1と、
その非線形回路７３-1に縦続接続され、かつ構成がこの
非線形回路７３-1の構成と同じである非線形回路７３-2
とから構成される。

【００５５】なお、非線形回路７３-2の構成について
は、非線形回路７３-1の構成と同じであるので、対応す
る構成要素に添え番号「２」が付加された同じ符号を付
与することとし、ここでは、その説明を省略する。ま
た、本実施形態と図１〜図３に示すブロック図との対応
関係については、ハイブリッド１４１の後段に配置され
るべき非線形増幅器は被補償回路１０に対応し、歪み発
生器７０（非線形回路７４-1、７４-2）は能動回路１
１、レベル調整手段１２および歪み発生器２１、３２、
５２に対応し、ハイブリッド１４１、１４３および遅延
線１４２は前置補償手段２２とよび併置補償手段２３に
対応し、ハイブリッド１４３は分配手段３１、５１に対
応し、ハイブリッド１４１は合成手段３３、５３に対応
し、遅延線１４２は遅延手段３４、５４に対応する。

【００５６】以下、本実施形態の動作を説明する。ＦＥ
Ｔ７２-1、７２-2の動作点は、これらのＦＥＴ７２-1、
７２-2のゲートにインダクタ７３-1、７３-2を介してそ
れぞれ与えられるバイアス電圧に応じて、図５に示すよ
うに、 ・ 遮断領域、あるいは遮断領域と活性領域との境界に
相当し、 ・ 分配器１４３を介して与えられる主信号に対する応
答としてその主信号の成分を含むことなく、この主信号
の高次の歪み（例えば、三次歪み）のみが生成される点
に予め設定される。

【００５７】また、遅延線１４２の遅延時間は、非線形
回路７４-1、７４-2の総合的な伝搬遅延時間に等しい値
に予め設定される。すなわち、非線形回路７４-1、７４
-2は、図１３に示すハイブリッド１４４、１４６、遅延
線１４５、非線形増幅器１４８および抵抗器１４７、１
４９からなる歪み発生回路に代わって、ハイブリッド１
４３を介して与えられる主信号に応じてその主信号の成
分を含まない歪みを直接生成する。

【００５８】また、これらの非線形回路７４-1、７４-2
は、単に縦属接続され、かつ図１３に示す従来例に比べ
て構成が単純であって規模が小さい。このように本実施
形態によれば、ハイブリッド１４１の後段に配置される
べき非線形増幅器とＦＥＴ７２-1、７２-2の特性とが所
望の精度で整合し、かつ上述した動作点が予め設定され
る限り、各段の入力端や出力端における利得および移相
量の調整が行われなくても、図６に網掛けを付して示す
ように、入力される主信号のレベルの広い範囲に亘って
隣接チャネル漏洩電力が所望の上限値（例えば、−４０
dBc)以下に抑圧され、かつ電力効率は約１０パーセント
高められる。

【００５９】また、本実施形態では、上述した非線形増
幅器で生じる非線形歪みの補償に供されるべき歪みが安
価に確度高く生成されるので、本実施形態が適用された
通信機器では、低廉化に併せて小型化がはかられると共
に、性能および信頼性が高められる。図７は、請求項
６、１２に記載の発明に対応した実施形態を示す図であ
る。

【００６０】本実施形態と図４に示す実施形態との構成
の相違点は、非線形回路７４-1の前段に可変利得増幅器
８１が備えられ、非線形回路７４-2の後段に可変利得増
幅器８２が備えられた点にある。なお、本実施形態と図
２および図３に示すブロック図との対応関係について
は、可変利得増幅器８１、８２がレベル調整手段１２に
対応する点を除き、図４に記載の実施形態における対応
関係と同じである。

【００６１】以下、本実施形態の動作を説明する。ハイ
ブリッド１４３を介して与えられる主信号に応じて非線
形回路７４-1、７４-2が生成する歪みのレベルおよび周
波数スぺクトラムは、一般に、ＦＥＴ７２-1、７２-2の
特性やこれらのＦＥＴ７２-1、７２-2に設定された動作
点だけではなく、その主信号のレベル（振幅）に応じて
異なる。

【００６２】したがって、非線形回路７４-1、７４-2の
特性は、入力される主信号のレベルが電力制御等に応じ
て変化し得る場合には、ハイブリッド１４１の後段に配
置されるべき非線形増幅器の非線形性の補償に好適な歪
みを所望の精度で生成し得る特性には必ずしも維持され
ない。可変利得増幅器８１の利得は、入力される主信号
に応じて非線形回路７４-1、７４-2が所望の周波数スペ
クトラム（周波数に対する振幅の分布を意味する。）の
歪みを生成する値にその主信号のレベルが等しくなる値
に予め設定される。

【００６３】また、可変利得増幅器８２の利得は、非線
形回路７４-1、７４-2によって生成され、かつ上述した
所望の周波数スペクトラムを有する歪みのレベルが上述
した非線形増幅器の非線形性に適応したレベルに等しく
なる値に予め設定される。したがって、本実施形態によ
れば、可変利得増幅器８２の値が上述した値に予め設定
される限り、非線形増幅器によって増幅されるべき主信
号のレベル、非線形回路７４-1、７４-2の回路構成、こ
れらの非線形回路７４-1、７４-2を構成する能動素子の
特性に柔軟に適応しつつ高い電力効率による主信号の線
形増幅が達成される。

【００６４】図８は、請求項７、１１に記載の発明に対
応した実施形態を示す図である。本実施形態と図７に示
す実施形態との構成の相違点は、遅延線１４２の後段に
アイソレータ９１が配置された点にある。以下、本実施
形態の動作を説明する。本実施形態では、アイソレータ
９１は、非線形回路７４-1、７４-2によって生成され、
かつ増幅器８２を介して与えられる歪みの成分の内、ハ
イブリッド１４１、遅延線１４２およびハイブリッド１
４３を介して可変利得増幅器８１（非線形回路７４-1）
の入力端に帰還され得る成分を抑圧する。

【００６５】したがって、本実施形態によれば、図４お
よび図７に記載の実施形態において無用な帰還に起因し
て生じ得たスプリアスや雑音の発生が阻止され、かつハ
イブリッド１４１の後段に配置された非線形増幅器の非
線形性が安定に確度高く補償される。さらに、本実施形
態では、遅延線１４２の遅延時間はアイソレータ９１の
伝搬遅延時間が長いほど小さな値となるので、その遅延
線１４２が実装されるべきスペースの削減が可能とな
る。

【００６６】なお、本実施形態では、アイソレータ９１
がハイブリッド１４１と遅延線１４２との段間に配置さ
れているが、そのアイソレータ９１は、例えば、図８に
点線で示すように、この遅延線１４２とハイブリッド１
４３との段間に配置され、あるいはこれらの段間の双方
に個別に配置されてもよい。図９は、請求項８、１４に
記載の発明に対応した実施形態を示す図である。

【００６７】本実施形態と図４に示す実施形態との構成
の相違点は、遅延線１４２に代えて増幅器１００が備え
られた点にある。なお、増幅器１００の詳細な構成につ
いては、下記の特性および性能を有する限り、何ら制約
がないので、ここでは、その説明を省略する。以下、本
実施形態の動作を説明する。

【００６８】増幅器１００は、遅延線１４２の遅延時間
に所望の精度で等しい伝搬遅延時間を有し、かつ入力さ
れ得る主信号のダイナミックレンジに亘って線形とみな
し得る入出力特性を有する。さらに、増幅器１００は、
その増幅器１００の出力端から入力端に至る帰還路の帰
還率が図８に示すアイソレータ９１が有するアイソレー
ション以下となる回路で構成される。

【００６９】また、増幅器１００は、適用された増幅素
子の特性や接地方式に適応した好適な回路方式が適用さ
れることによって実現される。したがって、本実施形態
によれば、非線形回路７４-1の入力端から非線形回路７
４-2の出力端に至る総合的な利得の偏差が増幅器１００
によって補償され、かつ図８に示す実施形態と同様にし
て、ハイブリッド１４１の後段に配置された非線形増幅
器の非線形性が図４および図７に記載の実施形態より確
度高く補償される。

【００７０】図１０は、請求項９、１５に記載の発明に
対応した実施形態を示す図である。本実施形態と図４に
示す実施形態との構成の相違点は、ハイブリッド１４１
の後段に可変減衰器１１１が配置され、非線形回路７４
-1、７４-2のバイアス入力端子にＤ／Ａ変換器（Ｄ／
Ａ）１１２-1、１１２-2の出力が接続され、可変減衰器
１１１の制御入力に与えられる制御信号、もしくはその
制御信号に等価なディジタル信号がアドレス入力に与え
られ、これらのＤ／Ａ変換器１１２-1、１１２-2の入力
に出力が個別に接続されたメモリ１１３-1、１１３-2が
備えられた点にある。

【００７１】なお、本実施形態と図２および図３に示す
ブロック図との対応関係については、メモリ１１３-1、
１１３-2が記憶手段４１、６１に対応し、Ｄ／Ａ変換器
１１２-1、１１２-2が制御手段４２、６２に対応する点
を除いて、既述の各実施形態における対応関係と同じで
ある。以下、本実施形態の動作を説明する。

【００７２】可変減衰器１１１は、例えば、ハイブリッ
ド１４１を介して与えられ、かつ電力制御の下で送信さ
れるべき主信号のレベルを示す制御信号に応じて、その
主信号のレベルを増減する。一方、メモリ１１３-1、１
１３-2には、上述した制御信号として与えられ得る主信
号のレベルの個々の値に対して、非線形回路７４-1、７
４-2（ＦＥＴ７２-1、７２-2）に設定されるべき動作点
（バイアス電圧）を示す語が予め登録された動作点テー
ブル（図示されない。）が予め格納される。

【００７３】さらに、メモリ１１３-1、１１３-2は、可
変減衰器１１１に実際に与えられる制御信号で示される
レベルに対応して上述した動作点テーブルに登録された
語を適宜出力する。Ｄ／Ａ変換器１１２-1、１１２-2
は、このような語をバイアス電圧に変換し、これらのバ
イアス電圧を非線形回路７４-1、７４-2（インダクタ７
３-1、７３-2）に与える。

【００７４】したがって、本実施形態によれば、非線形
回路７４-1、７４-2（インダクタ７３-1、７３-2）に与
えられるバイアス電圧の値が一定である図４、図７〜図
９に記載の実施形態に比べて、広範なダイナミックレン
ジの主信号に対する柔軟な適応が可能となり、かつ電力
効率および伝送品質が高く維持される。なお、本実施形
態では、ハイブリッド１４１の後段に可変減衰器１１１
が備えられているが、このような可変減衰器１１１に代
えて可変利得増幅器が備えられ、あるいはこれらの可変
減衰器１１１あるいは可変利得増幅器はハイブリッド１
４３の前段に配置されてもよい。

【００７５】また、上述した各実施形態では、ＦＥＴ７
２-1、７２-2として適用可能な素子の具体的な例が何ら
示されていないが。例えば、ＣＤＭＡ方式の移動通信シ
ステムに割り付けられた２ＧHz以上の周波数帯で動作す
べき場合には、負電圧等の特異なバイアス電圧が印可さ
れなくても動作するＨＢＴやＥモードのＭＥＳＦＥＴが
適用されてもよく、このような周波数帯やバイアス電圧
について何ら制約がない場合には、単なるＭＥＳＦＥＴ
その他の如何なる能動素子が適用されてもよい。

【００７６】さらに、上述した各実施形態では、電力効
率が高い電力増幅器の非直線性を補償する技術として、
消費電力の節減が最も確度高く達成されるプリディスト
ーション法に基づくプリディストータが示されている
が、その消費電力にかかわる制約がなく、かつ低廉化、
小型化、軽量化その他の観点で許容されるならば、例え
ば、図１１に示すように、フィードフォワード法に基づ
く歪み補償器にも本願発明は同様にして適用可能であ
る。

【００７７】また、上述した各実施形態では、ＣＤＭＡ
方式が適用された移動通信システムの端末装置のよう
に、広範に電力制御が行われる電力増幅部に本願発明が
適用されている。しかし、これらの発明は、従来例に比
べてハードウエアの構成の簡略化に併せて、所望の電力
効率が高い確度で達成されることが要求されるならば、
如何なる伝送系の送信部や受信部に適用されてもよい。

【００７８】さらに、上述した各実施形態では、非線形
回路７４-1、７４-2の段数が「２」であるが、例えば、
５次以上の高次の非線形歪みが補償されるべき場合に
は、この段数は「３」以上であってもよく、反対に低次
の非線形歪みのみが補償されるべき場合には、「１」で
あってもよい。また、これらのＦＥＴ７２-1、７２-2の
特性については、一般に、構成が著しく異ならない限
り、半導体素子の遮断領域と飽和領域との電気的な特性
は対称であって確度高く類似するので、ハイブリッド１
４１の後段に配置されるべき非線形増幅器を構成する増
幅素子の特性と必ずしも同じあることは要求されない。

【００７９】

【発明の効果】上述したように請求項１に記載の発明で
は、従来例に比べて、電力効率の向上に併せて、高い直
線性の確保が安価に達成される。また、請求項２、３に
記載の発明では、従来例に比べて伝送品質の改善とラン
ニングコストの低減とがはかられる。

【００８０】さらに、請求項４、１０に記載の発明で
は、利得や移相量の調整が必要である従来例に比べて、
電力効率が高められ、かつ高い直線性が安価に確保され
る。また、請求項５、１１に記載の発明では、主信号の
周波数が高く、あるいは歪み発生器の伝搬遅延時間が大
きい場合であっても、電力効率および直線性が高く維持
される。

【００８１】さらに、請求項６、１２に記載の発明で
は、請求項４、５、１０、１１に記載の発明に比べて、
被補償回路の非直線性は、歪み発生器や遅延手段の入出
力特性の相違に起因して低下することなく確度高く補償
される。また、請求項７、１３に記載の発明では、請求
項４、５、１０、１１に記載の発明に比べて、電力効率
に併せて被補償回路の非直線性が高められる。

【００８２】さらに、請求項８、１４に記載の発明で
は、請求項７、１３に記載の発明に比べて、小型化およ
び実装にかかわる制約の緩和がはかられる。さらに、請
求項９、１５に記載の発明では、被補償回路に入力され
るべき主信号、あるいはその被補償回路の出力に得られ
るべき主信号のレベルが広範に変化し得る場合であって
も、電力効率に併せて直線性が高く維持される。したが
って、これらの発明が適用された伝送系では、コストが
大幅に増加することなく伝送品質、サービス品質および
信頼性が高められる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の原理ブロック図であ
る。

【図２】請求項２、４〜９に記載の発明の原理ブロック
図である。

【図３】請求項３、１０〜１５に記載の発明の原理ブロ
ック図である。

【図４】請求項１、２、４、５、１０、１１に記載の発
明に対応した実施形態を示す図である。

【図５】本実施形態におけるＦＥＴの動作点を示す図で
ある。

【図６】本実施形態によって改善される直線性を示す図
である。

【図７】請求項６、１２に記載の発明に対応した実施形
態を示す図である。

【図８】請求項７、１３に記載の発明に対応した実施形
態を示す図である。

【図９】請求項８、１４に記載の発明に対応した実施形
態を示す図である。

【図１０】請求項９、１５に記載の発明に対応した実施
形態を示す図である。

【図１１】フィードフォワード法に適応した構成の一例
を示す図である。

【図１２】従来のプリディストータの構成例を示す図
(1) である。

【図１３】従来のプリディストータの構成例を示す図
(2) である。

【符号の説明】

１０ 被補償回路 １１ 能動回路 １２ レベル調整手段 ２１，３２，５２，７０ 歪み発生器 ２２ 前置補償手段 ２３ 併置補償手段 ３１，５１ 分配手段 ３３，５３ 合成手段 ３４，５４ 遅延手段 ４１，６１ 記憶手段 ４２，６２ 制御手段 ７１，１２２，１２６，１２９，１３２ コンデンサ ７２，１２１ ＦＥＴ ７３，１２４，１３１ インダクタ ７４ 非線形回路 ８１，８２，１２５ 可変利得増幅器 ９１ アイソレータ １００ 増幅器 １１１ 可変減衰器 １１２ Ｄ／Ａ変換器（Ｄ／Ａ） １１３ メモリ １２３，１２８，１４７，１４９ 抵抗器 １２７，１３０ ダイオード １４１，１４３，１４４，１４６ ハイブリッド １４２，１４５ 遅延線 １４８ 非線形増幅器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J024 AA06 CA10 CA12 CA16 CA19 CA21 HA01 5J090 AA01 CA21 FA19 GN02 GN04 HN03 5K046 BA01 DD01 DD02 EE06 EE52 5K067 AA42 BB04 DD45 EE02

Claims (15)

【特許請求の範囲】
1. 【請求項１】 非線形性を有する被補償回路が入力され
   た主信号に応じて生成する歪みに対して振幅スペクトラ
   ムが同じであり、かつ位相スペクトラムが相反すると共
   に、この主信号の成分を含まない歪みがその主信号に応
   じて生成される非線形領域に動作点が設定された能動回
   路と、 前記能動回路と前記被補償回路とによって個別に生成さ
   れる歪みが所望の精度で相殺されるレベルに、その能動
   回路に入力される主信号のレベルを設定するレベル調整
   手段とを備えたことを特徴とする歪み発生器。
2. 【請求項２】 請求項１に記載の歪み発生器と、 前記歪み発生器が主信号に応じて生成した歪みをプリデ
   ィストーション法に基づいて適用し、被補償回路が有す
   る非線形性を補償する前置補償手段とを備えたことを特
   徴とするプリディストータ。
3. 【請求項３】 請求項１に記載の歪み発生器と、 前記歪み発生器が主信号に応じて生成した歪みをフィー
   ドフォワード法に基づいて適用し、被補償回路が有する
   非線形性を補償する併置補償手段とを備えたことを特徴
   とする歪み補償器。
4. 【請求項４】 入力された主信号を複数の方路に分配す
   る分配手段と、 請求項１に記載され、かつ前記分配手段から一方の方路
   を介して与えられる主信号に応じて歪みを生成する歪み
   発生器と、 前記分配手段から他方の方路を介して与えられる主信号
   と前記歪み発生器によって生成された歪みとを合成し、
   これらの歪みと主信号とを被補償回路に与える合成手段
   とを備えたことを特徴とするプリディストータ。
5. 【請求項５】 請求項４に記載のプリディストータにお
   いて、 他方の方路に配置され、かつ前記歪み発生器の伝搬遅延
   時間に等しい伝搬遅延時間を有する遅延手段を備えたこ
   とを特徴とするプリディストータ。
6. 【請求項６】 請求項４または請求項５に記載のプリデ
   ィストータにおいて、 歪み発生器と遅延手段との双方あるいは何れか一方の利
   得は、 合成手段を介して与えられる主信号に応じて被補償回路
   が生成する歪みと、その主信号と共にこの合成手段を介
   して与えられる歪みとが所望の精度で相殺される値に設
   定されたことを特徴とするプリディストータ。
7. 【請求項７】 請求項４または請求項５に記載のプリデ
   ィストータにおいて、 合成手段と遅延手段との双方あるいは何れか一方は、 歪み発生手段の出力からこれらの合成手段および遅延手
   段を介して分配手段に至る帰還を抑圧する手段を有する
   ことを特徴とするプリディストータ。
8. 【請求項８】 請求項７に記載のプリディストータにお
   いて、 合成手段と遅延手段との双方あるいは何れか一方が有す
   る手段は、 出力端から入力端に至る帰還路を有さず、あるいはその
   帰還路の帰還率が所望の上限置以下に設定されたことを
   特徴とするプリディストータ。
9. 【請求項９】 請求項４ないし請求項８の何れか１項に
   記載のプリディストータにおいて、 被補償回路の利得に応じて歪み発生器を構成する能動回
   路に設定され得る動作点が予め記憶された記憶手段と、 前記記憶手段に記憶された動作点の内、前記被補償回路
   に設定されるべき利得に対応した動作点を前記能動回路
   に設定する制御手段とを備えたことを特徴とするプリデ
   ィストータ。
10. 【請求項１０】 入力された主信号を複数の方路に分配
    する分配手段と、 請求項１に記載され、かつ前記分配手段から一方の方路
    を介して主信号が与えられ、その主信号に応じて歪みを
    生成する歪み発生器と、 前記歪み発生器によって生成された歪みと前記分配手段
    から他方の方路および被補償回路を介して与えられた主
    信号と歪みとを合成し、これらの歪みを相殺する合成手
    段とを備えたことを特徴とする歪み補償器。
11. 【請求項１１】 請求項１０に記載の歪み補償器におい
    て、 被補償回路の前段と後段との双方あるいは何れか一方に
    配置され、前記歪み発生器とこの被補償回路との伝搬遅
    延時間の差分に等しい伝搬遅延時間を有する遅延手段を
    備えたことを特徴とする歪み補償器。
12. 【請求項１２】 請求項１０または請求項１１に記載の
    歪み補償器において、 歪み発生器と遅延手段との双方あるいは何れか一方の利
    得は、 他方の方路を介して与えられる主信号に応じて被補償回
    路が生成する歪みと、その主信号と共にこの歪み発生器
    を介して与えられる歪みとが所望の精度で相殺される値
    に設定されたことを特徴とする歪み補償器。
13. 【請求項１３】 請求項１０または請求項１１に記載の
    歪み補償器において、 合成手段と遅延手段との双方あるいは何れか一方は、 歪み発生器の出力からこれらの合成手段、遅延手段およ
    び被補償回路を介して分配手段の入力端に至る帰還を抑
    圧する手段を有することを特徴とする歪み補償器。
14. 【請求項１４】 請求項１３に記載の歪み補償器におい
    て、 合成手段と遅延手段との双方あるいは何れか一方が有す
    る手段は、 出力端から入力端に至る帰還路を有さず、あるいはその
    帰還路の帰還率が所望の上限置以下に設定された能動回
    路として構成されたことを特徴とする歪み補償器。
15. 【請求項１５】 請求項１０ないし請求項１４の何れか
    １項に記載の歪み補償器において、 被補償回路の利得に応じて歪み発生器を構成する能動回
    路に設定され得る動作点が予め記憶された記憶手段と、 前記記憶手段に記憶された動作点の内、前記被補償回路
    に設定されるべき利得に対応した動作点を前記能動回路
    に設定する制御手段とを備えたことを特徴とする歪み補
    償器。