JP2000506311A - Bipolar SOI device with graded PN junction and method of manufacturing such device - Google Patents

Bipolar SOI device with graded PN junction and method of manufacturing such device

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JP2000506311A JP9531710A JP53171097A JP2000506311A JP 2000506311 A JP2000506311 A JP 2000506311A JP 9531710 A JP9531710 A JP 9531710A JP 53171097 A JP53171097 A JP 53171097A JP 2000506311 A JP2000506311 A JP 2000506311A
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リトウィン，アンドレユ
アルンボルグ，トルケル
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Abstract

(57)【要約】 絶縁体（３）の上の半導体ウエハ、例えば単結晶シリコンウエハ（２）中にエミッタ領域（４）、ベース領域（５）、コレクタ領域（２）、およびコレクタコンタクティング領域（６）を含むバイポーラ型の絶縁体上半導体トランジスタデバイス（１）において、ベース・エミッタおよびコレクタ・ベース接合が半導体ウエハ（２）と絶縁体（３）との間の界面に対して傾斜している。本デバイスは、デバイスの端部に傾斜した表面（７）または等価なように傾斜した表面を有するＶ字形の溝を形成する目的での異方性エッチングによって形成される。ベースおよびエミッタ領域（５、４）が次に、適当なドナーおよびアクセプター原子を傾斜した表面内部の材料中へ拡散させることによって形成される。そのようなバイポーラ型の絶縁体上半導体トランジスタは、横型半導体デバイスの高速特性と縦型半導体デバイスの高電圧特性とを組み合わせている。 (57) Abstract: An emitter region (4), a base region (5), a collector region (2), and a collector contacting region in a semiconductor wafer such as a single crystal silicon wafer (2) on an insulator (3). In the bipolar semiconductor transistor-on-insulator device (1) including (6), the base-emitter and collector-base junctions are inclined with respect to the interface between the semiconductor wafer (2) and the insulator (3). I have. The device is formed by anisotropic etching for the purpose of forming a V-shaped groove with a sloped surface (7) or an equivalently sloped surface at the edge of the device. Base and emitter regions (5, 4) are then formed by diffusing the appropriate donor and acceptor atoms into the material inside the inclined surface. Such a bipolar semiconductor transistor on an insulator combines the high-speed characteristics of a lateral semiconductor device with the high-voltage characteristics of a vertical semiconductor device.

Description

【発明の詳細な説明】 傾斜したＰＮ接合を有するバイポーラＳＯＩデバイス およびそのようなデバイスの製造方法 技術分野 本発明はバイポーラ型の絶縁体上半導体デバイスならびにそのようなデバイス を製造するための方法に関する。 背景および従来技術 半導体基板上に高濃度ドープの埋め込み層なしで設計されるバイポーラ半導体 デバイスが非常に多数提案されてきた。そのようなバイポーラ半導体デバイスの 基本的なタイプには２つ、すなわち横型デバイスと縦型デバイスとがある。 横型デバイス（例えば、1993年１月号のＩＥＥＥ電子デバイスレター （Ｅｌｅｃｔｒｏｎ Ｄｅｖ．Ｌｅｔｔ．）誌の第１４巻、ページ３３−３５に 発表されたステフェンＡ．パルケ（Ｓｔｅｐｈｅｎ Ａ．Ｐａｒｋｅ）、チェン ミン フー（Ｃｈｅｎｍｉｎｇ Ｈｕ）、ピン Ｋ．コー（Ｐｉｎｇ Ｋ．Ｋｏ ）著の論文“ＳＩＭＯＸ上に作製した高性能横型バイポーラトランジスタ”およ び１９９３年ＩＥＤＭ会議ダイジェストのページ７５−７７に発表されたＲ．デ ッカー（Ｒ．Ｄｅｋｋｅｒ）、Ｗ．Ｔ．Ａ．ｖ．ｄ．アイデン（Ｗ．Ｔ．Ａ．ｖ ．ｄ．Ｅｉｄｅｎ）およびＨ．Ｇ．Ｒ．マース（Ｈ．Ｇ．Ｒ．Ｍａａｓ）著の論 文“ＳＯＩ上の超低パワーバイポーラエミッタ技術”を参照されたい）は高速用 を意図しているが、かなり低電圧しかサポートできない。 縦型デバイス（例えば、１９９４年６月にダボスで開催されたＩＳＰＳＤ‘９ ４で発表されたアンドレイ リットウイン（Ａｎｄｒｅｊ Ｌｉｔｗｉｎ）およ びトーケル アーンボルグ（Ｔｏｒｋｅｌ Ａｒｎｂｏｒｇ）著の論文“コンパ クトで、非常に高い電圧で動作できるバイポーラ型の絶縁体上シリコントランジ スタ”および米国特許第４，８６８，６２４号を参照されたい）は、もっと高い 電圧および中程度のスイッチング速度を意図している。 分離する浅い横型デバイスは分離する縦型デバイスよりも実現が容易である。 それは、トレンチまたは接合分離の代わりに簡単なＬＯＣＯＳまたはメサ分離が 利用できるからである。しかし、ベースおよびエミッタのドーピング制御は困難 である、というのは横方向の拡散を利用しなければならないからである。横型デ バイスは、ＢＶｃｅｏ＝ＢＶｃｂｏである縦型デバイスよりもより低いブレーク ダウン電圧ＢＶｃｅｏを示す。他方、高電圧をサポートできる縦型デバイスは、 ポテンシャルロックアップ（１９９４年ＩＥＤＭ会議ダイジェストで発表された トーケル アーンボルグ（Ｔｏｒｋｅｌ Ａｒｎｂｏｒｇ）著の論文“完全に空 乏化したコレクタを備える高速、高電圧のバイポーラＳＯＩトランジスタのモデ ル化およびシミュレーション”を参照されたい）によるベース下の半導体−絶縁 体界面に沿っての横方向のキャリア輸送の通過時間によって制限される低いスイ ッチング速度が欠点となっている。 概要 本発明の目的は、横型半導体デバイスの高速特性と縦型半導体デバイスの高電 圧特性とを組み合わせたバイポーラ型の絶縁体上半導体デバイスを提供すること である。 この目的は、傾斜したベース・エミッタおよびコレクタ・ベース接合を有する バイポーラ型の絶縁体上半導体デバイスによって達成される。 この目的はまた、傾斜した形状を有するように作られたベース領域及びエミッ タ領域を含むバイポーラ型の絶縁体上半導体デバイスを作製する方法によっても 達成される。 図面の簡単な説明 本発明について、非限定的な実施例を例にとって、添付図面を参照しながら詳 細に説明することにしよう。添付図面において、 −図１はバイポーラ型の絶縁体上半導体デバイスの模式的断面図である。 −図２および図３は、図１に従うバイポーラデバイスのエミッタにおける、計算 されたドーパント分布を示すグラフである。 −図４は、図１に従うバイポーラデバイスのエミッタにおける、測定されたドー パント分布を示すグラフである。 詳細な説明 図１はバイポーラ型の絶縁体上半導体デバイス１の実施例を示しており、そこ において半導体は単結晶のシリコンウエハであり、デバイス１は従って絶縁体上 シリコン（ＳＯＩ）半導体デバイスとなる。シリコンウエハは２として示されて おり、他方、絶縁体すなわちシリコン酸化物層は３として示され、図から分かる ようにシリコンウエハの下側に位置している。このデバイスは図示のように、一 般に長方形の断面を有する。 シリコンウエハ２はエミッタ領域４、ベース領域５、およびコレクタコンタク ティング領域６を含み、コレクタはベース領域５とコレクタコンタクティング領 域６との間に位置するバルクシリコン材料２の領域となっている。ｎｐｎトラン ジスタでは、エミッタ領域４は、例えば砒素のｎ形のドーピングを有しており、 ベース領域は、例えばホウ素のｐ形ドーピングを有しており、バルクシリコン材 料は例えば砒素のｎ形ドーピングを有しており、コレクタコンタクティング領域 ６は例えば砒素の高濃度ｎ形ドーピングを有する。シリコンウエハ２中で、ベー ス・エミッタ接合およびコレクタ・ベース接合は互いに並行になっており、それ らはいずれもシリコンウエハ２と絶縁体３との間の界面に対して傾斜している。 このことは、薄いエミッタ領域または層４と、薄いベース領域または層５が、シ リコンウエハ２と絶縁体３との間の前記界面に対して傾斜するという事実によっ て実現されている。 シリコンウエハ２と絶縁体３との間の界面に対する、ベース・エミッタおよび コレクタ・ベース接合の傾斜角度は典型的には４５°±２０°、すなわち２５な いし６５°の範囲にある。 エミッタおよびベース領域４、５は、構造が傾斜した表面７を有するウエハ構 造の上端ラインに位置している。この形状は、一般に長方形の断面の隅の領域を 切り取ることによって得られる。エミッタおよびベース領域はこの傾斜した表面 ７に位置しており、エミッタ領域５は、傾斜した表面のすぐ内側に位置する薄い 層であり、ベース領域４は、エミッタ領域のすぐ内側に位置する薄い層であり、 従ってエミッタおよびベース領域は傾斜した表面７へ向かって平行に延びている 。傾斜した表面７はシリコン層２の表面だけであって、絶縁体層３の中へは広が らない。コレクタコンタクティング領域６は、傾斜した表面７が位置する端部と は 反対側にある、この構造の上端ラインに位置している。 図示の半導体デバイス１を製作する方法は、表面に沿って（１００）のシリコ ン結晶方位面を有するＳＯＩ膜を異方性エッチングすることを含む。このエッチ ングは、傾斜した表面７を作り出す目的でＫＯＨの溶液で以って行われ、この表 面がシリコンウエハ２の（１１１）結晶面に沿って常に位置するように行われる 。このエッチングはＳＯＩ膜の横方向端の一方のみに施されるので、エッチング 工程の前に適当なマスクを設けることが必要になる。その後、ベース領域５およ びエミッタ領域４がドープされて、それらは傾斜した表面７に対して並行となり 、従ってシリコンウエハ２中の（１１１）結晶面に対して並行になる。シリコン ウエハ２は、既に先行するいずれかの工程において作られたコレクタコンタクテ ィング領域６を含んでいることが想定されている。平行なベース・エミッタおよ びコレクタ・ベース接合の傾斜角度は、このように、シリコンウエハ２の（１１ １）結晶面がその上面に対して傾いている角度に対応することになろう。エミッ タ、ベース、およびコレクタに対するコンタクトは図示されていないが、最終的 には何らかの従来の方法、例えば、適当な場所に高濃度にドープしたンタクト領 域を作成して、それらの領域の上に金属層を形成したり、あるいは適当なコンタ クト場所にポリシリコンの構造を作成したりすることによって形成される。 本方法は、同じチップ上にいくつかの異なる部品を有する集積回路のように、 ウエハ上にトランジスタを作製するためにも使用できる。その場合、異方性エッ チングを施してシリコン単結晶材料の（１１１）面に沿って位置する側壁を有す るＶ字形の溝を形成する。Ｖ字形の溝の中に、それの側壁から適当なドーパント をシリコン材料中へ拡散させてベースおよびエミッタ領域を形成する。この方法 は、従ってトランジスタを作製する従来の方法とは、主として拡散工程の前にＶ 字形の溝を形成する工程の点で、あるいはウエハの表面に垂直な側壁を有する長 方形の断面の溝の代わりに傾斜した側壁を有するＶ字形の溝を作成する点で異な っている。 図２のグラフは、図１に関して説明したトランジスタの典型的な実施例に関し て、エミッタ４の傾斜した表面７に垂直に取ったドーピング分布の一次元シミュ レーションを示す。引かれた各ラインは砒素、ホウ素、およびリンの濃度を表面 ７からの深さの関数として示している。更に、正味のドーパント濃度も示されて いる。図３のグラフには、正味のドナー濃度および正味のアクセプター濃度が同 じ距離の関数として示されている。更にここには、正味のドーパント濃度も示さ れている。 図４には、ドーパント原子の実際の濃度の測定値が、砒素およびホウ素をドー プされたｎｐｎトランジスタに対して、ここでも、エミッタ領域の傾斜した表面 からの同じ垂直な距離の関数として示されている。 しかし、上述のエッチングに加えてその他の方法を使用して傾斜した平行なベ ース・エミッタおよびコレクタ・ベース接合を作成することも可能であることを 理解されたい。また、シリコンウエハの（１１１）結晶面以外の別の結晶面を露 出させて、その露出した結晶面に平行なベース領域およびエミッタ領域を実現す るために傾斜表面をドープさせることもできよう。 ＳＯＩ膜の寸法は、エミッタ・ベース接合に垂直な電界が低減されるように選 ばれた。このことは半導体デバイスのブレークダウン電圧を増大させよう。その 形状のせいで、電荷はコレクタ空間電荷領域中へ電界方向に注入される。ポテン シャルロックアップが存在しないので、そのため横方向の電界は決してゼロにな らないので、輸送は完全に空乏化したコレクタを有する半導体デバイスの場合の ような拡散ではなく、ドリフトで行われることになろう。この特徴は上述のよう な半導体デバイスを横型の半導体デバイスと同等な特性を有する、より高速なも のとするであろう。 更に、本発明は絶縁体上半導体中の半導体材料としてシリコンの使用に限定さ れないということも理解されたい。シリコンの代わりに、例えばＧａＡｓやＳｉ Ｃを使用しても同様に成功しよう。DETAILED DESCRIPTION OF THE INVENTION             Bipolar SOI device with graded PN junction                   And method of manufacturing such a device Technical field   The invention relates to bipolar semiconductor-on-insulator devices and such devices. And a method for producing the same. Background and prior art   Bipolar semiconductor designed without heavily doped buried layer on semiconductor substrate A very large number of devices have been proposed. Of such bipolar semiconductor devices There are two basic types, horizontal devices and vertical devices.   Horizontal devices (for example, IEEE Electronic Device Letter, January 1993 issue) (Electron Dev. Lett.), Vol. 14, pages 33-35. Announced Stephen A. Parque (Stephen A. Parke), Chen Chen Mining Hu, Pin K. Ko (Ping K. Ko ) 'S paper "High-performance lateral bipolar transistors fabricated on SIMOX" and And 1993 IEDM Conference Digest, pages 75-77. De R. Dekker, W.C. T. A. v. d. Aiden (WTAv . d. Eiden) and H.E. G. FIG. R. Arguments by HGR Maas (See the sentence "Ultra Low Power Bipolar Emitter Technology on SOI") , But can only support very low voltages.   Vertical devices (eg, ISPSD # 9 held in Davos in June 1994) Andrei Litwin announced in 4 and "Compa" by Torkel Arnborg Ultra-high-voltage bipolar silicon-on-insulator transistor Star "and U.S. Pat. No. 4,868,624). Voltages and moderate switching speeds are contemplated.   A shallow horizontal device that separates is easier to implement than a vertical device that separates. It is a simple LOCOS or mesa isolation instead of trench or junction isolation Because it can be used. But doping control of base and emitter is difficult Because the lateral diffusion must be used. Horizontal type The device has a lower break than a vertical device where BVceo = BVcbo It shows the down voltage BVceo. On the other hand, vertical devices that can support high voltage Potential lockup (presented at the 1994 IEDM Conference Digest A paper by Torkel Arnborg, entitled “Completely Empty. Model of high speed, high voltage bipolar SOI transistor with depleted collector Semiconductors-Insulation Under Base by Simulation and Simulation ") Low switch limited by transit time of lateral carrier transport along the body interface The switching speed is a drawback. Overview   An object of the present invention is to provide a high-speed characteristic of a lateral semiconductor device and a high-power characteristic of a vertical semiconductor device. To provide a bipolar-type semiconductor-on-insulator device combining pressure characteristics It is.   This purpose has a graded base-emitter and collector-base junction This is achieved by a bipolar-on-insulator semiconductor device.   This purpose is also intended for base areas and emitters made to have a sloped shape. Method for fabricating bipolar-type semiconductor devices on insulators Achieved. BRIEF DESCRIPTION OF THE FIGURES   The invention will now be described in more detail, by way of non-limiting example, with reference to the accompanying drawings, in which: I will explain in detail. In the attached drawings, FIG. 1 is a schematic sectional view of a bipolar semiconductor device on an insulator. 2 and 3 show the calculations at the emitter of a bipolar device according to FIG. 6 is a graph showing the dopant distribution obtained. FIG. 4 shows the measured dope at the emitter of the bipolar device according to FIG. It is a graph which shows a punt distribution. Detailed description   FIG. 1 shows an embodiment of a bipolar semiconductor device 1 on an insulator. The semiconductor is a single crystal silicon wafer and the device 1 is thus It becomes a silicon (SOI) semiconductor device. Silicon wafer is shown as 2 And the insulator or silicon oxide layer is shown as 3 and can be seen in the figure. Is located below the silicon wafer. This device is one It has a generally rectangular cross section.   The silicon wafer 2 has an emitter region 4, a base region 5, and a collector contact. A collector region including a base region 5 and a collector contacting region. This is the region of the bulk silicon material 2 located between the region 6. npn tran In the case of a transistor, the emitter region 4 has, for example, an n-type doping of arsenic, The base region has a p-type doping of, for example, boron and is made of bulk silicon material. The material has, for example, an n-type doping of arsenic, and has a collector contacting region. 6 has a high concentration n-type doping of arsenic, for example. In silicon wafer 2, The emitter-emitter junction and the collector-base junction are parallel to each other, Are inclined with respect to the interface between the silicon wafer 2 and the insulator 3. This means that the thin emitter region or layer 4 and the thin base region or layer 5 Due to the fact that it tilts with respect to the interface between the recon wafer 2 and the insulator 3 Has been realized.   A base-emitter and an interface for the interface between the silicon wafer 2 and the insulator 3 The tilt angle of the collector-base junction is typically 45 ° ± 20 °, ie 25 degrees. It is in the range of 65 °.   The emitter and base regions 4, 5 have a wafer structure having a surface 7 whose structure is inclined. It is located on the top line of the structure. This shape generally covers the corner area of a rectangular cross section. Obtained by cutting. The emitter and base regions have this sloped surface 7 and the emitter region 5 is thinner just inside the inclined surface. The base region 4 is a thin layer located immediately inside the emitter region, The emitter and base regions therefore extend parallel to the inclined surface 7 . The inclined surface 7 is only the surface of the silicon layer 2 and extends into the insulator layer 3. No. The collector contacting area 6 has an end where the inclined surface 7 is located Is Located on the opposite side, the top line of the structure.   The method of fabricating the illustrated semiconductor device 1 includes (100) silicon along the surface. Anisotropic etching of an SOI film having a crystal orientation plane. This etch Is performed with a solution of KOH to create a sloping surface 7; This is performed so that the plane is always located along the (111) crystal plane of silicon wafer 2. . Since this etching is performed only on one of the lateral edges of the SOI film, the etching is performed. It is necessary to provide an appropriate mask before the process. Then, the base area 5 and And the emitter region 4 are doped and they are parallel to the inclined surface 7 Therefore, it is parallel to the (111) crystal plane in the silicon wafer 2. silicon Wafer 2 is a collector contactor made in any of the preceding steps. It is assumed that it includes a switching area 6. Parallel base-emitter and Thus, the inclination angle of the collector / base junction is (11) 1) It will correspond to the angle at which the crystal plane is inclined with respect to its upper surface. Emi Contacts to the base, base, and collector are not shown There are some conventional methods, such as highly doped contact areas where appropriate. Create areas and apply metal layers over those areas or use appropriate contours Or by creating a polysilicon structure at the location of the object.   The method is similar to an integrated circuit having several different components on the same chip, It can also be used to fabricate transistors on a wafer. In that case, anisotropic edge Having side walls located along the (111) plane of the silicon single crystal material A V-shaped groove is formed. The appropriate dopant is inserted into the V-shaped groove from the side wall of the groove. Is diffused into the silicon material to form base and emitter regions. This way Therefore, the conventional method of fabricating a transistor differs primarily from V In the process of forming a U-shaped groove or with a long side with side walls perpendicular to the surface of the wafer The difference is that a V-shaped groove with sloping sidewalls is created instead of a square cross-sectional groove. ing.   The graph of FIG. 2 relates to an exemplary embodiment of the transistor described with respect to FIG. A one-dimensional simulation of the doping distribution taken perpendicular to the inclined surface 7 of the emitter 4 Indicates the ration. Each line traced arsenic, boron and phosphorus concentrations Shown as a function of depth from 7. In addition, the net dopant concentration is also shown I have. The graph in FIG. 3 shows that the net donor concentration and the net acceptor concentration are the same. It is shown as a function of the same distance. Also shown here is the net dopant concentration. Have been.   FIG. 4 shows the measured values of the actual concentration of the dopant atoms with arsenic and boron doping. Again, for an npn transistor that is pumped, the sloped surface of the emitter region Shown as a function of the same vertical distance from.   However, in addition to the etching described above, other methods may be used to tilt the parallel base. That it is also possible to create source-emitter and collector-base junctions I want to be understood. In addition, another crystal plane other than the (111) crystal plane of the silicon wafer is exposed. To realize a base region and an emitter region parallel to the exposed crystal plane. The inclined surface could be doped for this purpose.   The dimensions of the SOI film are chosen so that the electric field perpendicular to the emitter-base junction is reduced. I was blown away. This will increase the breakdown voltage of the semiconductor device. That Due to the shape, charge is injected in the direction of the electric field into the collector space charge region. Poten Since there is no charlock-up, the transverse electric field is never zero. Transport is not possible for semiconductor devices with fully depleted collectors. It will be done by drift, not by such diffusion. This feature is described above. A faster semiconductor device that has the same characteristics as a horizontal semiconductor device. Would be.   Further, the present invention is limited to the use of silicon as the semiconductor material in semiconductor-on-insulator. It should also be understood that it is not. Instead of silicon, for example, GaAs or Si Using C would be equally successful.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ────────────────────────────────────────────────── ─── Continuation of front page    (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (GH, KE, LS, MW, S D, SZ, UG), UA (AM, AZ, BY, KG, KZ , MD, RU, TJ, TM), AL, AM, AT, AU , AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, G B, GE, GH, HU, IL, IS, JP, KE, KG , KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, N O, NZ, PL, PT, RO, RU, SD, SE, SG , SI, SK, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU

Claims (1)

【特許請求の範囲】 １．エミッタ領域（４）、ベース領域（５）、およびコレクタ領域を絶縁体（ ３）上の半導体ウエハ（２）中に含むバイポーラ型の絶縁体上半導体デバイス（ １）であって、ベース・エミッタおよびコレクタ・ベース接合が半導体ウエハ（ ２）と絶縁体（３）との間の界面に対して傾斜していることを特徴とするバイポ ーラ型の絶縁体上半導体デバイス。 ２．請求項第１項記載のデバイスであって、ベース・エミッタおよびコレクタ ・ベース接合の傾斜角度が４５°±２０°の範囲にあることを特徴とするデバイ ス。 ３．請求項第１項または第２項記載のデバイスであって、前記半導体ウエハが 単結晶のシリコン（Ｓｉ）を含む場合に、ベース・エミッタおよびコレクタ・ベ ース接合の傾斜角度がシリコンウエハ（２）の（１１１）結晶面に対応すること を特徴とするデバイス。 ４．絶縁体（３）上の半導体ウエハ（２）からバイポーラ型の絶縁体上半導体 デバイスを作製する方法であって、半導体ウエハ（２）と絶縁体（３）との間の 界面に対して傾斜したベース領域（５）およびエミッタ領域（４）を形成するた めのウエハドーピングを特徴とする方法。 ５．請求項第４項記載の方法であって、ベース・エミッタおよびコレクタ・ベ ース接合が４５°±２０°の範囲の角度だけ傾斜していることを特徴とする方法 。 ６．請求項第４項または第５項記載の方法であって、半導体ウエハが単結晶シ リコン（Ｓｉ）を含む場合に、シリコンウエハ（２）を異方性エッチンク化てシ リコンウエハ（２）の横方向端の一方において（１１１）結晶面を露出させるこ とを、シリコンウエハ（２）の露出した（１１１）結晶面に平行にベース領域（ ５）およびエミッタ領域（４）をドーピングする前に行うことを特徴とする方法 。[Claims]   1. The emitter region (4), the base region (5), and the collector region are made of an insulator ( 3) Bipolar-type semiconductor device on insulator included in semiconductor wafer (2) above ( 1) wherein a base-emitter and a collector-base junction are formed on a semiconductor wafer ( Characterized in that it is inclined with respect to the interface between the insulator (2) and the insulator (3). -Type semiconductor device on insulator.   2. 2. The device according to claim 1, wherein the base, the emitter and the collector are provided. .Devices characterized in that the inclination angle of the base joint is in the range of 45 ° ± 20 ° Su.   3. 3. The device according to claim 1 or 2, wherein the semiconductor wafer is When single crystal silicon (Si) is included, the base emitter and collector base The inclination angle of the source junction corresponds to the (111) crystal plane of the silicon wafer (2) A device characterized by:   4. Bipolar semiconductor on insulator from semiconductor wafer (2) on insulator (3) A method of manufacturing a device, comprising: a step of forming a device between a semiconductor wafer (2) and an insulator (3). To form a base region (5) and an emitter region (4) inclined with respect to the interface. A method characterized by wafer doping for   5. 5. The method of claim 4, wherein the base emitter and the collector Wherein the base joint is inclined by an angle in the range of 45 ° ± 20 °. .   6. 6. The method according to claim 4, wherein the semiconductor wafer is a single crystal silicon. When silicon (Si) is included, the silicon wafer (2) is anisotropically etched to Exposing the (111) crystal plane at one of the lateral edges of the recon wafer (2) And the base region () parallel to the exposed (111) crystal plane of the silicon wafer (2). 5) and a method performed before doping the emitter region (4). .
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