KR950013782B1 - Making method of bipolar transistor - Google Patents
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Abstract
Description
제 1 도는 종래의 바이폴라 트랜지스터 제조 공정도.1 is a process diagram of a conventional bipolar transistor manufacturing.
제 2 도는 본 발명에 따른 바이폴라 트랜지스터 제조 공정도.2 is a bipolar transistor manufacturing process according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 에스오아이(SOI)영역1: semiconductor substrate 2: SOI area
3 : 베이스영역 4,4' : 산화막3: base region 4,4 ': oxide film
5 : 에미터영역 6 : 콜렉터영역5: emitter area 6: collector area
8 : P+폴리실리콘 9,9' : 산화막측벽8: P + polysilicon 9,9 ': oxide film side wall
10,11 : N+폴리실리콘10,11: N + polysilicon
본 발명은 바이폴라 트랜지스터 제조 방법에 관한 것으로서, 특히 에스.오아이(SOI:Silcon on Insulator)기술을 이용한 바이폴라 래이터널(Lateral) npn트랜지스터 제작시 불순물이 도핑(doping)된 폴리실리콘에서 불순물의 자동도핑(auto doping)되도록 하는 베이스영역 및 에미터영역과 콜렉터영역 형성 공정을 진행하여 초고속, 고집적에 적당하도록 한 바이폴라 트랜지스터 제조방법에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor manufacturing method, and in particular, to doping of impurities in polysilicon doped with impurities in the fabrication of bipolar Lateral npn transistors using SOI (Silcon on Insulator) technology. The present invention relates to a bipolar transistor manufacturing method that is suitable for ultra-high speed and high integration through a process of forming a base region, an emitter region, and a collector region for auto doping.
일반적으로 에스오아이(Silicon on Insulator : 이하 "SOI"라 함)는 절연체 위에 실리콘층을 형성시킨 것이며, 반도체 기판에 형성되는 SOI영역에 바이폴라 레이터널 npn트랜지스터를 제작하는 공정은 제 1 도에 도시된 바와같이 진행한다.Generally, a silicon on insulator (hereinafter referred to as " SOI ") is a silicon layer formed on an insulator, and a process of fabricating a bipolar radial npn transistor in an SOI region formed on a semiconductor substrate is shown in FIG. Proceed as follows.
즉, 반도체기판(1)에서 SOI가 형성된 영역(이하 "SOI영역"이라 함) (2)에 베이스영역(3)을 정의하고 P+도우핑시켜 베이스영역을 형성((A)도)한 다음, (B)도에서와 같이 에미터 및 콜렉터 영역을 정의하고 N+도핑을 시켜 에미터 및 콜렉터영역을 형성한다((B)도).That is, the base region 3 is defined in the semiconductor substrate 1 in which the SOI is formed (hereinafter referred to as "SOI region") (2), and the base region is formed by P + doping ((A)). As shown in (B), emitter and collector regions are defined and doped with N + to form emitter and collector regions ((B)).
상기 구조에서는 베이스영역을 정의하고, 베이스영역 형성 후 에미터 및 콜렉터영역을 정의하므로 베이스 에미터간의 쇼트 방지를 위한 간격이 커지게되고 베이스영역이 P+도핑을 통하여 형성되므로 베이스와 에미터 콜렉터 사이의 접합 케패시턴스가 커지게 되어 바이폴라 트랜지스터의 고속, 고집적 특성을 좌우하는 베이스 폭이 커지게 되어 컷 오프(CUP OFF) 주파수 특성이 저하된다.In the above structure, the base region is defined, and the emitter and the collector region are defined after the base region is formed. Therefore, the gap for preventing short between the base emitters is increased, and the base region is formed through P + doping. The junction capacitance of the transistor becomes large, and the base width, which determines the high speed and high integration characteristics of the bipolar transistor, increases, resulting in a decrease in the cut-off frequency characteristic.
즉, SOI기술을 이용한 바이폴라 래이터널 npn트랜지스터 구조에서는 베이스와 에미터, 콜렉터 사이의 쇼트 방지를 위한 간격이 존재하므로 고집적 공정 실현이 어려울 뿐만 아니라 베이스와 에미터, 콜렉터영역을 인위적인 도핑을 통해서 형성하여 주므로서 베이스와 에미터 콜렉터 사이의 접합 캐패시턴스 값이 커지게되고, 베이스영역의 폭 또한 커져서 고속 특성이 저하되는 문제점이 발생되는 것이다.In other words, in the bipolar transistor npn transistor structure using SOI technology, there is a gap between the base, emitter and collector to prevent short, so it is difficult to realize a highly integrated process, and the base, emitter, and collector regions are formed through artificial doping. As a result, the junction capacitance between the base and the emitter collector increases, and the width of the base region also increases, causing a problem of deterioration in high speed characteristics.
본 발명은 상기와 같은 문제점을 해결하기 위하여 바이폴라 래이터널 엔피엔(lateral npn) 트랜지스터 제조시 고농도 불순물이 도핑된 폴리실리콘의 불순물이 자동도핑되어 베이스영역 및 에미터영역, 콜렉터영역이 형성되도록 하므로써 초고속 고집적에 적당하도록 한 것으로, 본 발명의 목적은 반도체기판내에서 저농도 불순물로 도핑되어 형성되는 저농도 불순물영역 위에, 저농도 불순물영역에 도핑된 불순물과 반대 도전형의 고농도 불순물이 도핑되어 있는 폴리실리콘을 증착하여 베이스영역의 폴리실리콘을 형성하고, 저농도 불순물영역에 베이스영역의 폴리실리콘에 도핑된 고농도 불순물이 자동도핑되도록 하여 베이스영역을 얇게 형성되도록 하는 단계와, 베이스영역의 폴리실리콘과 저농도 불순물영역 위에 산화막을 증착하고, 이방성 식각하여 베이스영역의 폴리실리콘의 양측면에 산화막측벽을 형성하는 단계와, 베이스영역의 폴리실리콘 양측의 저농도 불순물영역에, 저농도 불순물에 도핑된 불순물과 같은 도전형의 고농도 불순물이 도핑되어 있는 폴리실리콘을 형성하여, 베이스영역의 폴리실리콘의 일측에서 산화막측벽에 의해 절연된 에미터영역의 폴리실리콘과, 베이스영역의 폴리실리콘의 또 다른측에서 산화막측벽에 의해 절연된 콜렉터영역의 폴리실리콘을 형성하고, 에미터영역의 폴리실리콘과 콜렉터영역의 폴리실리콘에 도핑된 고농도 불순물이 자동도핑되도록 하여 에미터영역 및 콜렉터영역이 얇게 형성되도록 하는 단계를 포함하여 이루어져서 각 영역간의 접합 캐패시턴스를 감소시키도록 한 바이폴라 트랜지스터 제조방법을 제공하는데 있다.In order to solve the problems described above, the present invention provides ultra-high speed by forming doped regions of the polysilicon doped with high-concentration impurities to form the base region, the emitter region, and the collector region in the production of bipolar lateral npn transistors. In order to achieve high integration, an object of the present invention is to deposit polysilicon doped with a high concentration impurity of a conductivity type opposite to an impurity doped in a low concentration impurity region on a low concentration impurity region formed by doping with a low concentration impurity in a semiconductor substrate. Forming polysilicon of the base region and automatically doping the highly concentrated dopant doped into the polysilicon of the base region in the low concentration impurity region to form a thin base region; and an oxide film on the polysilicon and the low concentration impurity region of the base region. Deposition and anisotropic etching Forming the sidewalls of the oxide film on both sides of the polysilicon of the base region, and forming polysilicon doped with conductive impurities of high concentration such as impurities doped with low concentration impurities in the low concentration impurity regions on both sides of the polysilicon of the base region. To form polysilicon of the emitter region insulated by the oxide side wall on one side of the polysilicon of the base region, and polysilicon of the collector region insulated by the oxide side wall on the other side of the polysilicon of the base region. Manufacturing a bipolar transistor to reduce the junction capacitance between each region, comprising the step of allowing a high concentration of impurities doped in the polysilicon of the emitter region and the polysilicon of the collector region to form a thinner emitter region and collector region. To provide a method.
제 2 도는 본 발명에 따른 바이폴라 트랜지스터의 제조공정도로서, 제 2 도를 참고로 본 발명에 따른 바이폴라 트랜지스터 제조방법의 일실시예로 반도체기판에서 SOI가 형성된 영역(이하 "SOI영역"이라 함)에서의 NPN바이폴라 트랜지스터 제조방법을 설명하겠다.FIG. 2 is a manufacturing process diagram of a bipolar transistor according to the present invention. Referring to FIG. A method of manufacturing an NPN bipolar transistor will be described.
본 발명에 따른 바이폴라 트랜지스터의 제조방법에서는 먼저 제 2 도의 가도와 같이, 반도체기판(1)에서, n-(n형 저농도 불순물)로 도핑되어 있는 SOI영역(2)에 p+(P형 고농도 불순물)로 도핑되어 있는 폴리실리콘(8)을 SOI영역에서 베이스영역에 형성하고, 베이스영역의 폴리실리콘(8)에 도핑된 p+불순물이 자동도핑되도록 하여 얇은 베이스 접합과 폭을 갖는 베이스영역(3)을 형성시킨다.In the method for manufacturing the bipolar transistor according to the present invention, first the second degree, such as highway, in the semiconductor substrate (1), n - (n-type low concentration impurity) in the SOI region 2 which is doped with p + (P-type high concentration impurity A base region having a thin base junction and width by forming a polysilicon (8) doped with) in the SOI region in the base region and allowing p + impurities doped in the polysilicon (8) in the base region to be automatically doped. ).
그 다음 제 2 도의 나도와 같이, 베이스영역의 폴리실리콘(8)과 SOI영역 위에, 산화막을 증착하고 이방성식각하여 폴리실리콘의 양측면에 산화막측벽(9) (9')을 형성시킨다. 이때 산화막측벽은 이후 형성되는 에미터와 콜레터를 베이스와 절연시켜서 단락(short)를 방지하여 주므로서 집적도를 향상시킨다.Then, as shown in FIG. 2, oxide films are deposited and anisotropically etched on the polysilicon 8 and the SOI region of the base region to form oxide film side walls 9, 9 'on both sides of the polysilicon. At this time, the oxide side wall is insulated from the emitter and the collet formed after the base to prevent the short (short) to improve the degree of integration.
이어서 제 2 도의 다도와 같이, 베이스영역의 폴리실리콘(8) 양측의 SOI영역에 n+(n형 고농도 불순물) 폴리실리콘을 증착시키고, SOI영역 좌측에서 베이스영역의 폴리실리콘과 산화막측벽(9)에 의해 절연된 에미터영역의 폴리실리콘(10)과, SOI영역 우측에서 베이스영역의 폴리실리콘과 산화막측벽(9')에 의해 절연된 콜렉터영역의 폴리실리콘(11)의 n+불순물을 자동도핑시켜 얇은 에미터, 콜렉터 접합과 폭을 갖는 에미터영역(5) 및 콜렉터영역(6)을 형성한다.Next, as shown in FIG. 2, n + (n-type high concentration impurity) polysilicon is deposited in the SOI regions on both sides of the polysilicon 8 of the base region, and the polysilicon and oxide film side walls 9 of the base region on the left side of the SOI region. Polysilicon 10 in the emitter region insulated by the dopant and n + impurities in the polysilicon 11 in the collector region insulated by the polysilicon in the base region and the oxide side wall 9 'on the right side of the SOI region. To form a thin emitter, collector junction and width, and an emitter region 5 and a collector region 6.
즉, 본 발명에 따른 NPN 바이폴라 트랜지스터 제조방법에서는 저농도 불순물영역으로 반도체기판내의 SOI영역에 n-불순물(n형 저농도 불순물)을 도핑하고, 베이스영역에는 p+(p형 고농도 불순물)로 도핑된 폴리실리콘을 형성하고, 폴리실리콘에서 p+불순물이 자동도핑되도록 하여 얇은 베이스영역이 형성되도록 한 후에, 베이스영역의 폴리실리콘 양측벽에 n+(n형 고농도 불순물)로 도핑된 폴리실리콘을 형성하고, n+불순물이 자동도핑되도록 하여 얇은 에미터영역, 콜렉터영역을 형성하여 베이스영역과, 에미터영역 및 콜렉터영역 간의 접합 캐패시턴스 값을 감소시킨다.In other words, in the NPN bipolar transistor manufacturing method according to the present invention, a polyimide doped with n − impurities (n type low concentration impurities) in a SOI region of a semiconductor substrate with a low concentration impurity region and a p + (p type high concentration impurity) in a base region. After the silicon is formed and the polysilicon is automatically doped with p + impurities to form a thin base region, polysilicon doped with n + (n-type high concentration impurity) is formed on both sides of the polysilicon of the base region, n + impurities are automatically doped to form a thin emitter region and a collector region to reduce the junction capacitance value between the base region and the emitter region and collector region.
따라서 이러한 구조에서는 얇은 베이스 두께를 갖게하고 접합 캐패시턴스값 또한 종래구조에 비해 크게 낮추어 주므로서 바이폴라 래이터널 npn트랜지스터의 초고속 고집적 형성을 가능하게 한 것이다.Therefore, in this structure, it has a thin base thickness and the junction capacitance value is also significantly lower than that of the conventional structure, thereby making it possible to form a high-speed, high-density bipolar transistor npn transistor.
이상에서 상술한 바와같이 본 발명은 바이폴라 래이터널 엔피엔 트랜지스터 제조시 P-폴리실리콘으로 베이스를 자동 도우핑 시키고 N+폴리실리콘으로 에미터, 콜렉터를 자동 도우핑하여 형성시킴으로써 디자인물(RULE)의 제약점을 해결하고 초고속 특성의 구현이 가능하도록 한 것이다.As described above, according to the present invention, when the bipolar ray nipple transistor is manufactured, the base is automatically doped with P - polysilicon and the emitter and collector are formed with N + polysilicon. It solves the limitations and enables the implementation of ultra-high speed characteristics.
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